JP2009289951A - 半導体記憶装置及び積層型半導体装置 - Google Patents

半導体記憶装置及び積層型半導体装置 Download PDF

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Abstract

【課題】 メモリセルのしきい値ばらつきを減少させ、歩留まりを向上させることができる半導体記憶装置及び積層型半導体装置を提供する。
【解決手段】 複数のメモリセルを有するメモリセル領域とメモリセルを駆動させるための回路領域とを有する半導体基板と、半導体基板上に形成され、最上層に電極パッドを有する複数層の配線層と、配線層間に形成され、配線層間を電気的に絶縁し、第一の絶縁膜を有する第一の絶縁層と、配線層間に形成され、配線層間を電気的に絶縁し、第二の絶縁膜を有し、メモリセル領域上方に第二の絶縁膜が形成される第二の絶縁層と、配線層間を電気的に接続するビアと、を備え、第２の絶縁膜は、第１の絶縁膜よりも誘電率が低いことを特徴とする。
【選択図】 図３

Description

本発明は、半導体記憶装置及び積層型半導体装置に関するものである。
近年、メモリマクロとマイコンなどのロジックマクロを混載したメモリ混載ロジックLSIが開発されている。
ロジックＬＳＩは、半導体の微細加工技術の進歩により、性能向上はめざましいが、微細化に伴う素子耐圧の低下およびゲート絶縁膜の薄膜化によって動作電圧は１Ｖ程度まで低下している。
それに対して、フラッシュメモリは、フローティングゲートを持つメモリセルから構成され、フローティングゲートに電荷を注入あるいはフローティングゲートから電荷を引き抜くことによって、メモリセルトランジスタのしきい値電圧に２種類以上の値を持たせ、記憶情報とするものがある。そのため、フローティングゲートから電荷を注入あるいは引き抜くために、メモリセルに印加する電圧は、１５Ｖ以上が必要である。
このように、ロジックＬＳＩ向けの微細加工技術をフラッシュメモリセルに適用することは、動作電圧が異なり、素子耐圧の観点から困難になってきている。したがって、フラッシュメモリを混載した高性能なロジックＬＳＩを実現するためには、ロジックＬＳＩ向けの最新の微細加工技術をそのまま用いるのではなく、メモリセル用の特殊加工を追加する必要がある。
これを解決する方法として、ＣＯＣ（Chip On Chip）と呼ばれる技術がある（例えば、特許文献１参照。）。ＣＯＣは、別々のチップとして製造されたメモリＬＳＩとロジックＬＳＩを積層してパッケージに収める。メモリＬＳＩ上には、アレイ状にバンプを配置し、バンプを介してロジックＬＳＩとの信号のやり取りを行う。このように、ＣＯＣは、メモリＬＳＩ向けに最適な加工技術と高性能ロジック向けに最適な加工技術で、別々に製造されたチップを用いるため、メモリセル用の特殊加工が必要な混載チップに比べ、コストが安くできるという利点がある。
しかしながら、バンプは多層配線の最上層の金属に配置されるため、フラッシュメモリ上に配置された場合には、フラッシュメモリのデータ保持特性に変動を及ぼす危険がある。つまり、バンプ形成時の機械的応力によって、上部にバンプがあるメモリセルとバンプがないメモリセルとでしきい値ばらつきが生じる。その結果、メモリセルの保持特性のばらつきが増加し、不良率の増加およびチップ歩留まりの低下を招く。また、メモリＬＳＩとロジックＬＳＩを張り合わせるときにも、バンプに機械的応力がかかるため、同様の歩留まり低下の懸念がある。
特開２００５−２６００５３号公報（第１３頁、図１）
本発明は、メモリセルのしきい値ばらつきを減少させ、歩留まりを向上させることができる半導体記憶装置及び積層型半導体装置を提供する。
上記目的を達成するために、本発明の一態様の半導体記憶装置は、複数のメモリセルを有するメモリセル領域と前記メモリセルを駆動させるための回路領域とを有する半導体基板と、前記半導体基板上に形成され、最上層に電極パッドを有する複数層の配線層と、前記配線層間に形成され、前記配線層間を電気的に絶縁し、第一の絶縁膜を有する第一の絶縁層と、前記配線層間に形成され、前記配線層間を電気的に絶縁し、第二の絶縁膜を有し、前記メモリセル領域上方に前記第二の絶縁膜が形成される第二の絶縁層と、前記配線層間を電気的に接続するビアと、を備え、前記第２の絶縁膜は、前記第１の絶縁膜よりも誘電率が低いことを特徴としている。
また、本発明の他の態様の積層型半導体装置は、両面に外部接続端子を有するパッケージ基板と、前記パッケージ基板の一方の面の前記外部接続端子と電気的に接続される第一の半導体チップと、バンプを介して前記第一の半導体チップと電気的に接続される第二の半導体チップと、を備え、前記第二の半導体チップは、複数のメモリセルを有するメモリセル領域と前記メモリセルを駆動させるための回路領域とを有する半導体基板と、前記半導体基板上に形成され、最上層で前記バンプと接続される電極パッドを有する複数層の配線層と、前記配線層間に形成され、前記配線層間を電気的に絶縁し、第一の絶縁膜を有する第一の絶縁層と、前記配線層間に形成され、前記配線層間を電気的に絶縁し、第二の絶縁膜を有し、前記メモリセル領域上方に前記第二の絶縁膜が形成される第二の絶縁層と、前記配線層間を電気的に接続するビアと、を備え、前記第２の絶縁膜は、前記第１の絶縁膜よりも誘電率が低いことを特徴としている。
本発明によれば、メモリセルのしきい値ばらつきを減少させ、歩留まりを向上させることができる半導体記憶装置及び積層型半導体装置を提供することができる。
以下、本発明の実施例について、図面を参照して説明する。
図１は、本発明の実施例１に係るＣＯＣ（Chip On Chip）を模式的に示した積層型半導体装置の断面図である。図２は、本発明の実施例１に係るメモリチップを模式的に表した半導体装置の上面図である。図３は、本発明の実施例１に係るメモリチップを模式的に表した半導体装置の断面図である。
図1に示すように、本発明の実施例1に係るＣＯＣ型の積層型半導体装置は、両面に外部接続端子を有するパッケージ基板１０と、パッケージ基板１０の一方の面の外部接続端子とワイヤボンディングによって、電気的に接続されるロジックチップ２０と、ロジックチップ２０上にバンプ３０を介して電気的に接続されるメモリチップ４０と、を有する。
パッケージ基板１０は、内部に配線やスルーホールなどが設けられており、上面のロジックチップ２０と下面に形成されたバンプとをワイヤを介して電気的に接続している。パッケージ基板１０として、例えば、インターポーザなどのパッケージ基板１０がある。
ロジックチップ２０は、例えば、マイクロコンピュータなどのプロセッサが搭載されており、ロジックチップ２０上に載置されたメモリチップ４０と信号のやり取りを行う。ロジックチップ２０とメモリチップ４０とを接続する方法として、例えば、狭ピッチでバンプの接続が可能なマイクロバンプなどがある。
メモリチップ４０は、図２に示すように、内部に複数のメモリセルからなるメモリセルアレイ５０と、メモリセルから読み出した信号を増幅させるセンスアンプ回路６０と、アドレス線のデコードを行うデコーダ回路６２と、メモリセルアレイ５０のデータ書き込み、読み出し動作などの制御のために必要な回路を有する周辺回路６４と、ロジックチップ２０との外部信号のやり取りを行うＩ／Ｏ回路６４を有する。
ここで、メモリセルは、例えば、フローティングゲートのしきい値変化させ、しきい値に応じて、データの読み書きを行うＮＡＮＤフラッシュメモリなどの不揮発性メモリがある。
以上のように形成される本発明の実施例１に係る積層型半導体装置は、図示しないが、最終的には、ＰＣＢ（Printed Circuit Board）などの上に載置され、他のＰＣＢ上に載置された半導体チップなどと電気的に信号のやり取りを行うことになる。
次に、本発明の実施例１に係る半導体装置であるメモリチップ４０の具体的な構成について、説明を行う。
図３に示すように、本発明の実施例１に係るメモリチップ４０は、半導体基板７０にメモリセルアレイ領域５２と、センス回路、デコーダ回路、周辺回路及びＩ／Ｏ回路が形成される周辺回路領域６６が形成される。
メモリセルアレイ領域５２及び周辺回路領域６６上には、複数層からなる配線層領域７１が形成される。配線層領域７１は、メモリセルアレイ領域５２及び周辺回路領域６６上に形成される第１の絶縁層７２と、第１の絶縁層７２上に形成される第１の配線層７３と、第１の配線層７３上に形成される第２の絶縁層７４と、第２の絶縁層７４上に形成される第２の配線層７５と、第２の配線層７５上に形成される第３の絶縁層７６と、第３の絶縁層７６上に形成される第３の配線層７７と、第３の配線層７７上に形成される第４の絶縁層７８と、第３の絶縁層７８上に形成される第４の配線層７９と、からなる。
第１の絶縁層７２は、図示しないビアによって、メモリセルアレイ領域５２及び周辺回路領域６６と第１の配線層７３とを電気的に接続している。また、第２乃至第４の絶縁層７４、７６、７８も、図示しないビアによって、上下に形成される第１乃至第４の配線層７３、７５、７７、７９と電気的に接続している。
第１乃至第３の絶縁層７２，７４、７６は、例えば、誘電率が３．９のＳｉＯ２膜を用いている。それに対して、第４の絶縁層７８は、２種類の絶縁膜８０、８１で構成されている。第４の絶縁層７８の周辺回路領域６６上方には、例えば、誘電率が３．９のＳｉＯ２膜の絶縁膜８０を用いられており、第４の絶縁層７８のメモリセルアレイ領域５２上方には、例えば、ＳｉＯＣなどの誘電率が３．９よりも低い絶縁膜８１を用いている。ここでは、第４の絶縁層７８のメモリセルアレイ領域５２上方の絶縁膜８０は、誘電率が３．０以下であることが望ましい。
第１乃至第３の配線層７３、７５、７７は、複数の配線８２と配線間を絶縁する絶縁膜８３とで形成されている。第２乃至第４の配線層７５、７７、７９に用いられる絶縁膜８０は、例えば、誘電率が３．９のＳｉＯ２膜である。第１の配線層７３は、例えば、ＳｉＯＣなどの誘電率が３．９よりも低い絶縁膜８３を用いている。配線層領域７１の下層に形成される第１及び第２の配線層７３、７５は、メモリセルアレイ領域５２及び周辺回路領域６６上にも複数の配線８２が形成されている。配線層領域７１の上層に形成される第３の配線層７７は、周辺回路領域６６上にのみ複数の配線８２が形成されている。第４の配線層７９は、バンプ８４を介してロジックチップ２０と電気的に接続するための電極パッド８５を有している。
電極パッド８５は、ピッチが１００ミクロン以上のバンプ又はピッチが１００ミクロン以下のマイクロバンプをアレイ状に形成するために、同様のピッチで形成されている。
このように、電極パッド８５上にバンプ８４を形成するときに、メモリチップ４０は、機械的応力を受ける。そのため、例えば、メモリセルのフローティングゲートのしきい値を変化させ、しきい値に応じて、データの読み書きを行う不揮発性メモリは、機械的応力により、データ保持特性に変動を及ぼす可能性がある。
そこで、本発明の実施例１に係るメモリチップ４０は、低い誘電率を有する絶縁膜８１を、電極パッド８５を有する第４の配線層７９下部の第４の絶縁層７８に形成している。低誘電率の絶縁膜８１を有する第４の絶縁層７８は、誘電率を下げるために結晶の密度が、例えば、誘電率が３．９のＳｉＯ２膜のような絶縁膜より小さい。したがって、膜に弾力性があり、バンプ又は微小バンプを形成するときの機械的応力を吸収することが可能である。
以上のように、本発明の実施例１に係るメモリチップは、低誘電率を有する絶縁膜によって、バンプ形成時の機械的応力を吸収することができるので、メモリセルのしきい値ばらつきを減少させ、歩留まりを向上させることができる。
次に、本発明の実施例１に係るメモリチップ４０の変形例を示す。図４は、その本発明の実施例１に係るメモリチップ４０の変形例１を模式的に表したメモリチップ４０の断面図である。図５は、その本発明の実施例１に係るメモリチップ４０の変形例２を模式的に表したメモリチップの断面図である。
図４に示すように、図３の実施例では、第４の絶縁層７８のメモリセルアレイ領域５２上方の絶縁膜８１のみ誘電率の低い絶縁膜を用いていたが、図４の変形例１では、第４の絶縁層７８の周辺回路領域６６上方も含め誘電率の低い絶縁膜８１を用いている。
これにより、上述で述べた同様の効果だけでなく、周辺回路や周辺回路上方に形成される配線などに生じるバンプ形成時の機械的応力を吸収することができる。よって、メモリチップ４０の歩留まりを向上させることができる。
図５に示すように、図３の実施例では、電極パッド８５を周辺回路領域６６上方にも形成していたが、図５の変形例２では、メモリセルアレイ領域５２上方のみ電極パッド８５を形成している。
これにより、第４の絶縁層７８のメモリセルアレイ領域５２上方の絶縁膜８１は、メモリセルアレイ領域５２上方のみに形成されるパンプ形成時の応力を吸収できる。周辺回路領域６６上方にバンプ８４は形成されないので、周辺回路領域６６上方に形成されるバンプからの応力を受けることがなく、メモリチップ４０の歩留まりを向上させることができる。
ここで、本発明の実施例１の具体的な例として、配線層が４層の例を記載したが、４層に限定されるわけではない。また、本実施例では、最上配線層下部の絶縁層に誘電率の低い絶縁膜を用いていたが、それには限られず、パンプ形成時の応力を吸収できる上層にあることが好ましい。
図６は、本発明の実施例２に係るメモリチップ４０を模式的に表した半導体装置の断面図である。図７は、本発明の実施例２に係るメモリチップ４０を模式的に表した半導体装置の上面図である。
図６に示すように、本実施例のメモリチップと実施例１のメモリチップとの違いは、誘電率の低い絶縁膜８１をメモリセルアレイ領域５２及び周辺回路領域６６上方にも形成し、メモリセルアレイ領域５２を取り囲むようにリング状ビア９０が形成されていることである。本発明の実施例1に係るメモリチップ４０と同一の構成については、同一符号を付して、説明は省略する。
リング状ビア９０は、図６に示すように、第３の絶縁層７６及び第３の配線層７７に形成されている。また、本実施例では、第３の絶縁層７６は、誘電率の低い絶縁膜８１で形成されており、第３の絶縁層７６上下の第２及び第３の配線層７５、７７は、メモリセルアレイ領域５２では使用しない配線層である。また、図７に示すように、メモリセルアレイ領域５２を取り囲むようにリング状ビア９０が形成されている。ここで、リング状ビア９０として、貫通ビアやスルーホールを用いることができる。
以上より、第３の絶縁層７６を誘電率の低い絶縁膜で形成することにより、バンプ形成時の機械的応力を吸収することができ、メモリセルのしきい値ばらつきを軽減することができる。また、この場合、第３の絶縁層７６は、機械的応力を吸収するだけではなく、絶縁体としての役割もしている。誘電率の低い絶縁膜は配線間の寄生容量を小さくできるため、高速動作が必要な回路を実現する場合に有用であり、最近の高性能ロジックＬＳＩでは誘電率が３．０以下の絶縁膜が使われることが多い。この絶縁膜を使うことにより、高速なメモリを実現することができる。
しかしながら、バンプまたは微小バンプによる機械的応力の影響で絶縁膜自身に歪が生じることがある。この歪は絶縁膜の上下に配置される配線に影響を与える。例えば、配線に歪応力が加わると配線が断線したり隣接配線との短絡が生じたりする。第２の配線層７５はメモリセルアレイ領域５２では配線として用いていないため、この歪がメモリセルの特性に影響を与えることはない。
しかし、周辺回路領域６６では、第２の配線層７５および第３の配線層７７が用いられるため、歪の影響を受けてしまう。歪の大きさは低誘電体膜で覆われている領域の面積に比例するため、特にチップの大半の面積を占めるメモリセルアレイ領域５２からの歪の影響が大きい。
この影響はメモリセルアレイ領域５２上に設けられたリング状ビア９０により軽減ことができる。貫通ビアのリング状ビア９０は、メモリセルアレイ領域５２と周辺回路領域６６を分離する壁のような役割を果たす。
以上のように、本発明によれば、メモリセル上に設けられた低い誘電率の絶縁膜により、バンプまたは微小バンプを形成する工程で生じる機械的応力、およびメモリチップとロジックチップを接続する際に生じる機械的応力を吸収することができ、メモリセルの特性ばらつきによるチップ歩留まりの低下を防ぐ効果がある。また、メモリセルアレイ領域と周辺回路領域の間にリング状のビアを配置することにより、メモリセル領域の低誘電体膜自身の歪応力が周辺回路領域へ影響を及ぼすのを防ぐことができる。
次に、本発明の実施例２に係るメモリチップ４０の変形例を示す。図８は、その本発明の実施例２に係るメモリチップ４０の変形例を模式的に表したメモリチップ４０の上面図である。
図８に示すように、実施例２の図７では、メモリセルアレイ領域５２を完全に取り囲むように、リング状ビア９０を形成していたが、図８の変形例では、複数のビアを所定の間隔でメモリセルアレイ領５２域を取り囲むように、リング状ビア９０を形成している。
これにより、通常のビアと同様の形状をしたビアを複数配置することで、通常のビア形成プロセスで、上述で述べた同様の効果を達成することができる。また、上述で述べた同様の効果を達成することができるので、メモリチップの歩留まりを向上させることができる。
ここで、リング状ビアの形状は、通常のビアと同様の形状には限られず、異なる大きさ、幅を有するビアを複数配置しても構わない。また、完全に取り囲んだリング状ビアではなくてもよい。また、リング状ビア９０を第３の絶縁層７６及び第３の配線層７７に形成しているが、歪の影響が大きい第３の絶縁層７７にだけリング状ビア９０を形成しても構わない。また、本発明の実施例２の具体的な例として、配線層が４層の例を記載したが、４層に限定されるわけではない。また、本実施例では、第３の絶縁膜７６に誘電率の低い絶縁膜を用いていたが、それには限られず、パンプ形成時の応力を吸収できる上層にあることが好ましい。
なお、本発明は、上述したような各実施例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
本発明の実施例１に係るＣＯＣ（Chip On Chip）を模式的に示した積層型半導体装置の断面図。 本発明の実施例１に係るメモリチップを模式的に表した半導体装置の上面図。 本発明の実施例１に係るメモリチップを模式的に表した半導体装置の断面図。 本発明の実施例１に係るメモリチップの変形例１を模式的に表したメモリチップの断面図。 本発明の実施例１に係るメモリチップの変形例２を模式的に表したメモリチップの断面図。 本発明の実施例２に係るメモリチップを模式的に表した半導体装置の断面図。 本発明の実施例２に係るメモリチップを模式的に表した半導体装置の上面図。 本発明の実施例２に係るメモリチップの変形例を模式的に表したメモリチップの上面図。
符号の説明
１０ パッケージ基板
２０ ロジックチップ
３０、３５、８４ バンプ
４０ メモリチップ
５０ メモリセルアレイ
５２ メモリセルアレイ領域
６０ センスアンプ回路
６２ デコーダ回路
６４ 周辺回路、Ｉ／Ｏ回路
６６ 周辺回路領域
７０ 半導体基板
７１ 配線層領域
７２ 第１の絶縁層
７３ 第１の配線層
７４ 第２の絶縁層
７５ 第２の配線層
７６ 第３の絶縁層
７７ 第３の配線層
７８ 第４の絶縁層
７９ 第４の配線層
８０、８１、８３ 絶縁膜
８２ 配線
８５ 電極パッド
９０ リング状ビア

Claims (5)

  1. 複数のメモリセルを有するメモリセル領域と前記メモリセルを駆動させるための回路領域とを有する半導体基板と、
    前記半導体基板上に形成され、最上層に電極パッドを有する複数層の配線層と、
    前記配線層間に形成され、前記配線層間を電気的に絶縁し、第一の絶縁膜を有する第一の絶縁層と、
    前記配線層間に形成され、前記配線層間を電気的に絶縁し、第二の絶縁膜を有し、前記メモリセル領域上方に前記第二の絶縁膜が形成される第二の絶縁層と、
    前記配線層間を電気的に接続するビアと、
    を備え、前記第２の絶縁膜は、前記第１の絶縁膜よりも誘電率が低いことを特徴とする半導体記憶装置。
  2. 前記第二の絶縁層は、前記第一の絶縁膜を有し、前記メモリセル領域上方に前記第二の絶縁膜が形成され、前記回路領域上方に前記第1の絶縁膜が形成されることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記第二の絶縁層は、前記電極パッドを有する配線層に近い下層に形成されることを特徴とする請求項１又は請求項２記載の半導体記憶装置。
  4. 前記第二の絶縁層に前記メモリセル領域を取り囲むように形成されるビアを備え、前記第2の絶縁層の前記回路領域上方に前記第２の絶縁膜が形成されることを特徴とする請求項１記載の半導体記憶装置。
  5. 両面に外部接続端子を有するパッケージ基板と、
    前記パッケージ基板の一方の面の前記外部接続端子と電気的に接続される第一の半導体チップと、
    バンプを介して前記第一の半導体チップと電気的に接続される第二の半導体チップと、
    を備え、前記第二の半導体チップは、
    複数のメモリセルを有するメモリセル領域と前記メモリセルを駆動させるための回路領域とを有する半導体基板と、
    前記半導体基板上に形成され、最上層で前記バンプと接続される電極パッドを有する複数層の配線層と、
    前記配線層間に形成され、前記配線層間を電気的に絶縁し、第一の絶縁膜を有する第一の絶縁層と、
    前記配線層間に形成され、前記配線層間を電気的に絶縁し、第二の絶縁膜を有し、前記メモリセル領域上方に前記第二の絶縁膜が形成される第二の絶縁層と、
    前記配線層間を電気的に接続するビアと、
    を備え、前記第２の絶縁膜は、前記第１の絶縁膜よりも誘電率が低いことを特徴とする積層型半導体装置。
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