JP2006049637A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 複数の半導体チップを積層した半導体装置（システムインパッケージ）において、下段側の半導体チップの配線端子を露出させるために上段側の半導体チップのチップサイズが制約される。
【解決手段】 主基板１の上に半導体チップ２ａを積層し、その上に半導体パッケージ３を積層する。この半導体パッケージは、内部基板の表面側に積層された表面側の半導体チップと、裏面側に積層された裏面側の半導体チップと、これらの全面を覆うとともに内部基板の表面側又は裏面側のいずれか一方に配置された配線端子９が露出するように形成された樹脂パターンとを含むようにした。
このような構成とすることにより、半導体装置に搭載される半導体チップのチップサイズの制約を緩和することができる。
【選択図】 図１
【解決手段】 主基板１の上に半導体チップ２ａを積層し、その上に半導体パッケージ３を積層する。この半導体パッケージは、内部基板の表面側に積層された表面側の半導体チップと、裏面側に積層された裏面側の半導体チップと、これらの全面を覆うとともに内部基板の表面側又は裏面側のいずれか一方に配置された配線端子９が露出するように形成された樹脂パターンとを含むようにした。
このような構成とすることにより、半導体装置に搭載される半導体チップのチップサイズの制約を緩和することができる。
【選択図】 図１
Description
本発明は、複数の半導体チップを搭載した半導体装置およびその製造方法に関する。
電子機器の小型化、高機能化に伴い、その電子機器に搭載される半導体装置も小型化、高機能化が必要となってきている。
半導体装置を高機能化させるシステムインチップは、例えばメモリとロジックなど種類の異なる複数の集積回路（Integrated Circuit；以下、「ＩＣ」という）を一つの半導体チップ上に形成したものである。しかし、メモリとロジックは製造プロセスが異なるため全体の工程数が多くなり、開発期間が長くなる。またチップ面積が大きくなるので、歩留まりが低下する。
半導体装置を高機能化させるシステムインチップは、例えばメモリとロジックなど種類の異なる複数の集積回路（Integrated Circuit；以下、「ＩＣ」という）を一つの半導体チップ上に形成したものである。しかし、メモリとロジックは製造プロセスが異なるため全体の工程数が多くなり、開発期間が長くなる。またチップ面積が大きくなるので、歩留まりが低下する。
このため、種類の異なる複数の半導体チップを別々に製造した後、一つのパッケージに搭載した半導体装置（システムインパッケージ）が広く用いられている。この半導体装置は、基板上に複数の半導体チップを積層することにより小型化することができる（例えば、特許文献１参照）。
特開２００１−２９１８１８号公報
上記従来の半導体装置において、積層した複数の半導体チップの下段側の半導体チップの配線端子を露出させるため、上段側の半導体チップのチップサイズが制約されるという問題があった。
また、搭載される半導体チップのチップ数の増加に伴い、半導体装置の歩留りが低下してしまうという問題があった。
本発明は上記課題を解決するためになされたもので、複数の半導体チップを積層した半導体装置において、搭載される半導体チップのチップサイズの制約を緩和することを目的とする。
また、搭載される半導体チップのチップ数の増加による半導体装置の歩留まり低下を抑制することも目的とする。
また、搭載される半導体チップのチップ数の増加による半導体装置の歩留まり低下を抑制することも目的とする。
主基板と、前記主基板上に積層され前記主基板と電気的接続された少なくとも一つの半導体チップと、前記半導体チップの上に積層され前記主基板と電気的接続された半導体パッケージと、前記主基板上に形成され前記半導体チップおよび前記半導体パッケージの全面を覆う封止樹脂と、を含む半導体装置であって、前記半導体パッケージは、内部基板と、前記内部基板の表面側に積層され前記内部基板と電気的接続された少なくとも一つの表面側の半導体チップと、前記内部基板の裏面側に積層され前記内部基板と電気的接続された少なくとも一つの裏面側の半導体チップと、前記表面側の半導体チップおよび前記裏面側の半導体チップの全面を覆うとともに前記内部基板の表面側又は裏面側のいずれか一方に配置された配線端子が露出するように形成された樹脂パターンと、を含むことを特徴とする。
また、本発明に係る半導体装置の製造方法は、内部基板と、前記内部基板の表面側に積層され前記内部基板と電気的接続された少なくとも一つの表面側の半導体チップと、前記内部基板の裏面側に積層され前記内部基板と電気的接続された少なくとも一つの裏面側の半導体チップと、前記表面側の半導体チップおよび前記裏面側の半導体チップの全面を覆うとともに前記内部基板の表面側又は裏面側のいずれか一方に配置された配線端子が露出するように形成された樹脂パターンと、を含む半導体パッケージを形成する工程と、前記半導体パッケージの電気テストを行って良品と不良品を判定する工程と、主基板上に少なくとも一つの半導体チップを積層するとともに前記主基板と電気的接続する工程と、前記半導体チップの上に、前記電気的テストにより良品と判定された半導体パッケージを積層するとともに前記主基板と電気的接続する工程と、前記主基板上で前記半導体チップおよび前記半導体パッケージの全面を覆うように封止樹脂を形成する工程と、
を含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
を含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
本発明によれば、複数の半導体チップを積層した半導体装置において、搭載される半導体チップのチップサイズの制約を緩和することができる。
また、搭載される半導体チップのチップ数の増加による半導体装置の歩留まり低下を抑制することができる。
また、搭載される半導体チップのチップ数の増加による半導体装置の歩留まり低下を抑制することができる。
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
実施の形態１．
図１は、本実施の形態に係る半導体装置を示す図である。詳細には、図１（ａ）は半導体チップおよび半導体パッケージを搭載した半導体装置の平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’方向の断面図である。
図１は、本実施の形態に係る半導体装置を示す図である。詳細には、図１（ａ）は半導体チップおよび半導体パッケージを搭載した半導体装置の平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’方向の断面図である。
図１（ａ）および図１（ｂ）に示すように、主基板１の上に半導体チップ２ａが積層され、主基板１と電気的接続されている。さらに半導体チップ２ａの上に、半導体パッケージ３が積層され、主基板１と電気的接続されている。
本実施の形態では、主基板１の上の配線端子４が、金線５を介して、半導体チップ２ａの上の配線端子６と接続されている。すなわち、主基板１の上に積層された半導体チップ２ａがワイヤにより主基板１と電気的接続されている。
そして、主基板１の上の配線端子７が、金線８を介して、半導体パッケージ３の上の配線端子９と接続されている。すなわち、半導体チップ２ａの上に積層された半導体パッケージ３がワイヤにより主基板１と電気的接続されている。
そして、主基板１の上の配線端子７が、金線８を介して、半導体パッケージ３の上の配線端子９と接続されている。すなわち、半導体チップ２ａの上に積層された半導体パッケージ３がワイヤにより主基板１と電気的接続されている。
さらに、主基板１の裏面側に半田ボール１０が格子状に複数設けられ、これらを溶接することにより他の外部基板と電気的接続できるようになっている。また、主基板１上に、半導体チップ２ａおよび半導体パッケージ３の全面を覆うように、封止樹脂１１が形成されている。
図２は、図１（ａ）に示した半導体チップ２ａのＡ−Ａ’方向の断面図である。半導体チップ２ａの表面の端部付近には配線端子６が設けられ、図１に示した主基板１とワイヤにより電気的接続できるようになっている。
図３は、図１に示した半導体パッケージ３の断面図である。
半導体パッケージ３は、内部基板１２と、その表面側に積層され内部基板１２と電気的接続された表面側の半導体チップ１３と、内部基板１２の裏面側に積層され内部基板１２と電気的接続された裏面側の半導体チップ１４と、表面側の半導体チップ１３および裏面側の半導体チップ１４の全面を覆うとともに、内部基板１２の表面側に配置された配線端子９が露出するように形成された樹脂パターン１８とにより構成されている。
半導体パッケージ３は、内部基板１２と、その表面側に積層され内部基板１２と電気的接続された表面側の半導体チップ１３と、内部基板１２の裏面側に積層され内部基板１２と電気的接続された裏面側の半導体チップ１４と、表面側の半導体チップ１３および裏面側の半導体チップ１４の全面を覆うとともに、内部基板１２の表面側に配置された配線端子９が露出するように形成された樹脂パターン１８とにより構成されている。
ここでは、内部基板１２の表面側の配線端子１５が、金線１６を介して、表面側の半導体チップ１３の配線端子１７と接続されている。すなわち、表面側の半導体チップ１３がワイヤにより内部基板１２と電気的接続されている。
そして、内部基板１２の裏面側の配線端子１５が、金線１６を介して、裏面側の半導体チップ１４の配線端子１７と接続されている。すなわち、裏面側の半導体チップ１４がワイヤにより内部基板１２と電気的接続されている。
そして、内部基板１２の裏面側の配線端子１５が、金線１６を介して、裏面側の半導体チップ１４の配線端子１７と接続されている。すなわち、裏面側の半導体チップ１４がワイヤにより内部基板１２と電気的接続されている。
ここで、内部基板１２の表面側に配置された配線端子９が露出するように、樹脂パターン１８が形成されている。これにより、半導体パッケージ３を、主基板１の上の配線端子７（図１参照）と電気的接続することができる。
このように構成することにより、半導体パッケージ３に搭載される表面側の半導体チップ１３および裏面側の半導体チップ１４は、一方の半導体チップの配線端子を露出させるために、他方の半導体チップのサイズが制約されることがない。例えば、両者のチップサイズを同一とすることが可能である。
このように構成することにより、半導体パッケージ３に搭載される表面側の半導体チップ１３および裏面側の半導体チップ１４は、一方の半導体チップの配線端子を露出させるために、他方の半導体チップのサイズが制約されることがない。例えば、両者のチップサイズを同一とすることが可能である。
ここで、本実施の形態では図１に示したように、主基板１の上に一個の半導体チップ２ａを積層するようにしたが、複数の半導体チップを積層するようにしても良い。例えば、図４に示すように、主基板１の上に半導体チップ２ａを積層し、さらにその上に半導体チップ２ｂを積層する。
これにより、主基板１の上に搭載される半導体チップの数を増やすことができ、半導体装置を多機能化させることができる。
これにより、主基板１の上に搭載される半導体チップの数を増やすことができ、半導体装置を多機能化させることができる。
また、本実施の形態では図１に示したように、内部基板１２の表面側と裏面側に、それぞれ半導体チップを一個ずつ積層するようにしたが、いずれの側についても、二つ以上の半導体チップを積層するようにしても良い。
例えば、図５に示すように、内部基板１２の表面側に半導体チップ１３を積層し、裏面側に半導体チップ１４ａおよび半導体チップ１４ｂを積層するようにしても良い。これにより、半導体パッケージ３に搭載される半導体チップのチップ数を増やすことができ、半導体装置を多機能化させることができる。
例えば、図５に示すように、内部基板１２の表面側に半導体チップ１３を積層し、裏面側に半導体チップ１４ａおよび半導体チップ１４ｂを積層するようにしても良い。これにより、半導体パッケージ３に搭載される半導体チップのチップ数を増やすことができ、半導体装置を多機能化させることができる。
また、本実施の形態では図１に示したように、内部基板１２の表面側の配線端子９が露出するように樹脂パターン１８を形成したが、配線端子が裏面側に配置されている場合には、その配線端子が露出するように樹脂パターン１８を形成する。
すなわち、内部基板１２の表面側又は裏面側のいずれか一方の側に配置された配線端子が露出するように、樹脂パターンを形成する。
すなわち、内部基板１２の表面側又は裏面側のいずれか一方の側に配置された配線端子が露出するように、樹脂パターンを形成する。
また、本実施の形態では、図１（ｂ）に示したように、内部基板１２（図３参照）の表面側で内部基板１２の二つの辺に沿って配置された配線端子９が露出するように、樹脂パターン１８を形成するようにした。
これにより、半導体パッケージ３の配線端子９を主基板１と電気的接続することができる。
これにより、半導体パッケージ３の配線端子９を主基板１と電気的接続することができる。
以上説明したように、本実施の形態に係る半導体装置は、主基板１の上に積層され、これと電気的接続された少なくとも一つの半導体チップと、その上に積層され主基板１と電気的接続された半導体パッケージ３と、主基板１上に形成され半導体チップ２ａおよび半導体パッケージ３の全面を覆う封止樹脂１１を含むようにした。
そして半導体パッケージ３は、内部基板１２と、内部基板１２の表面側に積層され内部基板１２と電気的接続された少なくとも一つの表面側の半導体チップと、内部基板１２の裏面側に積層され内部基板１２と電気的接続された少なくとも一つの裏面側の半導体チップと、表面側の半導体チップおよび裏面側の半導体チップの全面を覆うとともに内部基板１２の表面側又は裏面側のいずれか一方に配置された配線端子９が露出するように形成された樹脂パターン１８とを含むようにした。
このような構成とすることにより、搭載される半導体チップのチップサイズの制約を緩和することができる。
そして半導体パッケージ３は、内部基板１２と、内部基板１２の表面側に積層され内部基板１２と電気的接続された少なくとも一つの表面側の半導体チップと、内部基板１２の裏面側に積層され内部基板１２と電気的接続された少なくとも一つの裏面側の半導体チップと、表面側の半導体チップおよび裏面側の半導体チップの全面を覆うとともに内部基板１２の表面側又は裏面側のいずれか一方に配置された配線端子９が露出するように形成された樹脂パターン１８とを含むようにした。
このような構成とすることにより、搭載される半導体チップのチップサイズの制約を緩和することができる。
次に、本実施の形態に係る半導体装置の製造方法について説明する。
図示しないが、本実施の形態において説明した半導体パッケージ３（図３参照）を形成した後、半導体パッケージの電気テストを行って、良品又は不良品のいずれであるかを判定する。
次に、主基板１（図１参照）上に、良品であることが予め分かっている半導体チップ２ａ（図１参照）を積層するとともに、主基板１とワイヤにより電気的接続する。
図示しないが、本実施の形態において説明した半導体パッケージ３（図３参照）を形成した後、半導体パッケージの電気テストを行って、良品又は不良品のいずれであるかを判定する。
次に、主基板１（図１参照）上に、良品であることが予め分かっている半導体チップ２ａ（図１参照）を積層するとともに、主基板１とワイヤにより電気的接続する。
次に、半導体チップ２ａの上に、前述の電気的テストにより良品と判定された半導体パッケージ３を積層するとともに、ワイヤにより主基板１と電気的接続する。さらに、主基板１上で半導体チップ２ａおよび半導体パッケージ３の全面を覆うように封止樹脂１１（図１参照）を形成する。
このように半導体装置を形成することにより、半導体パッケージの組み立て工程で発生した不良品を主基板１上に搭載することを防ぐことができる。これにより、搭載される半導体チップのチップ数の増加による半導体装置の歩留まり低下を抑制することができる。
実施の形態２．
図６は、本実施の形態に係る半導体装置を示す図である。詳細には、図６（ａ）は半導体チップおよび半導体パッケージを搭載した半導体装置の平面図であり、図６（ｂ）は、図６（ａ）のＡ−Ａ’方向の断面図である。
主基板１の上にアンダーフィル樹脂２ｄを介してフリップチップ型の半導体チップ２ｃが積層され、溶接された半田バンプ１０ｂを介して主基板１と電気的接続されている。さらに半導体チップ２ｃの上に半導体パッケージ３が積層され、主基板１と電気的接続されている。なお、上記半田バンプ１０ｂの代わりに、金バンプ等を用いても良い。
それ以外の構成については、実施の形態１と同様であるので、説明を省略する。
図６は、本実施の形態に係る半導体装置を示す図である。詳細には、図６（ａ）は半導体チップおよび半導体パッケージを搭載した半導体装置の平面図であり、図６（ｂ）は、図６（ａ）のＡ−Ａ’方向の断面図である。
主基板１の上にアンダーフィル樹脂２ｄを介してフリップチップ型の半導体チップ２ｃが積層され、溶接された半田バンプ１０ｂを介して主基板１と電気的接続されている。さらに半導体チップ２ｃの上に半導体パッケージ３が積層され、主基板１と電気的接続されている。なお、上記半田バンプ１０ｂの代わりに、金バンプ等を用いても良い。
それ以外の構成については、実施の形態１と同様であるので、説明を省略する。
図７は、図６（ａ）に示したフリップチップ型の半導体チップ２ｃのＡ−Ａ’方向の断面図である。半導体チップ２ｃの裏面側に半田バンプ１０ｂが設けられ、これを溶接することにより主基板１と電気的接続できるようになっている。
すなわち、本実施の形態に係る半導体装置は、主基板１上に積層された半導体チップを図７に示したフリップチップ型とすることにより、図６に示すように主基板１と電気的接続するようにした。
これにより、半導体チップ２ｃと電気的接続するための配線端子を主基板１の上に設ける必要がないので、主基板１の面積を小さくすることができる。
また、半導体チップ２ｃの上に配線端子を設ける必要もないので、その上に積層する半導体パッケージ３の面積を大きくすることができる。これにより、半導体パッケージ３のパッケージサイズの制約を緩和することもできる。
これにより、半導体チップ２ｃと電気的接続するための配線端子を主基板１の上に設ける必要がないので、主基板１の面積を小さくすることができる。
また、半導体チップ２ｃの上に配線端子を設ける必要もないので、その上に積層する半導体パッケージ３の面積を大きくすることができる。これにより、半導体パッケージ３のパッケージサイズの制約を緩和することもできる。
また、図６に示した半導体パッケージ３の表面側の半導体チップ１３又は裏面側の半導体チップ１４に置き換えて、図７に示したフリップチップ型の半導体チップを用いるようにしても良い。
すなわち、半導体パッケージ３の表面側の半導体チップ１３又は裏面側の半導体チップ１４をフリップチップ型とすることにより、この半導体チップを内部基板１２と電気的接続するようにしても良い。
これにより、フリップチップ型とした半導体チップの上に配線端子を設ける必要がないので、半導体パッケージ３を薄く形成することができる。
すなわち、半導体パッケージ３の表面側の半導体チップ１３又は裏面側の半導体チップ１４をフリップチップ型とすることにより、この半導体チップを内部基板１２と電気的接続するようにしても良い。
これにより、フリップチップ型とした半導体チップの上に配線端子を設ける必要がないので、半導体パッケージ３を薄く形成することができる。
以上説明したように、本実施の形態に係る半導体装置は主基板１上に積層された半導体チップをフリップチップ型とすることにより、この半導体チップを主基板１と電気的接続した構成とする。
これにより、実施の形態１の効果に加えて、主基板１の面積を小さくすることができる。また、半導体パッケージ３のパッケージサイズの制約を緩和することもできる。
これにより、実施の形態１の効果に加えて、主基板１の面積を小さくすることができる。また、半導体パッケージ３のパッケージサイズの制約を緩和することもできる。
また、表面側の半導体チップ１３又は裏面側の半導体チップ１４をフリップチップ型とすることにより、この半導体チップを内部基板１２と電気的接続した構成とする。
これにより、実施の形態１の効果に加えて、半導体パッケージ３を薄く形成することができる。
これにより、実施の形態１の効果に加えて、半導体パッケージ３を薄く形成することができる。
実施の形態３．
図８は、本実施の形態に係る半導体装置を示す図である。詳細には、図８（ａ）は半導体チップおよび半導体パッケージを搭載した半導体装置の平面図であり、図８（ｂ）は、図８（ａ）のＡ−Ａ’方向の断面図である。
図８に示すように、内部基板１２の表面側で、内部基板１２の全ての辺に沿って配置された配線端子９が露出するように樹脂パターン１８が形成されている。
それ以外の構成については、実施の形態１と同様であるので、説明を省略する。
図８は、本実施の形態に係る半導体装置を示す図である。詳細には、図８（ａ）は半導体チップおよび半導体パッケージを搭載した半導体装置の平面図であり、図８（ｂ）は、図８（ａ）のＡ−Ａ’方向の断面図である。
図８に示すように、内部基板１２の表面側で、内部基板１２の全ての辺に沿って配置された配線端子９が露出するように樹脂パターン１８が形成されている。
それ以外の構成については、実施の形態１と同様であるので、説明を省略する。
半導体パッケージ３に設けられた配線端子９の数が多いときには、例えば、内部基板１２の表面側で、内部基板１２の全ての辺に沿って配置される。このような場合には、配線端子９が露出するように、内部基板１２の表面側で、内部基板１２の全ての辺に沿って樹脂パターン１８を形成する。
なお、配線端子が裏面側に形成されている場合には、その配線端子が露出するように樹脂パターン１８を形成する。
これにより、内部基板１２に搭載した半導体チップが多数の配線端子を必要とする場合にも、半導体パッケージ３を主基板１と電気的接続することができる。
なお、配線端子が裏面側に形成されている場合には、その配線端子が露出するように樹脂パターン１８を形成する。
これにより、内部基板１２に搭載した半導体チップが多数の配線端子を必要とする場合にも、半導体パッケージ３を主基板１と電気的接続することができる。
以上説明したように本実施の形態に係る半導体装置は、内部基板１２の表面側又は裏面側のいずれか一方で内部基板１２の全ての辺に沿って配置された配線端子９が露出するように樹脂パターン１８を形成した構成とする。
これにより、実施の形態１の効果に加えて、内部基板１２に搭載した半導体チップが多数の配線端子を必要とする場合にも、半導体パッケージ３を主基板１と電気的接続することができる。
これにより、実施の形態１の効果に加えて、内部基板１２に搭載した半導体チップが多数の配線端子を必要とする場合にも、半導体パッケージ３を主基板１と電気的接続することができる。
１ 主基板、２ａ、２ｂ、２ｃ 半導体チップ、３ 半導体パッケージ、４、６、７、９、１５、１７ 配線端子、５、８、１６ 金線、１０ 半田ボール、１１ 封止樹脂、１２ 内部基板、１３ 表面側の半導体チップ、１４ 裏面側の半導体チップ、１８ 樹脂パターン。
Claims (8)
- 主基板と、
前記主基板上に積層され前記主基板と電気的接続された少なくとも一つの半導体チップと、
前記半導体チップの上に積層され前記主基板と電気的接続された半導体パッケージと、
前記主基板上に形成され前記半導体チップおよび前記半導体パッケージの全面を覆う封止樹脂と、を含む半導体装置であって、
前記半導体パッケージは、
内部基板と、
前記内部基板の表面側に積層され前記内部基板と電気的接続された少なくとも一つの表面側の半導体チップと、
前記内部基板の裏面側に積層され前記内部基板と電気的接続された少なくとも一つの裏面側の半導体チップと、
前記表面側の半導体チップおよび前記裏面側の半導体チップの全面を覆うとともに前記内部基板の表面側又は裏面側のいずれか一方に配置された配線端子が露出するように形成された樹脂パターンと、を含むことを特徴とする半導体装置。 - 前記主基板上に積層された半導体チップ、および前記半導体チップの上に積層された半導体パッケージを、ワイヤにより前記主基板と電気的接続したことを特徴とする請求項１に記載の半導体装置。
- 前記主基板上に積層された半導体チップをフリップチップ型とすることにより、この半導体チップを前記主基板と電気的接続したことを特徴とする請求項１に記載の半導体装置。
- 前記表面側の半導体チップ又は前記裏面側の半導体チップを、ワイヤにより前記内部基板と電気的接続したことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
- 前記表面側の半導体チップ又は前記裏面側の半導体チップをフリップチップ型とすることにより、この半導体チップを前記内部基板と電気的接続したことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
- 前記内部基板の表面側又は裏面側のいずれか一方で前記内部基板の二つの辺に沿って配置された配線端子が露出するように前記樹脂パターンを形成したことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
- 前記内部基板の表面側又は裏面側のいずれか一方で前記内部基板の全ての辺に沿って配置された配線端子が露出するように前記樹脂パターンを形成したことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
- 内部基板と、
前記内部基板の表面側に積層され前記内部基板と電気的接続された少なくとも一つの表面側の半導体チップと、
前記内部基板の裏面側に積層され前記内部基板と電気的接続された少なくとも一つの裏面側の半導体チップと、
前記表面側の半導体チップおよび前記裏面側の半導体チップの全面を覆うとともに前記内部基板の表面側又は裏面側のいずれか一方に配置された配線端子が露出するように形成された樹脂パターンと、を含む半導体パッケージを形成する工程と、
前記半導体パッケージの電気テストを行って良品又は不良品のいずれであるかを判定する工程と、
主基板上に少なくとも一つの半導体チップを積層するとともに前記主基板と電気的接続する工程と、
前記半導体チップの上に、前記電気的テストにより良品と判定された半導体パッケージを積層するとともに前記主基板と電気的接続する工程と、
前記主基板上で前記半導体チップおよび前記半導体パッケージの全面を覆うように封止樹脂を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004229702A JP2006049637A (ja) | 2004-08-05 | 2004-08-05 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2004229702A JP2006049637A (ja) | 2004-08-05 | 2004-08-05 | 半導体装置およびその製造方法 |
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| JP2006049637A true JP2006049637A (ja) | 2006-02-16 |
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| JP (1) | JP2006049637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216911A (ja) * | 2005-02-07 | 2006-08-17 | Renesas Technology Corp | 半導体装置およびカプセル型半導体パッケージ |
-
2004
- 2004-08-05 JP JP2004229702A patent/JP2006049637A/ja active Pending
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