WO2024042698A1 - 半導体集積回路装置 - Google Patents

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WO2024042698A1
WO2024042698A1 PCT/JP2022/032178 JP2022032178W WO2024042698A1 WO 2024042698 A1 WO2024042698 A1 WO 2024042698A1 JP 2022032178 W JP2022032178 W JP 2022032178W WO 2024042698 A1 WO2024042698 A1 WO 2024042698A1
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electrode pad
wiring
integrated circuit
semiconductor integrated
circuit device
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PCT/JP2022/032178
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French (fr)
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徹 松井
正人 名越
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株式会社ソシオネクスト
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device provided with an electrode pad, and particularly relates to a semiconductor integrated circuit device provided with an electrode pad and wiring laid under the electrode pad.
  • the area of the electrode pad that the probe comes into contact with during the probe inspection process may cause issues with the reliability of the wiring laid underneath due to stress applied to the electrode pad. be. This problem is particularly noticeable when bumps for assembly are not formed in the probe contact area.
  • Patent Document 1 wiring that is connected to the electrode pad is provided directly below the position of the electrode pad that the probe contacts, and wiring that is not connected to the electrode pad is provided below the position of the electrode pad that the probe does not contact. As a result, the number of electrode pads that can be arranged is not reduced while solving the problem of reliability due to probe contact (see FIG. 6 of Patent Document 1).
  • the wiring is a power wiring
  • the electrode pads are placed not only around the chip but also over the entire surface of the chip, making these problems even more pronounced. Obviously, in the case of flip-mounting to a package substrate or interposer using bumps provided on electrode pads, the electrode pads are placed not only around the chip but also over the entire surface of the chip, making these problems even more pronounced. Obviously, in the case of flip-mounting to a package substrate or interposer using bumps provided on electrode pads, the electrode pads are placed not only around the chip but also over the entire surface of the chip, making these problems even more pronounced. Become.
  • the present disclosure has been made to solve the above problems.
  • a semiconductor integrated circuit device includes a plurality of electrode pads arranged in a first direction in a first wiring layer and connected to a common power source; a first wiring extending in the first direction and connecting the plurality of electrode pads to each other; and a second wiring layer located one layer below the first wiring layer, extending in the first direction and overlapping the first wiring in a plan view.
  • a second wiring having a first overlapping part and connected to the first wiring, each of the plurality of electrode pads including a probe electrode pad and a bump forming electrode pad, and the second wiring , a second overlapping portion that overlaps the probe electrode pad constituting each of the electrode pads in a plan view.
  • the first wiring of the first wiring layer (for example, the MT layer) is not interrupted in the first direction. Can be formed continuously. Thereby, the wiring resistance of the first wiring can be lowered.
  • the second wiring of the second wiring layer (for example, the Mx layer) is formed to have a first overlapping part that overlaps with the first wiring and a second overlapping part that overlaps with the probe electrode pad. In this way, by laying the second wiring in addition to the first wiring, the wiring resistance can be further lowered and the power supply voltage drop can be suppressed.
  • the first wiring and the second wiring are connected to a common power source, even if the probe electrode pad and the second wiring have a second overlapping part, the probe to the probe electrode pad There are no issues such as a decrease in reliability due to contact with the
  • the semiconductor integrated circuit device According to the semiconductor integrated circuit device according to the present disclosure, it is possible to suppress the power supply voltage drop while avoiding a decrease in reliability due to contact of the probe with the probe electrode pad.
  • Example of layout of first wiring layer of semiconductor integrated circuit device according to first embodiment Example of layout of second wiring layer in range II in Figure 1 Enlarged view of range III in Figure 2 Enlarged view of range IV in Figure 2 Enlarged view of range V in Figure 2
  • a diagram corresponding to FIG. 2 showing another configuration example of the first embodiment Diagram showing other configuration examples of electrode pads Enlarged view of range VIII in Figure 7
  • VDD and “VSS” indicate the power supply voltage or the power supply itself.
  • (First embodiment) 1 to 5 show examples of the layout of a semiconductor integrated circuit device according to this embodiment.
  • the horizontal direction in the drawings is the X direction (corresponding to the second direction)
  • the vertical direction in the drawings is the Y direction (corresponding to the first direction).
  • FIG. 1 shows an example of the layout of the first wiring layer (for example, MT layer) of a semiconductor integrated circuit device, and only the electrode pads P and wiring are shown. Although the electrode pad P is hatched for convenience of explanation, the electrode pad P and the wiring are formed in the same first wiring layer.
  • the first wiring layer for example, MT layer
  • FIG. 2 shows an example of a wiring layout of a second wiring layer (for example, an Mx layer) located one layer below the first wiring layer in range II of FIG.
  • the wiring in the first wiring layer is shown by broken lines, and the electrode pads in the first wiring layer are shown by hatching and solid lines as in FIG.
  • FIG. 3 shows an enlarged view of range III in FIG. 2
  • FIG. 4 shows an enlarged view of range IV in FIG. 2
  • FIG. 5 shows an enlarged view of range V in FIG.
  • illustration of the wiring Lx is omitted.
  • the electrode pads P include a probe electrode pad Pt for contacting a probe during probe testing, and a bump-forming electrode pad Pb for forming a bump for connection to a package substrate or an interposer. including.
  • the probe electrode pads Pt are hatched upward to the right, and the electrode pads Pb for bump formation are hatched downward to the right.
  • the probe electrode pads Pt are arranged at a predetermined pitch in the X direction and the Y direction. Further, adjacent probe electrode pads Pt in the X direction are arranged in a staggered manner with their positions in the Y direction shifted from each other. This makes it possible to secure the distance between the electrode pads P and increase the arrangement density of the electrode pads P while ensuring a distance that does not cause problems in bump formation or other assembly.
  • bump-forming electrode pads Pb are provided in a number corresponding to the current to be passed.
  • the probe electrode pad Pt and the bump-forming electrode pad Pb are formed separately from each other, and six, four, and two bump-forming electrode pads Pb are arranged around the probe electrode pad Pt.
  • An example is shown below.
  • the probe electrode pad Pt and the bump forming electrode pad Pb are formed in an octagonal shape.
  • the bump forming electrode pad Pb is smaller than the probe electrode pad Pt.
  • the shape of the electrode pad P does not have to be an octagonal shape, and may be, for example, another polygonal shape or a circular shape.
  • the probe electrode pad Pt and the bump-forming electrode pad Pb provided around the probe electrode pad Pt may be integrally formed. A configuration example in which the probe electrode pad Pt and the bump forming electrode pad Pb are integrally formed will be described later.
  • first probe electrode pad Pt1 has six bump-forming electrode pads Pb around it
  • first probe electrode pad Pt1 has four bump-forming electrode pads Pb around it.
  • the explanation may be made by distinguishing between a “second probe electrode pad Pt2" and a “third probe electrode pad Pt3" having two bump-forming electrode pads Pb provided around the periphery.
  • a “first electrode pad P1” includes a first probe electrode pad Pt1
  • a "second electrode pad P2” includes a second probe electrode pad Pt2, and a third probe electrode pad Pt3. It may be explained separately as "third electrode pad P3".
  • the first electrode pad P1 six bump-forming electrode pads Pb are arranged at equal pitches in the circumferential direction so as to surround the first probe electrode pad Pt1.
  • the six bump-forming electrode pads Pb are equal in distance from the center of the probe electrode pad Pt and connect the centers of two adjacent bump-forming electrode pads Pb and the center of the probe electrode pad Pt.
  • the lines are arranged so that all angles formed by the virtual lines are equal. Further, the six bump-forming electrode pads Pb are arranged such that the minimum pitch according to the design rule is ensured between the six bump-forming electrode pads Pb and the first probe electrode pad Pt1.
  • the bump-forming electrode pads Pb having the same position in the Y direction are connected to each other by a wiring Lx extending in the X direction.
  • the first electrode pad P1 is used as a VDD electrode pad or a VSS electrode pad.
  • the second electrode pad P2 As described above, four bump-forming electrode pads Pb are arranged around the second probe electrode pad Pt2. In the present disclosure, the second electrode pad P2 is used as a signal electrode pad.
  • one bump-forming electrode pad Pb is arranged on both sides of the third probe electrode pad Pt3 in the Y direction, with the center positions in the X direction aligned.
  • the third electrode pad P3 is used as a signal electrode pad.
  • an additional bump-forming electrode pad Pb is also provided at a position slightly away from the first probe electrode pad Pt1 in the Y direction.
  • one additional bump-forming electrode pad Pb is provided at the center position between the first probe electrode pad Pt1 and adjacent probe electrode pads Pt in the Y direction.
  • the first electrode pads P1 for VDD arranged in the Y direction are connected to each other by a power supply wiring Lvd (corresponding to the first wiring) extending in the Y direction.
  • the power supply wiring Lvd is connected to the IO cell 3 for VDD arranged in the IO block 2 (see FIG. 1).
  • the first electrode pads P1 for VSS arranged in the Y direction are connected to each other by a power supply wiring Lvs (corresponding to the first wiring) extending in the Y direction.
  • the power supply wiring Lvs is connected to the IO cell 4 for VSS arranged in the IO block 2.
  • Each power supply wiring Lv is composed of a set of three wirings parallel to the Y direction.
  • the wiring shape of the power supply wiring Lv is not limited to a set of three parallel wirings.
  • a power supply wiring Xvd (corresponding to the second wiring) and a power supply wiring Xvs (corresponding to the second wiring) extending in the Y direction are laid in the second wiring layer.
  • Power supply voltage VDD is supplied to power supply wiring Xvd
  • power supply voltage VSS is supplied to power supply wiring Xvs.
  • the power supply wiring Xv is laid so as to overlap with the power supply wiring Lv.
  • the power supply wiring Xv has a first overlapping portion W1 that overlaps with the power supply wiring Lv in plan view.
  • FIG. 3 illustrates a first overlapping portion W1 between the power supply wiring Xvd and the power supply wiring Lvd.
  • the power supply wiring Lv and the power supply wiring Xv are connected to each other through contacts (not shown).
  • the power supply wiring Xv is composed of a set of 10 wirings running in parallel in the Y direction, and the 10 wirings are connected to each other by wiring (not shown) in the lower layer of the second wiring layer.
  • a power supply voltage is supplied to transistors and the like (not shown) provided in the lower layer via wiring in the lower layer.
  • the wiring shape of the power supply wirings Xv is not limited to a configuration in which 10 wirings are arranged in parallel in the Y direction.
  • the power supply wiring Xvd has a second overlapping portion W2 that overlaps the first probe electrode pad Pt1 constituting the first electrode pad P1 in plan view.
  • the central four wires among the ten wires that constitute the power supply wire Xvd have second overlapping portions W2 that overlap in plan view with the respective first probe electrode pads Pt1 lined up in the Y direction.
  • the power supply wiring Xvd has a third overlapping portion W3 that overlaps in plan view with the six bump forming electrode pads Pb surrounding the first probe electrode pad Pt1.
  • two of the 10 wires constituting the power supply wire Xvd on both outer sides in the X direction are connected to the bump forming electrode pads Pb arranged on both sides of the first probe electrode pad Pt1 in the X direction in plan view.
  • It has a third overlapping part W3 overlapping with each other.
  • the third and fourth wirings from both outer ends in the X direction among the ten wirings constituting the power supply wiring Xvd are the bump forming electrode pads Pb arranged diagonally in the drawing of the first probe electrode pad Pt1. It has a third overlapping part W3 that overlaps with this in plan view.
  • the power supply wiring Lv of the first wiring layer (for example, MT layer) can be It can be formed continuously without interruption in the direction. Thereby, the wiring resistance of the power supply wiring Lv can be lowered.
  • the power supply wiring Xv of the second wiring layer (for example, the Mx layer) is formed so as to overlap the power supply wiring Lv and extend in the Y direction, and the upper and lower power supply wirings Xv and the power supply wiring Lv are connected to each other. Thereby, the wiring resistance can be further lowered than in the case of wiring only in the first wiring layer, and the power supply voltage drop can be suppressed.
  • the power supply wiring Lvd and the power supply wiring Xvd which are arranged one above the other, are connected to each other to VDD, and have the same power supply voltage of VDD. Therefore, even if the first probe electrode pad Pt1 and the power supply wiring Xvd have the second overlapping part W2, problems such as a decrease in reliability due to the probe contacting the first probe electrode pad Pt1 do not occur. .
  • FIG. 4 is an enlarged view of range IV in FIG. 2, in which a first electrode pad P1 (upper side in FIG. 4) and a second electrode pad P2 (lower side in FIG. 4) are arranged side by side in the Y direction.
  • the first electrode pad P1 is formed in the first wiring layer and connected to the power supply wiring Lvs extending in the Y direction in the first wiring layer.
  • a power supply wiring Xvs (corresponding to a third wiring) is formed which extends in the Y direction and is laid so as to overlap with the power supply wiring Lvs. That is, the power supply wiring Xvs and the power supply wiring Lvs have a first overlapping portion W1 similar to that in FIG. 3 described above.
  • the power supply wiring Xvs has a second overlapping part W2 that overlaps the first probe electrode pad Pt1 constituting the first electrode pad P1 in a plan view, and the first probe electrode pad It has a third overlapping portion W3 that overlaps six bump-forming electrode pads Pb surrounding Pt1 in plan view.
  • the second electrode pad P2 has four bump-forming electrode pads Pb arranged around the second probe electrode pad Pt2.
  • the positions of the four bump-forming electrode pads Pb are the two bump-forming electrode pads arranged on both sides of the first probe electrode pad Pt1 in the X direction among the six bump-forming electrode pads Pb of the first electrode pad P1. This corresponds to the position excluding the electrode pad Pb.
  • the first electrode pad P1 and the second electrode pad P2 are arranged so that the first probe electrode pad Pt1 and the second probe electrode pad Pt2 are at the same position in the X direction.
  • a signal wiring Ls is connected to the second electrode pad P2.
  • the signal wiring Ls is an example of a second wiring formed separately from the power wiring Lv (Lvd, Lvs) corresponding to the first wiring.
  • the signal wiring Ls is connected to the signal IO cell 5.
  • the power supply wiring Lvs does not extend to the second probe electrode pad Pt2, and is interrupted between the first electrode pad P1 and the second electrode pad P2.
  • the power supply wiring Xvs is wired so as to avoid overlapping the second probe electrode pad Pt2 of the second electrode pad P2 in plan view.
  • a non-wiring region NR1 having a predetermined size surrounding a region overlapping with the second probe electrode pad Pt2 is provided.
  • the power supply wiring Xvs is not laid in the non-wiring region NR1.
  • the central four of the ten wires constituting the power supply wire Xvs are not wired in the portion passing through the non-wiring region NR1, and the wires are interrupted in the middle. This prevents problems such as a decrease in reliability due to contact of the probe (not shown) to the probe electrode pad Pt.
  • the setting range of the non-wiring region NR1 is not particularly limited, but is set based on, for example, the contact range of the above-mentioned probe with the probe electrode pad Pt.
  • the power supply wiring Xvs can be formed outside the set range of the non-wiring region NR1, including the position of the bump forming electrode pad Pb.
  • six wires other than the central four out of the ten wires configuring the power supply wire Xvs are continuous in the Y direction without interruption, including the position of the second electrode pad P2. It is formed by
  • the four bump-forming electrode pads Pb of the second electrode pad P2 are also formed in a region outside the non-wiring region NR1 in plan view.
  • the power supply wiring Xvs extends so as to overlap the bump forming electrode pad Pb in plan view.
  • the power supply wiring Xvs has a third overlapping portion W3 that overlaps the bump-forming electrode pad Pb of the second electrode pad P2 in plan view.
  • the bump-forming electrode pad Pb of the second electrode pad P2 is formed to have an outer region that protrudes outward in the X direction from the second probe electrode pad Pt2 and the non-wiring region NR1 in plan view.
  • the power supply wiring Xvs is laid so that one continuous wiring has an overlapping part W4 (corresponding to the fourth overlapping part) on both of the bump forming electrode pads Pb arranged side by side in the Y direction. be able to.
  • the power supply wiring Lvs of the first wiring layer and the power supply wiring Lvs of the second wiring layer are similar to the above-mentioned "electrode pad arrangement example (1)".
  • the power supply wiring Xvs is formed to have a first overlapping portion W1 and a second overlapping portion W2.
  • the power supply wiring Xvs of the second wiring layer is arranged so that it does not overlap with the second probe electrode pad Pt2 of the second electrode pad P2 arranged in the Y direction with respect to the first electrode pad P1, while forming a bump. It is made to extend so that it may overlap under the electrode pad Pb. Thereby, power supply voltage drop can be suppressed without causing reliability problems.
  • FIG. 5 is an enlarged view of the range V in FIG. 2, in which the first electrode pad P1 (upper side in FIG. 5) and the third electrode pad P3 (lower side in FIG. 5) are arranged side by side in the Y direction.
  • the first electrode pad P1 is formed in the first wiring layer and connected to the power supply wiring Lvd extending in the Y direction in the first wiring layer.
  • a power supply wiring Xvd (corresponding to a third wiring) extending in the Y direction and laid so as to overlap with the power supply wiring Lvd is formed in the second wiring layer. That is, the power supply wiring Xvd and the power supply wiring Lvd have a first overlapping portion W1 similar to that in FIG. 3 described above.
  • the power supply wiring Xvd has a second overlapping part W2 that overlaps the first probe electrode pad Pt1 constituting the first electrode pad P1 in a plan view, and the first probe electrode pad It has a third overlapping portion W3 that overlaps six bump-forming electrode pads Pb surrounding Pt1 in plan view.
  • the power supply wiring Xvd is wired so as to avoid overlapping the third probe electrode pad Pt3 of the third electrode pad P3 in plan view. Specifically, in the second wiring layer, a non-wiring region NR2 of a predetermined size is provided surrounding a region overlapping with the third probe electrode pad Pt3. The power supply wiring Xvd is not laid in the non-wiring region NR2. In the example of FIG. 5, the central four of the ten wires constituting the power supply wire Xvd are not wired in the portion passing through the non-wiring region NR2, and the wires are interrupted in the middle. This prevents problems such as a decrease in reliability due to contact of the probe (not shown) to the probe electrode pad Pt.
  • the power supply wiring Xvd can be formed outside the setting range of the non-wiring region NR2, including the position of the bump forming electrode pad Pb.
  • the third electrode pad P3 has two bump-forming electrode pads Pb arranged above and below the third probe electrode pad Pt3 in the Y direction and aligned in the X direction.
  • the number of bump-forming electrode pads Pb is small (two in the example of FIG. 5)
  • a power supply wiring Lv1 connected to the power supply wiring Lvd is formed at a position on the left side of the drawing in the X direction of the third probe electrode pad Pt3.
  • the power supply wiring Xvd is formed to have a third overlapping portion W3 overlapping with the bump-forming electrode pad Pb. be done.
  • the same effects as in the above-mentioned "electrode pad arrangement example (2)" can be obtained.
  • the power supply wiring Lvd of the first wiring layer and the power supply wiring Xvd of the second wiring layer are formed to have a first overlapping part W1 and a second overlapping part W2, and the power supply wiring Lvd of the first wiring layer is formed to have a first overlapping part W1 and a second overlapping part W2. Furthermore, wiring resistance can be lowered, and power supply voltage drop can be suppressed.
  • the power supply wiring Xvd of the second wiring layer is arranged so as not to overlap with the third probe electrode pad Pt3 of the third electrode pad P3 arranged in the Y direction with respect to the first electrode pad P1, while forming a bump.
  • the electrode pad Pb is extended so as to overlap with the lower electrode pad Pb.
  • FIG. 6 is a diagram corresponding to FIG. 2 showing another configuration example of the first embodiment.
  • signal wires Ls3 and Ls4 extending in the Y direction and formed separately from the power wire Xv are provided in place of part of the power wire Xv in the second wiring layer of FIG.
  • the signal lines Ls3 and Ls4 are provided so as not to pass through the lower layer of the first probe electrode pad Pt1 of the first electrode pad P1, that is, so as not to pass through the aforementioned non-wiring regions NR1 and NR2.
  • the signal lines Ls3 and Ls4 are provided so as to pass under the bump-forming electrode pad Pb, that is, to have an overlapping portion that overlaps the bump-forming electrode pad Pb in plan view.
  • FIG. 6 shows an example in which the signal wiring Ls3 is formed so as to overlap the bump forming electrode pad Pb of the first electrode pad P1 for VSS in a plan view. Further, the signal wiring Ls4 is formed so as to overlap the bump forming electrode pad Pb of the first electrode pad P1 for VDD in a plan view.
  • the second wiring layer (for example, the Mx layer) has a larger thickness and a lower resistance value than the wiring layer below it (for example, the wiring layer closest to the transistor). Therefore, by using the wiring of the second wiring layer for signal wiring (for example, clock wiring), which is often long and has a high resistance value, the resistance value can be lowered. Thereby, the delay value and delay variation of the signal lines (in this example, the signal lines Ls3 and Ls4) can be reduced.
  • FIG. 7 is a diagram showing another example of the structure of the electrode pad, and corresponds to the right half of FIG. 6. Further, FIG. 8 is an enlarged view of range VIII in FIG. 7.
  • the probe electrode pad Pt and the bump forming electrode pad Pb are integrally formed. Good too.
  • the integrated first electrode pad P1 is provided with a probe electrode region Rt1 corresponding to the first probe electrode pad Pt1. Then, a bump electrode region Rb corresponding to the bump forming electrode pad Pb is provided so as to surround the probe electrode region Rt1.
  • the integrated second electrode pad P2 is provided with a probe electrode region Rt2 corresponding to the second probe electrode pad Pt2. Then, a bump electrode region Rb corresponding to the bump forming electrode pad Pb is provided so as to surround the probe electrode region Rt2.
  • the integrated third electrode pad P3 is provided with a probe electrode region Rt3 corresponding to the third probe electrode pad Pt3. Then, a bump electrode region Rb corresponding to the bump forming electrode pad Pb is provided side by side with the probe electrode region Rt3 in the Y direction.
  • FIG. 9 is a plan view schematically showing the overall configuration of a semiconductor integrated circuit device according to the second embodiment. Note that in this embodiment as well, similarly to the first embodiment, the horizontal direction in the drawing is the X direction (corresponding to the second direction), and the vertical direction in the drawing is the Y direction (corresponding to the first direction).
  • the semiconductor integrated circuit device 1 shown in FIG. 9 includes eight functional blocks having the same function. In the following description, the eight functional blocks may be labeled with B1 to B8 and explained separately.
  • the semiconductor integrated circuit device 1 includes IO cell blocks IO1 to IO8 provided corresponding to functional blocks B1 to B8, respectively.
  • Each of the IO cell blocks IO1 to IO8 includes a plurality of IO cells.
  • IO cells include signal IO cells equipped with input/output circuits and ESD circuits for exchanging signals with outside the chip, and power supply IO cells equipped with ESD circuits.
  • the IO cell 3 and the IO cell 4 are examples of the power supply IO cell
  • the IO cell 5 is an example of the signal IO cell.
  • Each IO cell has an electrode pad P formed on the uppermost metal wiring layer MT (corresponding to the first wiring layer, hereinafter referred to as "MT wiring layer") for probe inspection and connection to the package substrate and interposer. is connected. Electrode pads P are arranged on functional blocks corresponding to the respective IO cell blocks IO1 to IO8.
  • the functional blocks B1 to B8 have the same layout structure except for the electrode pads P and the connection wires connected thereto, and are arranged horizontally and vertically inverted.
  • the letter "F" in FIG. 9 indicates the inverted state of each functional block B1 to B8.
  • the semiconductor integrated circuit device 1 includes blocks other than the blocks shown in FIG. 9, but they are not shown.
  • FIG. 10 shows an example of the layout of the MT wiring layer in range X in FIG. ing. Note that in FIG. 10, the configuration of the functional block B6 in the four columns from the right end of the drawing corresponds to the configuration of the four columns from the right end in FIG. 1 described above. Further, the configuration of the two columns from the left end of the functional block B6 in FIG. 10 corresponds to the configuration of the two columns from the left end of FIG. 1 described above.
  • the same power supply wiring Xv as in FIGS. 2 to 6 is laid in the Mx wiring layer (corresponding to the second wiring layer). Further, although not shown, the inverted state of each of the functional blocks B1 to B8 (for example, horizontally inverted, vertically inverted) is also reflected in the wiring and the arrangement of each element below the Mx wiring layer.
  • all functional blocks B1 to B8 have the same layout, including the layouts of the MT wiring layer and the Mx wiring layer (including the electrode pads P). Therefore, since the parasitic capacitance with the wiring layer below the Mx wiring layer is also the same, the signal delays between the functional blocks are also the same, so there is no need to make corrections due to timing differences depending on the functional blocks.
  • all the functional blocks B1 to B8 have the same layout configuration.
  • the arrangement of electrode pads P at block boundaries may differ between functional blocks B1 to B8.
  • each electrode pad P is arranged in the Y direction with the electrode pads P arranged at the boundaries of the adjacent functional blocks. are placed at different positions.
  • the first electrode pads P1 for VDD are arranged side by side in the Y direction at the boundary with the functional block B7. Further, in the functional block B7, the left and right sides of the functional block B6 are reversed in the X direction, and the first electrode pads P1 for VDD are arranged side by side in the Y direction at the boundary with the functional block B6.
  • the first electrode pads P1 for VDD are arranged side by side in the Y direction at the boundary with the functional block B8.
  • the functional block B8 is arranged without being reversed in the X direction from the functional block B7, and the first electrode pads P1 for VDD are arranged side by side in the Y direction at the boundary with the functional block B7.
  • the first electrode pad P1 within the broken line frame NR72 is deleted.
  • the first electrode pads P1 within the broken line frame NR81 are deleted. In this way, by alternately deleting the electrode pads P arranged side by side at the boundaries of adjacent functional blocks in the Y direction, the first electrode pads P1 arranged at the boundaries of adjacent functional blocks B7 and B8 are removed in the Y direction. A state in which the positions of the two are shifted from each other is realized.
  • the reason why the electrode pads P arranged side by side on the boundaries of adjacent functional blocks are alternately deleted in the Y direction is to reduce the current supply due to the decrease in the number of electrode pads P of the power supply depending on one functional block. This is to avoid a significant drop in performance.
  • the present disclosure it is possible to suppress a power supply voltage drop in a semiconductor integrated circuit device without causing a reliability problem, so that it is possible to suppress a power supply voltage drop without causing a reliability problem, so that it can be used, for example, when electrode pads are arranged over the entire surface of a chip in a large-scale LSI. Particularly useful.

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Abstract

半導体集積回路装置において、第１配線層には、第１方向に並べて配置され、第１電源に接続される複数の電極パッド（Ｐ）と、第１方向に延び、複数の電極パッド（Ｐ）を互いに接続する第１配線とを備える。第２配線層には、第１方向に延び、第１配線と平面視において重なる第１重なり部（Ｗ１）を有し、第１配線に接続される第２配線とを備える。複数の電極パッド（Ｐ）は、それぞれ、プローブ用電極パッド（Ｐｔ）とバンプ形成用電極パッド（Ｐｂ）を含む。第２配線は、それぞれのプローブ用電極パッド（Ｐｔ）と平面視において重なる第２重なり部（Ｗ２）を有する。

Description

半導体集積回路装置
　本開示は、電極パッドが設けられた半導体集積回路装置に関するものであり、特に電極パッドおよびその下に敷設される配線を有する半導体集積回路装置に関するものである。
　半導体集積回路装置の大規模化に伴い、半導体集積回路装置において、外部の信号や外部の電源と接続するための電極パッドの数が増大している。そこで、現在では電極パッドの下に配線を敷設することが一般的に行われている。
　電極パッドの下に配線を敷設した場合、電極パッドのうちのプローブ検査工程でプローブが接触する領域は、電極パッドにかかる応力等によってその下に敷設される配線の信頼性に課題が生じることがある。このような課題は、特にプローブ接触領域に組立用のバンプを形成しない場合に顕著である。
　特許文献１には、電極パッドのプローブが接触する位置の直下に電極パッドと接続される配線を設けるとともに、電極パッドのプローブが接触しない位置の下に電極パッドに接続されない配線を設けている。これにより、プローブの接触による信頼性の課題を解決しながら、配置可能な電極パッドの数を減らさないようにしている（特許文献１の図６参照）。
特開２００９－７６８０８号公報
　しかしながら、特許文献１のような従来技術では、プローブ接触位置の直下に電極パッドと接続されない配線が敷設されることを回避するために、当該配線をプローブ接触位置の直下において、一部切断したり迂回したりする必要が生じる。そうすると、配線の抵抗値が大きくなる課題が生じる。
　特に、その配線が電源配線である場合、半導体集積回路装置の低電圧化と消費電力の増大による電源配線の低抵抗化の要求が大きくなっていることもあり、電源電圧降下による動作速度の低下や誤動作の問題が生じる。
　さらに、パッケージ基板やインターポーザーに対して電極パッドに設けたバンプによってフリップ実装するような場合、電極パッドは、チップ周辺だけでなく、チップ全面にわたって配置することになるためこれらの問題がより顕著となる。
　本開示は、上記課題を解決するためになされたものである。
　本開示の一態様における半導体集積回路装置は、第１配線層において、第１方向に並べて配置され、共通の電源に接続される複数の電極パッドと、前記第１配線層において、前記第１方向に延び、前記複数の電極パッドを互いに接続する第１配線と、前記第１配線層の１層下にある第２配線層において、前記第１方向に延び、前記第１配線と平面視において重なる第１重なり部を有し、前記第１配線に接続される第２配線とを備え、前記複数の電極パッドは、それぞれ、プローブ用電極パッドとバンプ形成用電極パッドを含み、前記第２配線は、それぞれの前記電極パッドを構成する前記プローブ用電極パッドと平面視において重なる第２重なり部を有する、構成とした。
　上記態様のように、共通の電源に接続される複数の電極パッドを第１方向に並べて配置することによって、第１配線層（例えば、ＭＴ層）の第１配線を第１方向に途切れることなく連続して形成することができる。これにより、第１配線の配線抵抗を下げることができる。
　さらに、第２配線層（例えば、Ｍｘ層）の第２配線を、第１配線と重なる第１重なり部およびプローブ用電極パッドと重なる第２重なり部を有するように形成している。このように、第１配線に加えて第２配線を敷設することにより、さらに配線抵抗を下げることができ、電源電圧降下を抑制することができる。
　ここで、第１配線と第２配線とは、共通の電源に接続されるので、プローブ用電極パッドと第２配線とが第２重なり部を有していても、プローブ用電極パッドへのプローブの接触による信頼性の低下等の課題は発生しない。
　本開示に係る半導体集積回路装置によると、プローブ用電極パッドへのプローブの接触による信頼性の低下を回避しつつ、電源電圧降下を抑制することができる。
第１実施形態に係る半導体集積回路装置の第１配線層のレイアウトの例 図１の範囲IIにおける第２配線層のレイアウトの例 図２の範囲IIIの拡大図 図２の範囲IVの拡大図 図２の範囲Vの拡大図 第１実施形態の他の構成例を示す図２相当図 電極パッドの他の構成例を示す図 図７の範囲VIIIの拡大図 第２実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 図９の範囲Xにおける第１配線層のレイアウトの例
　以下、実施の形態について、図面を参照して説明する。本開示では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。
　（第１実施形態）
　図１～図５は、本実施形態に係る半導体集積回路装置のレイアウトの例を示している。図１～図５の平面図において、図面横方向をＸ方向（第２方向に相当）、図面縦方向をＹ方向（第１方向に相当）としている。
　図１は半導体集積回路装置の第１配線層（例えば、ＭＴ層）のレイアウトの一例を示しており、電極パッドＰおよび配線のみを図示している。説明の便宜上、電極パッドＰにハッチングを付しているが、電極パッドＰと配線は同じ第１配線層に形成される。
　図２は図１の範囲IIにおける第１配線層の１層下にある第２配線層（例えば、Ｍｘ層）の配線レイアウトの一例を示している。なお、図２では、第１配線層の配線を破線で示し、第１配線層の電極パッドは図１同様にハッチングを付して実線で示している。
　図３は図２の範囲IIIの拡大図を示し、図４は図２の範囲IVの拡大図を示し、図５は図２の範囲Vの拡大図を示している。図３～図５では、配線Ｌｘの図示を省略している。
　図１に示すように、電極パッドＰは、プローブ検査時にプローブを接触させるためのプローブ用電極パッドＰｔと、パッケージ基板やインターポーザーと接続するためのバンプを形成するためのバンプ形成用電極パッドＰｂとを含む。説明の便宜上、プローブ用電極パッドＰｔには、右上がりのハッチングを付し、バンプ形成用電極パッドＰｂには右下がりのハッチングを付している。
　プローブ用電極パッドＰｔは、Ｘ方向およびＹ方向に所定のピッチで配置されている。また、Ｘ方向における隣同士のプローブ用電極パッドＰｔは、Ｙ方向の位置を互いにずらして互い違いになるように千鳥状に配置される。これにより、電極パッドＰ間の距離を確保し、バンプ形成やその他組み立てに問題がない距離としつつ電極パッドＰの配置密度を大きくすることが可能になる。
　プローブ用電極パッドＰｔの周囲には、流す電流に応じた数のバンプ形成用電極パッドＰｂが設けられる。図１の例では、プローブ用電極パッドＰｔとバンプ形成用電極パッドＰｂとが互いに分離形成されており、プローブ用電極パッドＰｔの周囲に６個、４個、２個のバンプ形成用電極パッドＰｂを設けた例を示している。この例では、プローブ用電極パッドＰｔおよびバンプ形成用電極パッドＰｂは、八角形状に形成されている。また、プローブ用電極パッドＰｔよりバンプ形成用電極パッドＰｂの方が小さい。ただし、電極パッドＰの形状は、八角形状でなくてもよく、例えば、他の多角形状や円形状であってもよい。また、プローブ用電極パッドＰｔと、その周囲に設けられるバンプ形成用電極パッドＰｂとが一体形成されていてもよい。プローブ用電極パッドＰｔとバンプ形成用電極パッドＰｂを一体形成する構成例については、後ほど説明する。
　以下の説明では、プローブ用電極パッドＰｔについて、周囲に６個のバンプ形成用電極パッドＰｂを設けた「第１プローブ用電極パッドＰｔ１」、周囲に４個のバンプ形成用電極パッドＰｂを設けた「第２プローブ用電極パッドＰｔ２」、周囲に２個のバンプ形成用電極パッドＰｂを設けた「第３プローブ用電極パッドＰｔ３」に区別して説明する場合がある。また、電極パッドＰについて、第１プローブ用電極パッドＰｔ１を備える「第１電極パッドＰ１」、第２プローブ用電極パッドＰｔ２を備える「第２電極パッドＰ２」、第３プローブ用電極パッドＰｔ３を備える「第３電極パッドＰ３」に区別して説明する場合がある。
　第１電極パッドＰ１では、６個のバンプ形成用電極パッドＰｂが第１プローブ用電極パッドＰｔ１の周囲を囲むように周方向に等ピッチで配置される。６個のバンプ形成用電極パッドＰｂは、プローブ用電極パッドＰｔの中心からの距離が等しく、かつ、互いに隣接する２つのバンプ形成用電極パッドＰｂの中心とプローブ用電極パッドＰｔの中心とを結んだ仮想線のなす角がすべて等しくなるように配置される。さらに、６個のバンプ形成用電極パッドＰｂは、第１プローブ用電極パッドＰｔ１との間でデザインルールの最小ピッチが確保されるように配置される。そして、バンプ形成用電極パッドＰｂのうち、Ｙ方向の位置が等しいバンプ形成用電極パッドＰｂ同士が、Ｘ方向に延びる配線Ｌｘで互いに接続される。本開示において、第１電極パッドＰ１は、ＶＤＤ用の電極パッドまたはＶＳＳ用の電極パッドとして用いられる。
　第２電極パッドＰ２では、前述のとおり、４個のバンプ形成用電極パッドＰｂが第２プローブ用電極パッドＰｔ２の周囲に配置される。本開示において、第２電極パッドＰ２は、信号用の電極パッドとして用いられる。
　第３電極パッドＰ３では、第３プローブ用電極パッドＰｔ３のＹ方向の両側に、それぞれ１個のバンプ形成用電極パッドＰｂが、Ｘ方向の中心位置を揃えて配置されている。本開示において、第３電極パッドＰ３は、信号用の電極パッドとして用いられる。
　ここで、第１プローブ用電極パッドＰｔ１には多くの電流を流すので、第１プローブ用電極パッドＰｔ１からＹ方向に少し離れた位置にも追加のバンプ形成用電極パッドＰｂを設けている。図１の例では、第１プローブ用電極パッドＰｔ１について、Ｙ方向に隣接するプローブ用電極パッドＰｔとの間の中央位置に、追加のバンプ形成用電極パッドＰｂを１つずつ設けている。
　－電極パッドの配置例（１）－
　まず、複数の第１電極パッドＰ１がＹ方向に並べて配置されている例について説明する。図１では図面左右の２列が本配置例に該当し、図２では、図面左側の２列が本配置例に該当する。
　図２の左から１列目に示すように、Ｙ方向に並べて配置されたＶＤＤ用の第１電極パッドＰ１は、Ｙ方向に延びる電源配線Ｌｖｄ（第１配線に相当）により互いに接続される。電源配線Ｌｖｄは、ＩＯブロック２内に配置されたＶＤＤ用のＩＯセル３に接続される（図１参照）。
　図２の左から２列目に示すように、Ｙ方向に並べて配置されたＶＳＳ用の第１電極パッドＰ１は、Ｙ方向に延びる電源配線Ｌｖｓ（第１配線に相当）により互いに接続される。電源配線Ｌｖｓは、ＩＯブロック２内に配置されたＶＳＳ用のＩＯセル４に接続される。
　以下の説明では、電源配線Ｌｖｄと電源配線Ｌｖｓとを区別しないで説明する場合に、「電源配線Ｌｖ」という総称を用いて説明する場合がある。
　それぞれの電源配線Ｌｖは、Ｙ方向に並行する３本１組の配線で構成されている。ただし、電源配線Ｌｖの配線形状は、並行する３本１組の配線に限定されない。
　図２に示すように、第２配線層には、Ｙ方向に延びる電源配線Ｘｖｄ（第２配線に相当）および電源配線Ｘｖｓ（第２配線に相当）が敷設される。電源配線Ｘｖｄには、電源電圧ＶＤＤが供給され、電源配線Ｘｖｓには電源電圧ＶＳＳが供給される。
　以下の説明では、第２配線層に形成される電源配線Ｘｖｄおよび電源配線Ｘｖｓとを区別しないで説明する場合に、「電源配線Ｘｖ」という総称を用いて説明する場合がある。
　電源配線Ｘｖは、電源配線Ｌｖの下に重なるように敷設される。言い換えると、電源配線Ｘｖは、平面視において電源配線Ｌｖと重なる第１重なり部Ｗ１を有する。図３には、電源配線Ｘｖｄと電源配線Ｌｖｄとの第１重なり部Ｗ１を例示している。
　電源配線Ｌｖと電源配線Ｘｖとは、コンタクト（図示省略）によって互いに接続される。この例では、電源配線Ｘｖは、Ｙ方向に並行する１０本１組の配線で構成され、その１０本の配線が第２配線層の下層の配線（図示省略）で互いに接続される。また、その下層の配線を介して下層に備えられたトランジスタ等（図示省略）に電源電圧が供給される。なお、電源配線Ｘｖの配線形状は、Ｙ方向に並行する１０本１組の構成に限定されない。
　図３に示すように、電源配線Ｘｖｄは、第１電極パッドＰ１を構成する第１プローブ用電極パッドＰｔ１と平面視において重なる第２重なり部Ｗ２を有する。この例では、電源配線Ｘｖｄを構成する１０本の配線のうちの中央４本が、Ｙ方向に並ぶそれぞれの第１プローブ用電極パッドＰｔ１と平面視で重なる第２重なり部Ｗ２を有する。
　さらに、電源配線Ｘｖｄは、第１プローブ用電極パッドＰｔ１の周囲を囲む６個のバンプ形成用電極パッドＰｂと平面視において重なる第３重なり部Ｗ３を有する。この例では、電源配線Ｘｖｄを構成する１０本の配線のうちのＸ方向両外側の２本について、第１プローブ用電極パッドＰｔ１のＸ方向両側に配置されたバンプ形成用電極パッドＰｂと平面視で重なる第３重なり部Ｗ３を有する。また、電源配線Ｘｖｄを構成する１０本の配線のうちのＸ方向両外端から３，４本目の配線が、第１プローブ用電極パッドＰｔ１の図面斜め方向に配置されたバンプ形成用電極パッドＰｂと平面視で重なる第３重なり部Ｗ３を有する。
　以上をまとめると、本配置例のように、同一電源に接続される第１電極パッドＰ１をＹ方向に一列に配置することによって、第１配線層（例えば、ＭＴ層）の電源配線ＬｖをＹ方向に途切れることなく連続して形成することができる。これにより、電源配線Ｌｖの配線抵抗を下げることができる。
　さらに、第２配線層（例えば、Ｍｘ層）の電源配線Ｘｖを、電源配線Ｌｖと重ねてＹ方向に延びるように形成し、上下の電源配線Ｘｖと電源配線Ｌｖとを互いに接続させている。これにより、第１配線層のみに配線する場合よりもさらに配線抵抗を下げることができ、電源電圧降下を抑制することができる。
　ここで、前述のとおり、上下に重ねて配置された電源配線Ｌｖｄと電源配線Ｘｖｄとは、互いにＶＤＤに接続され、電源電圧がＶＤＤで同一である。したがって、第１プローブ用電極パッドＰｔ１と電源配線Ｘｖｄとが第２重なり部Ｗ２を有していても、第１プローブ用電極パッドＰｔ１へのプローブの接触による信頼性の低下等の課題は発生しない。電源配線Ｌｖｓと電源配線Ｘｖsとの関係においても同様である。
　－電極パッドの配置例（２）－
　次に、複数の第１電極パッドＰ１がＹ方向に並べて配置され、かつ、その同じ列に第２電極パッドＰ２が配置されている例について説明する。図１および図２では、図面左側から４列目が本配置例に該当する。なお、複数の第１電極パッドＰ１がＹ方向に並べて配置される部分については、前述の「電極パッドの配置例（１）」と同じなので、ここでは、第１電極パッドＰ１と第２電極パッドＰ２との関係を中心に説明する。
　図４は図２の範囲IVの拡大図であり、第１電極パッドＰ１（図４上側）と第２電極パッドＰ２（図４下側）とがＹ方向に並べて配置されている。
　図４において、第１電極パッドＰ１は、第１配線層に形成され、第１配線層においてＹ方向に延びる電源配線Ｌｖｓに接続される。第２配線層には、Ｙ方向に延び、電源配線Ｌｖｓの下に重なるように敷設される電源配線Ｘｖｓ（第３配線に相当）が形成される。すなわち、電源配線Ｘｖｓと電源配線Ｌｖｓとは、前述の図３と同様の第１重なり部Ｗ１を有する。
　また、前述の図３と同様に、電源配線Ｘｖｓは、第１電極パッドＰ１を構成する第１プローブ用電極パッドＰｔ１と平面視において重なる第２重なり部Ｗ２を有し、第１プローブ用電極パッドＰｔ１の周囲を囲む６個のバンプ形成用電極パッドＰｂと平面視において重なる第３重なり部Ｗ３を有する。
　図４に示すように、第２電極パッドＰ２は、第２プローブ用電極パッドＰｔ２の周囲に配置された４個のバンプ形成用電極パッドＰｂを有する。４個のバンプ形成用電極パッドＰｂの位置は、第１電極パッドＰ１の６個のバンプ形成用電極パッドＰｂのうち第１プローブ用電極パッドＰｔ１のＸ方向両側に配置された２個のバンプ形成用電極パッドＰｂを除いた位置に対応している。また、第１電極パッドＰ１および第２電極パッドＰ２は、第１プローブ用電極パッドＰｔ１と第２プローブ用電極パッドＰｔ２のＸ方向の位置が同じになるように配置される。
　第２電極パッドＰ２には、信号配線Ｌｓが接続される。信号配線Ｌｓは、第１配線に相当する電源配線Ｌｖ（Ｌｖｄ，Ｌｖｓ）と分離して形成された第２配線の一例である。信号配線Ｌｓは、信号用のＩＯセル５に接続される。
　電源配線Ｌｖｓは、第２プローブ用電極パッドＰｔ２まで延びておらず、第１電極パッドＰ１と第２電極パッドＰ２との間で途切れている。
　電源配線Ｘｖｓは、第２電極パッドＰ２の第２プローブ用電極パッドＰｔ２とは平面視における重なりを回避するように配線される。具体的に、第２配線層において、第２プローブ用電極パッドＰｔ２と重なる領域を囲む所定の広さの非配線領域ＮＲ１を設けている。そして、その非配線領域ＮＲ１には、電源配線Ｘｖｓを敷設しないようにしている。図４の例では、電源配線Ｘｖｓを構成する１０本の配線のうちの中央４本について非配線領域ＮＲ１を通過する部分には配線がされず、配線が途中で途切れている。これにより、プローブ用電極パッドＰｔへのプローブ（図示省略）の接触による信頼性の低下等の課題を発生させない。なお、非配線領域ＮＲ１の設定範囲は、特に限定されないが、例えば、上記のプローブのプローブ用電極パッドＰｔへの接触範囲に基づいて設定される。
　一方で、バンプ形成用電極パッドＰｂについては、上記信頼性低下の問題は発生しない。そこで、非配線領域ＮＲ１の設定範囲外では、バンプ形成用電極パッドＰｂの位置も含めて電源配線Ｘｖｓが形成可能である。図４の例では、電源配線Ｘｖｓを構成する１０本の配線のうちの上記中央の４本以外の６本の配線について、第２電極パッドＰ２の位置も含めてＹ方向に途切れることなく連続して形成されている。
　ここで、図４に示すように、第２電極パッドＰ２の４個のバンプ形成用電極パッドＰｂは、平面視において非配線領域ＮＲ１の外側の領域にも形成されている。この領域では、電源配線Ｘｖｓが、平面視においてバンプ形成用電極パッドＰｂに重なるように延びている。言い換えると、電源配線Ｘｖｓは、第２電極パッドＰ２のバンプ形成用電極パッドＰｂと平面視において重なる第３重なり部Ｗ３を有する。
　また、第２電極パッドＰ２のバンプ形成用電極パッドＰｂは、平面視において、第２プローブ用電極パッドＰｔ２および非配線領域ＮＲ１よりＸ方向の外側に突出する外側領域を有するように形成される。この外側領域では、１本の連続する配線でＹ方向に並べて配置されたバンプ形成用電極パッドＰｂの両方に重なり部Ｗ４（第４重なり部に相当）を有するように、電源配線Ｘｖｓを敷設することができる。
　なお、図示しないが、第２電極パッドＰ２がＶＤＤ用の第１電極パッドＰ１とＹ方向に並べて配置される場合についても、同様である。
　以上のように、本配置例において、第１電極パッドＰ１の周辺では、前述の「電極パッドの配置例（１）」と同様に、第１配線層の電源配線Ｌｖｓと、第２配線層の電源配線Ｘｖｓとが、第１重なり部Ｗ１および第２重なり部Ｗ２を有するように形成される。これにより、前述の「電極パッドの配置例（１）」と同様に、１層配線の場合よりもさらに配線抵抗を下げることができ、電源電圧降下を抑制することができるという効果が得られる。
　さらに、第２配線層の電源配線Ｘｖｓは、第１電極パッドＰ１に対してＹ方向に並ぶ第２電極パッドＰ２の第２プローブ用電極パッドＰｔ２の下に重ならないようにする一方で、バンプ形成用電極パッドＰｂの下には重なるように延伸させている。これにより、信頼性の課題を発生させずに電源電圧降下を抑制することができる。
　－電極パッドの配置例（３）－
　次に、複数の第１電極パッドＰ１がＹ方向に並べて配置され、かつ、その同じ列に第３電極パッドＰ３が配置されている例について説明する。図１および図２では、図面左側から３列目が本配置例に該当する。なお、複数の第１電極パッドＰ１がＹ方向に並べて配置される部分については、前述の「電極パッドの配置例（１）」と同じなので、ここでは、第１電極パッドＰ１と第３電極パッドＰ３との関係を中心に説明する。
　図５は図２の範囲Vの拡大図であり、第１電極パッドＰ１（図５上側）と第３電極パッドＰ３（図５下側）とがＹ方向に並べて配置されている。
　図５において、第１電極パッドＰ１は、第１配線層に形成され、第１配線層においてＹ方向に延びる電源配線Ｌｖｄに接続される。第２配線層には、Ｙ方向に延び、電源配線Ｌｖｄの下に重なるように敷設される電源配線Ｘｖｄ（第３配線に相当）が形成される。すなわち、電源配線Ｘｖｄと電源配線Ｌｖｄとは、前述の図３と同様の第１重なり部Ｗ１を有する。
　また、前述の図３と同様に、電源配線Ｘｖｄは、第１電極パッドＰ１を構成する第１プローブ用電極パッドＰｔ１と平面視において重なる第２重なり部Ｗ２を有し、第１プローブ用電極パッドＰｔ１の周囲を囲む６個のバンプ形成用電極パッドＰｂと平面視において重なる第３重なり部Ｗ３を有する。
　電源配線Ｘｖｄは、第３電極パッドＰ３の第３プローブ用電極パッドＰｔ３とは平面視における重なりを回避するように配線される。具体的に、第２配線層において、第３プローブ用電極パッドＰｔ３と重なる領域を囲む所定の広さの非配線領域ＮＲ２を設けている。そして、その非配線領域ＮＲ２には、電源配線Ｘｖｄを敷設しないようにしている。図５の例では、電源配線Ｘｖｄを構成する１０本の配線のうちの中央４本について非配線領域ＮＲ２を通過する部分には配線がされず、配線が途中で途切れている。これにより、プローブ用電極パッドＰｔへのプローブ（図示省略）の接触による信頼性の低下等の課題を発生させない。
　一方で、バンプ形成用電極パッドＰｂについては、上記信頼性低下の問題は発生しない。そこで、非配線領域ＮＲ２の設定範囲外では、バンプ形成用電極パッドＰｂの位置も含めて電源配線Ｘｖｄが形成可能である。
　図５において、第３電極パッドＰ３は、第３プローブ用電極パッドＰｔ３のＹ方向の上下にＸ方向の位置を揃えて配置された２個のバンプ形成用電極パッドＰｂを有する。このように、バンプ形成用電極パッドＰｂの数が少ない場合（図５の例では２個）に、バンプ形成用電極パッドＰｂと第３プローブ用電極パッドＰｔ３とをＹ方向に並べて配置してもよい。これにより、第３プローブ用電極パッドＰｔ３のＸ方向の位置に第１配線層の他の信号配線Ｌｓや電源配線Ｌｖを通しやすくなる。この例では、第３プローブ用電極パッドＰｔ３のＸ方向の図面左側の位置に、電源配線Ｌｖｄに接続された電源配線Ｌｖ１を形成している。
　そして、２個のバンプ形成用電極パッドＰｂは、非配線領域ＮＲ２の設定範囲外に形成されているので、電源配線Ｘｖｄがバンプ形成用電極パッドＰｂと重なる第３重なり部Ｗ３を有するように形成される。
　以上のように、本配置例においても、前述の「電極パッドの配置例（２）」と同様の効果が得られる。具体的に、第１配線層の電源配線Ｌｖｄと、第２配線層の電源配線Ｘｖｄとが、第１重なり部Ｗ１および第２重なり部Ｗ２を有するように形成され、１層配線の場合よりもさらに配線抵抗を下げることができ、電源電圧降下を抑制することができる。
　さらに、第２配線層の電源配線Ｘｖｄは、第１電極パッドＰ１に対してＹ方向に並ぶ第３電極パッドＰ３の第３プローブ用電極パッドＰｔ３の下に重ならないようにする一方で、バンプ形成用電極パッドＰｂの下には重なるように延伸されている。これにより、信頼性の課題を発生させずに電源電圧降下を抑制することができる。これにより、信頼性の課題を発生させずに電源電圧降下を抑制することができる。
　（第１実施形態の他の構成例）
　図６は、第１実施形態の他の構成例を示す図２相当図である。図６の例では、図２の第２配線層の電源配線Ｘｖの一部に代えて、Ｙ方向に延び、電源配線Ｘｖと分離して形成された信号配線Ｌｓ３，Ｌｓ４を設けている。
　信号配線Ｌｓ３，Ｌｓ４は、第１電極パッドＰ１の第１プローブ用電極パッドＰｔ１の下層を通らないように、すなわち、前述の非配線領域ＮＲ１，ＮＲ２を通らないように設けられる。一方で、信号配線Ｌｓ３，Ｌｓ４は、バンプ形成用電極パッドＰｂの下を通る、すなわち、バンプ形成用電極パッドＰｂと平面視で重なる重なり部を有するように設けられる。
　図６の例では、信号配線Ｌｓ３がＶＳＳ用の第１電極パッドＰ１のバンプ形成用電極パッドＰｂと平面視で重なるように形成された例を示している。また、信号配線Ｌｓ４がＶＤＤ用の第１電極パッドＰ１のバンプ形成用電極パッドＰｂと平面視で重なるように形成されている。
　第２配線層（例えば、Ｍｘ層）は、それより下層の配線層（例えば、トランジスタに一番近い配線層）よりもその膜厚が大きく、その抵抗値は小さい。したがって、長配線になりその抵抗値が大きくなることが多い信号配線（例えば、クロック配線）に第２配線層の配線を用いることによって抵抗値を下げることができる。これにより、その信号線（この例では、信号配線Ｌｓ３，Ｌｓ４）の遅延値や遅延ばらつきを少なくすることができる。
　また、図６の例では、Ｙ方向に延びる信号配線Ｌｓ３，Ｌｓ４の両脇に、同じくＹ方向に延びる電源配線Ｘｖが設けられている。これにより、例えば、信号配線Ｌｓ３，Ｌｓ４がクロック配線の場合に、近傍に信号配線がないために、クロストークの問題が生じず、信号配線Ｌｓ３，Ｌｓ４を通るクロック信号の遅延値の変動も抑制することができる
　図７は、電極パッドの他の構成例を示す図であり、図６の図面右半分に相当する図である。また、図８は、図７の範囲VIIIの拡大図である。
　図７および図８に示すように、第１電極パッドＰ１、第２電極パッドＰ２および第３電極パッドＰ３のそれぞれについて、プローブ用電極パッドＰｔとバンプ形成用電極パッドＰｂを一体的に形成してもよい。
　図８に示すように、一体型の第１電極パッドＰ１には、第１プローブ用電極パッドＰｔ１に相当するプローブ用電極領域Ｒｔ１が設けられる。そして、プローブ用電極領域Ｒｔ１の周囲を囲むように、バンプ形成用電極パッドＰｂに相当するバンプ用電極領域Ｒｂが設けられる。
　一体型の第２電極パッドＰ２には、第２プローブ用電極パッドＰｔ２に相当するプローブ用電極領域Ｒｔ２が設けられる。そして、プローブ用電極領域Ｒｔ２の周囲を囲むように、バンプ形成用電極パッドＰｂに相当するバンプ用電極領域Ｒｂが設けられる。
　一体型の第３電極パッドＰ３には、第３プローブ用電極パッドＰｔ３に相当するプローブ用電極領域Ｒｔ３が設けられる。そして、プローブ用電極領域Ｒｔ３とＹ方向に並べて、バンプ形成用電極パッドＰｂに相当するバンプ用電極領域Ｒｂが設けられる。
　それ以外の構成については、前述の実施形態と同様であり、前述の実施形態と同様の効果が得られる。
　（第２実施形態）
　図９は、第２実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。なお、本実施形態においても、第１実施形態と同様に、図面横方向をＸ方向（第２方向に相当）、図面縦方向をＹ方向（第１方向に相当）とする。
　図９に示す半導体集積回路装置１は、同一機能を持つ機能ブロックを８つ備える。以下の説明では、８つの機能ブロックに、それぞれＢ１～Ｂ８の符号を付して区別して説明する場合がある。半導体集積回路装置１は、機能ブロックＢ１～Ｂ８のそれぞれに対応して設けられたＩＯセルブロックＩＯ１～ＩＯ８を備える。
　ＩＯセルブロックＩＯ１～ＩＯ８は、それぞれ複数のＩＯセルを備える。ＩＯセルは、チップ外との信号のやりとりを行うための入出力回路やＥＳＤ回路を備えた信号用ＩＯセル、およびＥＳＤ回路を備えた電源用ＩＯセルがある。前述の第１実施形態において、ＩＯセル３およびＩＯセル４は、電源用ＩＯセルの一例であり、ＩＯセル５は、信号用ＩＯセルの一例である。
　各ＩＯセルには、プローブ検査およびパッケージ基板やインターポーザーと接続するために、最上層のメタル配線層ＭＴ（第１配線層に相当、以下「ＭＴ配線層」という）に形成された電極パッドＰが接続されている。電極パッドＰは、それぞれのＩＯセルブロックＩＯ１～ＩＯ８に対応する機能ブロック上に配置される。
　図９において、機能ブロックＢ１～Ｂ８は、電極パッドＰおよびそれに接続される接続配線を除いて同一のレイアウト構造をしており、左右反転、上下反転して配置される。図９の“Ｆ”の文字は、各機能ブロックＢ１～Ｂ８の反転状態を示している。なお、半導体集積回路装置１には、図９に記載されたブロック以外のブロックも存在するが、図示を省略している。
　図１０は、図９の範囲XにおけるＭＴ配線層のレイアウトの例を示しており、機能ブロックＢ６と機能ブロックＢ７の境界部分、および、機能ブロックＢ７と機能ブロックＢ８の境界部分を拡大して示している。なお、図１０において、機能ブロックＢ６の図面右端から４列の構成は、前述の図１の右端から４列の構成と対応している。また、図１０の機能ブロックＢ６の左端から２列の構成は、前述の図１の左端から２列の構成と対応している。
　すなわち、図１０では、Ｍｘ配線層（第２配線層に相当）において、図２～図６と同様の電源配線Ｘｖが敷設されている。また、図示しないが、各機能ブロックＢ１～Ｂ８の反転状態（例えば、左右反転、上下反転）は、Ｍｘ配線層以下の配線や各素子の配置にも反映される。
　このように、本実施形態において、ＭＴ配線層およびＭｘ配線層のレイアウト（電極パッドＰを含む）を含めて、機能ブロックＢ１～Ｂ８ですべてで互いに同様のレイアウトとなっている。したがって、Ｍｘ配線層より下層の配線との寄生容量も揃うため、機能ブロック間の信号の遅延も揃うため機能ブロックによってタイミングが異なることによる修正の必要がない。
　前述のとおり、本実施形態において、すべての機能ブロックＢ１～Ｂ８で互いに同様のレイアウト構成が採用されている。ただし、ブロック境界における電極パッドＰの配置において、機能ブロックＢ１～Ｂ８間で、互いに異なる場合がある。
　具体的に、複数の電極パッドＰが、互いに隣接する機能ブロックのＸ方向における境界に配置される場合、それぞれの電極パッドＰは、隣接する機能ブロックの境界に配置される電極パッドＰとＹ方向の位置をずらして配置される。
　具体的に、図１０の例において、機能ブロックＢ６では、機能ブロックＢ７との境界において、ＶＤＤ用の第１電極パッドＰ１がＹ方向に並べて配置されている。また、機能ブロックＢ７では、機能ブロックＢ６とＸ方向に左右反転され、機能ブロックＢ６との境界において、ＶＤＤ用の第１電極パッドＰ１がＹ方向に並べて配置されている。
　この場合に、機能ブロックＢ６において、機能ブロックＢ７との境界に配置された第１電極パッドＰ１のうち、破線枠ＮＲ６１内の第１電極パッドＰ１を削除している。同様に、機能ブロックＢ７において、機能ブロックＢ６との境界に配置された第１電極パッドＰ１のうち、破線枠ＮＲ７１内の第１電極パッドＰ１を削除している。このように、隣接する機能ブロックの境界に並べて配置された電極パッドＰをＹ方向に交互に削除することより、隣接する機能ブロックＢ６，Ｂ７の境界に配置される第１電極パッドＰ１のＹ方向の位置が互いにずれた状態が実現される。
　また、図１０の例において、機能ブロックＢ７では、機能ブロックＢ８との境界において、ＶＤＤ用の第１電極パッドＰ１がＹ方向に並べて配置されている。また、機能ブロックＢ８は、機能ブロックＢ７とＸ方向に反転させることなく配置されており、機能ブロックＢ７との境界において、ＶＤＤ用の第１電極パッドＰ１がＹ方向に並べて配置されている。
　この場合に、機能ブロックＢ７において、機能ブロックＢ８との境界に配置された第１電極パッドＰ１のうち、破線枠ＮＲ７２内の第１電極パッドＰ１を削除している。同様に、機能ブロックＢ８において、機能ブロックＢ７との境界に配置された第１電極パッドＰ１のうち、破線枠ＮＲ８１内の第１電極パッドＰ１を削除している。このように、隣接する機能ブロックの境界に並べて配置された電極パッドＰをＹ方向に交互に削除することにより、隣接する機能ブロックＢ７，Ｂ８の境界に配置される第１電極パッドＰ１のＹ方向の位置が互いにずれた状態が実現される。
　以上のように、隣接する機能ブロックの間における第１電極パッドＰ１のＹ方向の位置を互いにずらすことにより、電極パッドＰ同士が近接することによって組立が困難になることを回避できる。なお、隣接する機能ブロックの境界に並べて配置された電極パッドＰをＹ方向に交互に削除するようにしているのは、一方の機能ブロックにかたよって電源の電極パッドＰが減少することによる電流供給能力が大きく低下するのを避けるためである。
　本開示によると、半導体集積回路装置について、信頼性の課題を発生させずに電源電圧降下を抑制することができるので、例えば、大規模ＬＳＩにおいてチップ全面に電極パッドを配置するような場合等において特に有用である。
１　半導体集積回路装置
Ｌｖｄ　電源配線（第１配線）
Ｌｖｓ　電源配線（第１配線）
Ｘｖｄ　電源配線（第２配線、第３配線）
Ｘｖｓ　電源配線（第２配線、第３配線)
Ｌｓ３　信号配線
Ｌｓ４　信号配線
Ｐ１　第１電極パッド
Ｐ２　第２電極パッド
Ｐｂ　バンプ形成用電極パッド
Ｐｔ　プローブ用電極パッド
Ｗ１　第１重なり部
Ｗ２　第２重なり部
Ｗ３　第３重なり部
Ｗ４　第４重なり部

Claims (13)

  1. 　半導体集積回路装置であって、
    　第１配線層において、第１方向に並べて配置され、共通の電源に接続される複数の電極パッドと、
    　前記第１配線層において、前記第１方向に延び、前記複数の電極パッドを互いに接続する第１配線と、
    　前記第１配線層の１層下にある第２配線層において、前記第１方向に延び、前記第１配線と平面視において重なる第１重なり部を有し、前記第１配線に接続される第２配線とを備え、
    　前記複数の電極パッドは、それぞれ、プローブ用電極パッドとバンプ形成用電極パッドを含み、
    　前記第２配線は、それぞれの前記電極パッドを構成する前記プローブ用電極パッドと平面視において重なる第２重なり部を有する
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第２配線は、それぞれの前記バンプ形成用電極パッドと平面視において重なる第３重なり部を有する
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記プローブ用電極パッドと前記バンプ形成用電極パッドとは、互いに分離形成されており、
    　前記バンプ形成用電極パッドは、複数の電極パッドで構成され、当該複数の電極パッドが前記プローブ用電極パッドの周囲を囲むように配置される
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記プローブ用電極パッドと前記バンプ形成用電極パッドとは、一体形成されており、
    　前記バンプ形成用電極パッドは、前記プローブ用電極パッドの周囲を囲むように配置される
    ことを特徴とする半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記第２配線は、前記第１方向に並行する複数の第３配線で構成され、
    　前記複数の第３配線の一部に代えて、前記第１方向に延び、第３配線と分離して形成された信号配線が設けられている
    ことを特徴とする半導体集積回路装置。
  6. 　請求項１記載の半導体集積回路装置において、
    　それぞれが、前記複数の電極パッド、前記第１配線および前記第２配線を備え、互いに同一機能であり、前記第１方向と直交する第２方向に並べて配置された複数の機能ブロックを備え、
    　前記複数の電極パッドが、互いに隣接する前記機能ブロックの前記第２方向における境界に配置される場合、それぞれの前記電極パッドは、隣接する前記機能ブロックの前記境界に配置される前記電極パッドと前記第１方向の位置をずらして配置される
    ことを特徴とする半導体集積回路装置。
  7. 　半導体集積回路装置であって、
    　第１配線層において、第１方向に並べて配置される第１電極パッドおよび第２電極パッドと、
    　前記第１配線層において、前記第１方向に延び、前記第１電極パッドに接続される第１配線と、
    　前記第１配線層において、前記第２電極パッドに接続され、かつ、前記第１配線と分離して形成される第２配線と、
    　前記第１配線層の１層下にある第２配線層において、前記第１方向に延び、前記第１配線と平面視において重なる第１重なり部を有し、前記第１配線に接続される第３配線とを備え、
    　前記第１電極パッドおよび前記第２電極パッドは、それぞれ、プローブ用電極パッドとバンプ形成用電極パッドを含み、
    　前記第３配線は、前記第１電極パッドのプローブ用電極パッドと平面視において重なる第２重なり部を有する一方で、前記第２電極パッドのプローブ用電極パッドとは平面視における重なりを回避するように配線される
    ことを特徴とする半導体集積回路装置。
  8. 　請求項７記載の半導体集積回路装置において、
    　前記第３配線は、それぞれの前記バンプ形成用電極パッドと平面視において重なる第３重なり部を有する
    ことを特徴とする半導体集積回路装置。
  9. 　請求項７記載の半導体集積回路装置において、
    　前記バンプ形成用電極パッドは、平面視において、前記プローブ用電極パッドの前記第１方向と直交する第２方向における端よりも外側に位置する外側領域を含み、
    　前記第３配線は、前記外側領域と平面視において重なる第４の重なり部を有する
    ことを特徴とする半導体集積回路装置。
  10. 　請求項８記載の半導体集積回路装置において、
    　前記バンプ形成用電極パッドは、平面視において、前記プローブ用電極パッドの前記第１方向と直交する第２方向における端よりも外側に位置する外側領域を含み、
    　前記第３配線は、前記外側領域と平面視において重なる第４の重なり部を有する
    ことを特徴とする半導体集積回路装置。
  11. 　請求項７記載の半導体集積回路装置において、
    　前記第２電極パッドにおいて、前記バンプ形成用電極パッドは、前記プローブ用電極パッドと前記第１方向に並べて配置され、
    　前記第３配線は、それぞれの前記バンプ形成用電極パッドと平面視において重なる第３重なり部を有する
    ことを特徴とする半導体集積回路装置。
  12. 　請求項７記載の半導体集積回路装置において、
    　前記第３配線は、前記第１方向と直交する第２方向に並べて配置された複数の第４配線で構成され、
    　前記複数の第４配線の一部に代えて、前記第１方向に延び、前記第４配線と分離して形成された信号配線が設けられている
    ことを特徴とする半導体集積回路装置。
  13. 　請求項７記載の半導体集積回路装置において、
    　それぞれが、前記第１電極パッド、前記第２電極パッド、前記第１配線、前記第２配線および前記第３配線を備え、互いに同一機能であり、前記第１方向と直交する第２方向に並べて配置された複数の機能ブロックを備え、
    　前記第１電極パッドおよび前記第２電極パッドが、互いに隣接する前記機能ブロックの前記第２方向における境界に配置される場合、前記第１電極パッドおよび前記第２電極パッドは、それぞれ、隣接する前記機能ブロックの前記境界に配置される前記第１電極パッドおよび前記第２電極パッドと前記第１方向の位置をずらして配置される
    ことを特徴とする半導体集積回路装置。
     
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