JP2005303279A - 半導体装置 - Google Patents

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Abstract

【課題】パッド下の機能素子が応力によるダメージを受けることなく、面積を縮小することができる半導体装置を提供することを目的とする。
【解決手段】半導体基板上に外部接続用の端子である複数のパッドを有する半導体装置１００であって、半導体装置の主面における、プローブ針によるプローブ検査時の加圧が許可された第１の領域１０２に、プローブ検査及び組立の両方に用いる兼用パッド１１０を有し、半導体装置の主面における、プローブ針によるプローブ検査時の加圧が禁止された第２の領域１０３に、プローブ検査には用いない組立用パッド１３０を有する。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、ウエハテスト時におけるプロービング、及び組立時におけるボンディングやバンピングによる機能素子へのダメージを生じさせることなく、面積縮小を図るための技術に関する。
近年、半導体プロセスの技術向上は目覚しく、半導体集積回路の回路面積は年々縮小される傾向にあり、これに伴い半導体チップの面積も縮小されてきている。
半導体チップの面積が縮小されると、１ウエハあたりの製造数が増え、かつ歩留まりも上がる傾向があるので、着実にコストが下がる。
一方、半導体チップの表面には、検査や組立の際に外部と接続するために用いるパッドを備えなければならず、このパッドのサイズや配列には、検査時や組立時における個々の制約があるため、パッド配置領域の面積は、さほど縮小されていないのが現状である。
よって、半導体チップの全面積に占めるパッド配置領域の割合が年々増加し、半導体チップの面積を縮小する際の妨げになっている。
特に、高機能を有する多ピン半導体チップにおいては、半導体集積回路の回路面積によらずに、パッドの配列のみによってチップサイズが決まってしまうパッド律則が起きてしまい、いかに半導体プロセスの技術向上が目覚しくとも、パッド配置領域の面積を縮小しない限り、多ピン半導体チップの面積の大幅な縮小は望めない。
ここでパッド配置領域の面積に半導体チップの面積が左右されないようにする方法として、所定の回路素子形成領域上にパッドを配置する方法が特許文献１に開示されている。
特許文献１の方法では、機能素子上にパッドを配置するので、パッド下界面にウエハテスト時のプローブ針圧等による応力がかかり、半導体プロセスの微細化が進むにつれパッド下の機能素子がダメージを受け易くなる。このように特許文献１は信頼性にかかわる重大な課題を有している。
そこで特許文献１では、パッドの厚みを１５０００Å程度まで十分に厚くし、プローブ針の針圧を従来の10g/pinから5g/pinへ下げることによって、上記応力によるダメージを回避している。
特開平１１−３０７６０１号公報（第５頁、第一図）
現在の微細化された半導体プロセスにおいては、金属配線の厚みが約５０００Å程度なので、パッドの厚みにより上記応力によるダメージを回避することはできない。
また、近年は作業効率を上げるために、複数の半導体チップを同時にウエハテストすることが多いが、各半導体チップのパッドに各プローブ針を当てる動作を単一の機構で行う場合、各プローブ針圧にはばらつきがあり全てのプローブ針について最低限のプローブ針圧を確保しなければならないので、プローブ針圧を高めにせざるを得ない。
また不揮発性メモリを混載した半導体チップにおいては、メモリとその他ロジックとで測定装置が異なるので、測定装置別に複数回にわたってプローブ針圧による応力がかってしまう。
また、多ピン半導体チップに対応するため、プローブ針の針先形状がフラット形状からより接触面積の小さいホーニング形状へと変わってきているが、ホーニング形状においては応力が狭い範囲に集中してしまう。
以上のように、プローブ針圧によりパッド下の機能素子がダメージを受ける要因が多々あり、何ら対策を施さずに特許文献１の方法を適用することは到底できない。
そこで、本発明は、パッド下の機能素子が応力によるダメージを受けることなく、面積を縮小することができる半導体装置を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、半導体基板上に外部接続用の端子である複数のパッドを有する半導体装置であって、当該半導体装置の主面におけるプローブ針によるプローブ検査時の加圧が許可された第１の領域にプローブ検査及び組立の両方に用いる兼用パッドを有し、当該半導体装置の主面におけるプローブ針によるプローブ検査時の加圧が禁止された第２の領域にプローブ検査には用いない組立用パッドを有することを特徴とする。
課題を解決するための手段に記載した半導体装置によれば、プローブ針によるプローブ検査時の加圧が禁止された領域に組立用パッドを配列し、プローブ針によるプローブ検査時の加圧が許可された領域に兼用パッドを配列しているので、パッド下の機能素子が応力によるダメージを受けないようにしつつ、プローブ検査時の加圧を許可する領域及びパッドピッチ幅を従来よりも狭くすることができ、チップ面積を大幅に縮小することができる。
また、半導体装置において、前記兼用パッドはプローブ針による接続に適合し、且つ、組立に適合する形状を備え、前記組立用パッドは組立に適合する形状を備えることを特徴としてもよい。
また、半導体装置において、前記第１の領域は当該半導体装置の主面における外枠部分に相当し、前記兼用パッドが当該半導体装置の主面における外周に添って配列されていることを特徴としてもよい。
これらにより、組立用のパッドに比べてプローブ検査用のパッドが少なくて良い場合に、狭ピッチ用のプローブ針のすべり量の制約を受けないで済む分だけパッドピッチ方向に垂直な方向の寸法を短くすることができ、チップ面積をさらに縮小することができる。
また、半導体装置において、さらに、前記第１の領域に組立には用いないプローブ検査用パッドを有することを特徴としてもよい。
また、半導体装置において、前記兼用パッドはプローブ針による接続に適合し、且つ、組立に適合する形状を備え、前記組立用パッドは組立に適合する形状を備え、前記プローブ検査用パッドはプローブ針の接続に適合する形状を備え、プローブ針による接続に適合する形状のパッドピッチ方向の寸法は組立に適合する形状のパッドピッチ方向の寸法よりも小さいことを特徴としてもよい。
また、半導体装置において、前記第１の領域は当該半導体装置の主面における外枠部分に相当し、前記兼用パッドと前記プローブ検査用パッドとが当該半導体装置の主面における外周に添って交互に配列されていることを特徴としてもよい。
これらにより、プローブ針による接続に適合する形状のパッドピッチ方向の寸法が、組立に適合する形状のパッドピッチ方向の寸法よりも小さい場合に、パッド下の機能素子が応力によるダメージを受けないようにしつつ、プローブ検査時の加圧を許可する領域及びパッドピッチ幅を従来よりも狭くすることができ、チップ面積を大幅に縮小することができる。
上記目的を達成するために、本発明に係る半導体装置は、半導体基板上に、表層に位置する外部接続用の端子である複数の接続用パッドと、半導体基板と外層パッドとの間の内層に位置する少なくとも１つの配線用パッドとを有する半導体装置であって、当該半導体装置の主面側から見て、接続用パッドの一部又は全部と配線用パッドとが重なる部分である重複領域においては、当該接続用パッドの電位と当該配線用パッドの電位とが同じであることを特徴とする。
また、半導体装置において、前記配線用パッドはプローブ検査及び組立の両方に用いる兼用パッドであり、プローブ針による接続に適合し、且つ、組立に適合する形状を備えることを特徴としてもよい。
これらにより、パッド下のソース領域拡散層を金属配線を有さない構成とすることにより、パッドと異電位である金属配線がパッド下界面に存在しなくなったので、パッドに対して応力が加わっても、配線間でのクラックショートが構造的に発生しない。
よって、パッドのレイアウトの自由度が極めて高くなり、チップ面積を縮小することが極めて容易となる。
また、半導体装置において、前記重複領域における配線用パッドは前記半導体基板内に形成されたトランジスタのドレインと接続されており、当該重複領域の形状は接続用パッドの形状と略同一であることを特徴としてもよい。
これにより、最下位の金属層がパッドとほぼ同一の大きさで構成されているため、ローブ針圧、ボンディングの応力等によりパッド界面下にクラックが発生したとしても、同電位で構成された最下位の金属層がカバー層の役目を果たし有効に機能するため故障に至らず、よってより信頼性を高めることができる。
また、半導体装置において、トランジスタのゲートの接続を、接続用パッドと重なる部分では半導体基板の表面に形成された薄膜により引き出し、接続用パッドと重ならない部分では配線用パッドにより引き出すことを特徴としてもよい。
これにより、ソース領域拡散層の抵抗が下がりより望ましい。
また、半導体装置において、前記接続用パッドはプローブ検査に用いる部分とその他の部分とからなり、前記重複領域は、当該半導体装置の主面側から見て、前記プローブ検査に用いる部分と配線用パッドとが重なる部分であることを特徴としてもよい。
また、半導体装置において、前記配線用パッドは、プローブ検査及び組立の両方に用いる兼用パッドであり、プローブ検査に用いる部分がプローブ針による接続に適合し、且つ、組立に用いる部分が組立に適合する形状を備えることを特徴としてもよい。
これらにより、プローブ検査に用いる部分の機能素子が応力によるダメージを受けないようにしつつ、プローブ検査時の加圧を許可する領域及びパッドピッチ幅を従来よりも狭くすることができ、チップ面積を大幅に縮小することができる。
また、半導体装置において、前記配線用パッドは２層あり、当該半導体装置の主面側から見て、前記接続用パッドと重なる部分の１層目と２層目との間にビアが形成されていないことを特徴としてもよい。
これにより、パッド界面下における最下位の金属層とパッドとの接続がないので、最下位の金属層と半導体基板との間のクラックの解析が容易となる。
（実施の形態１）
＜概要＞
本発明の実施の形態１は、半導体チップにおいて、チップ面積を縮小することが可能な新しいパッドのレイアウトを提案するものであり、プローブ検査が出来ない領域に組立専用のパッドを配置し、プローブ検査が出来る領域に、プローブ検査及び組立用の兼用パッドとプローブ検査専用のパッドとを交互に配置する。
＜構成＞
図１は、本発明の実施の形態１における半導体チップ１００を主面側から見た際の、外部接続用の端子である複数のパッドのレイアウトを示す図である。
図１に示すように、半導体チップ１００の主面は、仮想境界線１０１と外周との間の半導体チップ１００の外枠部分に相当する第１領域１０２、及び、仮想境界線１０１の内側部分である第２領域１０３に２分される。
第１領域１０２は、プローブ針によるプローブ検査時の加圧を許可する領域であり、プローブ検査及び組立の両方に用いる兼用パッド１１０と、組立には用いないプローブ検査用パッド１２０とが、外周に添って交互に、組立に必要な所定の間隔を空けて配列されている。
第２領域１０３の直下の半導体チップ１００の内部には、チップ独自の機能を実現する機能素子を有する回路形成部（図示せず）が有り、第２領域１０３は、回路形成部へのダメージを回避するためにプローブ針によるプローブ検査時の加圧を禁止する領域であり、プローブ検査には用いない組立用パッド１３０が仮想境界線１０１に添って配列されている。ここで組立用パッド１３０とプローブ検査用パッド１２０とは同数であり、これらはペアでパッドピッチ方向に対する中心線がほぼ一致するように、組立に必要な所定の間隔を空けて配列されている。
図２は、各パッドの形状や配置の詳細を示す図である。
図２において、横縞の円は組立用のボンディング又はバンピング等の占有位置を、縦縞の楕円はプローブ検査用のプロービングの占有位置を示している。
ここでパッド面への安定したボンディングやバンピング等が出来る組立用の最小パッド寸法を幅７１μｍ×長さ７１μｍ、プローブの針先のパッド面に対するすべり量を考慮してプロービングが出来るプローブ検査用の最小パッド寸法を幅４７μｍ×長さ１１８μｍと規定したので、各パッドの寸法及びレイアウトはを以下のように決まる。
兼用パッド１１０のパッド寸法は、組立用の最小幅（７１μｍ）×プローブ検査用の最小長さ（１１８μｍ）となる。
プローブ検査用パッド１２０のパッド寸法は、プローブ検査用最小幅（４７μｍ）×プローブ検査用の最小長さ（１１８μｍ）となる。
組立用パッド１３０のパッド寸法は、組立用の最小幅（７１μｍ）×組立用の最小長さ（７１μｍ）となる。
また兼用パッド１１０とプローブ検査用パッド１２０との間隔は、絶縁を確保出来るパッド間セパレーション距離（３μｍ）であり、プローブ検査用パッド１２０と組立用パッド１３０とのパッドピッチ方向に垂直な方向の間隔は、組立における制約に基づいた寸法であって、例えば兼用パッド１１０と組立用パッド１３０とを同時にボンディング又はバンピング等できるような組立用セパレーション距離（７４μｍ）である。
このようなレイアウトの結果、パッドピッチ幅は、（兼用パッド１１０の幅（７１μｍ）＋プローブ検査用パッド１２０の幅（４７μｍ））／２＋パッド間セパレーション距離（３μｍ）＝６２μｍとなり、また、第１領域１０２の枠幅は最低１１８μｍあればよい。
例えば従来のように、兼用パッドのみを単純に並べたとすると、パッドピッチ幅は、兼用パッド１１０の幅（７１μｍ）＋セパレーション距離（３μｍ）＝７４μｍとなり、本発明よりも１９％以上も広い。また実際には、組立における制約のために兼用パッドを３μｍの間隔で並べることはできず、例えばパッドピッチ幅は１２０μｍ程度必要であり、本発明よりも９３％以上も広い。また、第１領域の枠幅を広くして２段に配列したとしても、第１領域の枠幅は最低でも、組立用の最小幅（７１μｍ）×２＋組立用セパレーション距離（７４μｍ）＝２１６μｍとなり、本発明よりも９５％以上も広い。
図３（ａ）は、各パッドを主面側から見た図であり、図３（ｂ）は、図３（ａ）のＡ−Ａ’間一点鎖線における断面図であり、図３（ｃ）は、図３（ａ）のＢ−Ｂ’間二点鎖線における断面図である。
図３（ａ）〜（ｃ）に示すように、兼用パッド１１０上にパッド開口１１１を、プローブ検査用パッド１２０上にパッド開口１２１を、組立用パッド１３０上にパッド開口１３１を有し、主面側の各パッド開口を除く部分は電気絶縁体層１０４で覆われている。
また、図３（ｂ）に示すように、主面側を上にすると、兼用パッド１１０は、最上層金属配線層１１２とその下の金属配線層１１３とこれらの間を接続するコンタクト群１１４（ビア）とから形成されている。また兼用パッド１１０は、パッド取り出し口１１５、コンタクト１１６、及びコンタクト１１７を介して最下位の金属層１１８と接続され、最下位の金属層１１８はコンタクト１１９を介して半導体基板１４０上に形成された回路の拡散領域１４１と接続されている。なお、図３（ｂ）中の兼用パッド１１０の上には、ウエハ検査時に接触するプローブ針１５１と組立時に形成される組立用のバンプ１５２とを破線で示している。
また、図３（ｃ）に示すように、主面側を上にすると、プローブ検査用パッド１２０は、最上層金属配線層１２２とその下の金属配線層１２３とこれらの間を接続するコンタクト群１２４とから形成され、組立用パッド１３０は、最上層金属配線層１３２とその下の金属配線層１３３とこれらの間を接続するコンタクト群１３４とから形成されている。またプローブ検査用パッド１２０は、パッド取り出し口１２５、コンタクト１２６、及びコンタクト１２７を介して最下位の金属層１２８と接続され、組立用パッド１３０は、パッド取り出し口１３５、コンタクト１３６、及びコンタクト１３７を介して最下位の金属層１２８と接続され、最下位の金属層１２８はコンタクト１２９を介して半導体基板１４０上に形成された回路の拡散領域１４２と接続されている。なお図３（ｃ）中のプローブ検査用パッド１２０の上にはウエハ検査時に接触するプローブ針１５３を、組立用パッド１３０の上には組立時に形成されるバンプ１５４を破線で示している。
＜まとめ＞
以上のように、本発明の実施の形態１によれば、プローブ針による接続に適合する形状のパッドピッチ方向の寸法が、組立に適合する形状のパッドピッチ方向の寸法よりも小さい場合に、プローブ針によるプローブ検査時の加圧が禁止された領域に組立用パッドを配列し、プローブ針によるプローブ検査時の加圧が許可された領域に兼用パッドとプローブ検査用パッドとを交互に配列しているので、パッド下の機能素子が応力によるダメージを受けないようにしつつ、プローブ検査時の加圧を許可する領域及びパッドピッチ幅を従来よりも狭くすることができ、チップ面積を大幅に縮小することができる。
（実施の形態２）
＜概要＞
本発明の実施の形態２は、組立用のパッドに比べてプローブ検査用のパッドが少なくて良い場合に、実施の形態１からプローブ検査専用のパッドを削除するものであり、実施の形態１の様に狭ピッチ用のプローブ針のすべり量の制約を受けないで済むので、兼用パッドのパッドピッチ方向に垂直な方向の寸法を短くし、チップ面積をさらに縮小する。
＜構成＞
図４は、本発明の実施の形態２における半導体チップ２００を主面側から見た際の、外部接続用の端子である複数のパッドのレイアウトを示す図である。
図４に示すように、半導体チップ２００の主面は、仮想境界線２０１と外周との間の半導体チップ２００の外枠部分に相当する第１領域２０２、及び、仮想境界線２０１の内側部分である第２領域２０３に２分される。
第１領域２０２は、プローブ針によるプローブ検査時の加圧を許可する領域であり、プローブ検査及び組立の両方に用いる兼用パッド２１０が、外周に添って、組立に必要な所定の間隔を空けて配列されている。
第２領域２０３の直下の半導体チップ２００の内部には、チップ独自の機能を実現する機能素子を有する回路形成部（図示せず）が有り、第２領域２０３は、回路形成部へのダメージを回避するためにプローブ針によるプローブ検査時の加圧を禁止する領域であり、プローブ検査には用いない組立用パッド２２０が仮想境界線２０１に添って、組立に必要な所定の間隔を空けて配列されている。
図５は、各パッドの形状や配置の詳細を示す図である。
図５において、横縞の円は組立用のボンディング又はバンピング等の占有位置を、縦縞の楕円はプローブ検査用のプロービングの占有位置を示している。
ここでパッド面への安定したボンディングやバンピング等が出来る組立用の最小パッド寸法を幅７１μｍ×長さ７１μｍ、幅７１μｍのパッドに対応する広ピッチ用のプローブ針を用いてプロービングが出来るプローブ検査用の最小パッド寸法を幅７１μｍ×長さ７１μｍと規定したので、各パッドの寸法及びレイアウトはを以下のように決まる。
兼用パッド２１０のパッド寸法は、組立用及びプローブ検査用の最小幅（７１μｍ）×組立用及びプローブ検査用の最小長さ（７１μｍ）となる。
組立用パッド２２０のパッド寸法は、組立用の最小幅（７１μｍ）×組立用の最小長さ（７１μｍ）となる。
また兼用パッド２１０同士の間隔は、組立における制約に基づいた寸法であって、実施の形態１と同様なパッドピッチ幅（６２μｍ）の場合には５３μｍとなり、兼用パッド２１０と組立用パッド２２０との、パッドピッチ方向に垂直な方向の間隔は、実施の形態１と同様に組立用セパレーション距離（７４μｍ）である。
このようなレイアウトの結果、パッドピッチ幅は、（（兼用パッド２１０の幅（７１μｍ）＋セパレーション距離（５３μｍ））／２＝６２μｍとなり、また、第１領域２０２の枠幅は最低７１μｍあればよい。
実施の形態１と比較すると、パッドピッチ幅は同じであるが、第１領域の枠幅が１１８μｍから７１μｍへと６０％程度に減少している。
図６（ａ）は、各パッドを主面側から見た図であり、図６（ｂ）は、図６（ａ）のＡ−Ａ’間一点鎖線における断面図であり、図６（ｃ）は、図６（ａ）のＢ−Ｂ’間二点鎖線における断面図である。
図６（ａ）〜（ｃ）に示すように、兼用パッド２１０上にパッド開口２１１を、組立用パッド２２０上にパッド開口２２１を有し、主面側の各パッド開口を除く部分は電気絶縁体層２０４で覆われている。
また、図６（ｂ）に示すように、主面側を上にすると、兼用パッド２１０は、最上層金属配線層２１２とその下の金属配線層２１３とこれらの間を接続するコンタクト群２１４とから形成されている。また兼用パッド２１０は、パッド取り出し口２１５、コンタクト２１６、及びコンタクト２１７を介して最下位の金属層２１８と接続され、最下位の金属層２１８はコンタクト２１９を介して半導体基板２３０上に形成された回路の拡散領域２３１と接続されている。なお、図６（ｂ）中の兼用パッド２１０の上には、ウエハ検査時に接触するプローブ針２４１と組立時に形成される組立用のバンプ２４２とを破線で示している。
また、図６（ｃ）に示すように、主面側を上にすると、組立用パッド２２０は、最上層金属配線層２２２とその下の金属配線層２２３とこれらの間を接続するコンタクト群２２４とから形成されている。また組立用パッド２２０は、パッド取り出し口２２５、コンタクト２２６、及びコンタクト２２７を介して最下位の金属層２２８と接続され、最下位の金属層２２８はコンタクト２２９を介して半導体基板２３０上に形成された回路の拡散領域２３２と接続されている。なお図６（ｃ）中の組立用パッド２２０の上には組立時に形成されるバンプ２４３を破線で示している。
＜まとめ＞
以上のように、本発明の実施の形態２によれば、組立用のパッドに比べてプローブ検査用のパッドが少なくて良い場合に、実施の形態１よりも狭ピッチ用のプローブ針のすべり量の制約を受けないで済む分だけパッドピッチ方向に垂直な方向の寸法を短くすることができ、チップ面積をさらに縮小することができる。
（実施の形態３）
＜概要＞
本発明の実施の形態３は、半導体チップにおいて、チップ面積を縮小することが可能な新しいパッド下界面の構造を提案するものであり、パッドと異電位であるＶＤＤ、ＶＳＳ等の金属配線をパッド下界面に存在させない構造とすることにより、パッドに対して応力が加わっても、配線間でのクラックショートが構造的に発生しなくなるので、パッドのレイアウトの自由度が極めて高くなり、チップ面積を縮小することが容易となる。
＜構成＞
本発明の実施の形態３では、配線層が比較的少なく低コストな３層配線プロセスにおいて、端子より入来するサージ電圧に対するＥＳＤ保護素子をパッドの下に形成する半導体チップの例を示す。
図７（ａ）は、本発明の実施の形態３における半導体チップ３００が有する外部接続用の端子であるパッド及びその周辺を主面側から見た図であり、図７（ｂ）は、図７（ａ）中のＡ−Ａ’鎖線における断面図である。
図８（ａ）は、図７（ａ）中のＢ−Ｂ’鎖線における断面図であり、図８（ｂ）は、図７（ａ）中のＣ−Ｃ’鎖線における断面図であり、図８（ｃ）は、図７（ａ）中のＤ−Ｄ’鎖線における断面図である。
図９は、図７（ｂ）中のＥ−Ｅ’鎖線における主面に平行な断面を示す図であり、最上位層及び中間層の金属配線のパターンに相当する。
図１０は、図７（ｂ）中のＦ−Ｆ’鎖線における主面に平行な断面を示す図であり、最下位層の金属配線のパターンに相当する。
図１１は、本発明の実施の形態３における兼用パッド及びその周辺の回路図を示す。
半導体チップ３００は、図７（ａ）に示すように、高電位な電源（以下、「ＶＤＤ」と記す）が供給される金属配線３２０と低電位な電源（以下、「ＶＳＳ」と記す）が供給される金属配線３３０の間に、外部接続用の端子であってプローブ検査及び組立の両方に用いる兼用パッド３１０を有し、兼用パッド３１０上にパッド開口３１１を有し、主面側のパッド開口３１１を除く部分は電気絶縁体層３０１で覆われている。
また、図７（ｂ）、図８（ａ）〜（ｃ）に示すように、主面側を上にすると、兼用パッド３１０は最上層金属配線層３１２とその下の金属配線層３１３とこれらの間を接続するコンタクト群３１４とから形成され、金属配線３２０は最上層金属配線層３２１とその下の金属配線層３２２とこれらの間を接続するコンタクト群３２３とから形成され、金属配線３３０は最上層金属配線層３３１とその下の金属配線層３３２とこれらの間を接続するコンタクト群３３３とから形成されている。
また図８（ａ）〜図８（ｃ）に示すように、半導体チップ３００は、兼用パッド３１０の電位をドレイン側に、金属配線３２０の電位をソース側に、ゲート電極３４０をゲート側に形成したＰ型ＣＭＯＳ保護トランジスタと、兼用パッド３１０の電位をドレイン側に、金属配線３３０の電位をソース側に、ゲート電極３５０をゲートに形成したＮ型ＣＭＯＳ保護トランジスタとを形成している。
また、図８（ａ）に示すように、兼用パッド３１０は、コンタクト群３１５、３１６を介して最下位の金属層３１７と接続され、最下位の金属層３１７はコンタクト群３１８、３１９を介して、Ｐ型半導体基板３６０上のＮ型ウエル（Ｎ−ｗｅｌｌ）３６１内に形成されたＰ型ＣＭＯＳ保護トランジスタのドレインとなるＰ＋拡散領域３６２、及びＰ型半導体基板３６０上に形成されたＮ型ＣＭＯＳ保護トランジスタのドレインとなるＮ＋拡散領域３６３に接続されている。
また、図８（ｂ）に示すように、ゲート電極３４０の下にゲート酸化膜３４１が形成されており、ゲート電極３４０は、兼用パッド３１０、金属配線３２０、金属配線３３０と重ならない部分において、コンタクト３４２を介して配線層３４３に接続され、他の素子と接続される。同様にゲート電極３５０の下にゲート酸化膜３５１が形成されており、ゲート電極３５０は、兼用パッド３１０、金属配線３２０、金属配線３３０と重ならない部分において、コンタクト３５２を介して配線層３５３に接続され、他の素子と接続される。
また、図８（ｃ）に示すように、金属配線３２０は、コンタクト群３２４を介して最下位の金属層３２５と接続され、最下位の金属層３２５はコンタクト群３２６を介して、Ｐ型半導体基板３６０上のＮ型ウエル３６１内に形成されたＰ型ＣＭＯＳ保護トランジスタのゲートとなるＰ＋拡散領域３６４と接続され、金属配線３３０は、コンタクト群３３４を介して最下位の金属層３３５と接続され、最下位の金属層３３５はコンタクト群３３６を介して、Ｐ型半導体基板３６０上に形成されたＮ型ＣＭＯＳ保護トランジスタのゲートとなるＮ＋拡散領域３６５と接続されている。
ここで、図７（ｂ）、図８（ａ）に示すように、Ｎ＋拡散領域３６３はコンタクト群３１８を介して最下位の金属層３１７に接続されるが、これに対して図７（ｂ）、図８（ｃ）に示すように、Ｎ＋拡散領域３６５は、兼用パッド３１０の下では、金属配線を有さず拡散層のみの構成であり、兼用パッド３１０と重ならない部分では配線用パッドにより引き出し、金属配線３３０の下で、コンタクト群３３６、最下位の金属層３３５、及びコンタクト群３３４を介して金属配線３３０に接続されている。
同様に、図８（ａ）に示すように、Ｐ＋拡散領域３６２はコンタクト群３１９を介して最下位の金属層３１７に接続されるが、これに対して図８（ｃ）に示すように、Ｐ＋拡散領域３６４は、兼用パッド３１０の下では、金属配線を有さず拡散層のみの構成であり、兼用パッド３１０と重ならない部分では配線用パッドにより引き出し、金属配線３２０の下で、コンタクト群３２６、最下位の金属層３２５、及びコンタクト群３２４を介して金属配線３２０に接続されている。
なお、Ｎ＋拡散領域３６５やＰ＋拡散領域３６４等の兼用パッド３１０の下のソース領域拡散層は、サリサイド拡散層等の表面に形成した薄膜を用いて抵抗を下げることが望ましい。
また、兼用パッド３１０が、プローブ検査に用いる部分とその他の部分とからなる場合には、Ｎ＋拡散領域３６５及びＰ＋拡散領域３６４は、少なくともプローブ検査に用いる部分の下で、属配線を有さず拡散層のみの構成であればよい。
＜まとめ＞
以上のように、本発明の実施の形態３によれば、パッド下のソース領域拡散層を金属配線を有さない構成とすることにより、パッドと異電位である金属配線がパッド下界面に存在しなくなったので、パッドに対して応力が加わっても、配線間でのクラックショートが構造的に発生しない。
よって、パッドのレイアウトの自由度が極めて高くなり、チップ面積を縮小することが極めて容易となる。
（実施の形態４）
＜概要＞
本発明の実施の形態４は、実施の形態３の半導体チップの変形例であり、最下位層の金属配線のパターンのみが異なり、パッドとほぼ同一の大きさとし、より信頼性を高めたものである。
＜構成＞
図１２（ａ）は、本発明の実施の形態４における半導体チップ４００が有する外部接続用の端子であるパッド及びその周辺を主面側から見た図であり、図１２（ｂ）は、図１２（ａ）中のＡ−Ａ’鎖線における断面図である。
図１３（ａ）は、図１２（ａ）中のＢ−Ｂ’鎖線における断面図であり、図１３（ｂ）は、図１２（ａ）中のＣ−Ｃ’鎖線における断面図であり、図１３（ｃ）は、図１２（ａ）中のＤ−Ｄ’鎖線における断面図である。
ここで、図１２（ｂ）中のＥ−Ｅ’鎖線における主面に平行な断面を示す図は、実施の形態３と同様である。
図１４は、図１２（ｂ）中のＦ−Ｆ’鎖線における主面に平行な断面を示す図であり、最下位層の金属配線のパターンに相当する。
なお、実施の形態３と同様な構成要素には同一番号を付し、その説明を省略する。
本発明の実施の形態４では、各図において、実施の形態３のコンタクト群３１５、コンタクト群３１６、最下位の金属層３１７が、それぞれコンタクト群４１５、コンタクト群４１６、最下位の金属層４１７に置き換えている。
最下位の金属層４１７は、実施の形態３の最下位の金属層３１７の形状と兼用パッド３１０の形状とを合わせたような形状であり、最下位の金属層４１７と兼用パッド３１０との重複領域の形状は兼用パッド３１０の形状と略同一である。
コンタクト群４１５、コンタクト群４１５は、最下位の金属層４１７の形状の変更にともない、コンタクト数が増えただけである。
＜まとめ＞
以上のように、本発明の実施の形態４によれば、最下位の金属層がパッドとほぼ同一の大きさで構成されているため、ローブ針圧、ボンディングの応力等によりパッド界面下にクラックが発生したとしても、同電位で構成された最下位の金属層がカバー層の役目を果たし有効に機能するため故障に至らず、よってより信頼性を高めることができる。
（実施の形態５）
＜概要＞
本発明の実施の形態５は、実施の形態４の半導体チップの変形例であり、最下位の金属層とパッドとの接続の仕方のみが異なり、当該接続をパッド界面下において行わず、新たに設けたパッド取り出し口においてのみ行い、クラックの解析を容易にするものである。
＜構成＞
図１５（ａ）は、本発明の実施の形態５における半導体チップ５００が有する外部接続用の端子であるパッド及びその周辺を主面側から見た図であり、図１５（ｂ）は、図１５（ａ）中のＡ−Ａ’鎖線における断面図である。
図１６（ａ）は、図１５（ａ）中のＢ−Ｂ’鎖線における断面図であり、図１６（ｂ）は、図１５（ａ）中のＣ−Ｃ’鎖線における断面図であり、図１６（ｃ）は、図１５（ａ）中のＤ−Ｄ’鎖線における断面図である。
図１７は、図１６（ｂ）中のＥ−Ｅ’鎖線における主面に平行な断面を示す図であり、最上位層及び中間層の金属配線のパターンに相当する。
ここで、図１６（ｂ）中のＦ−Ｆ’鎖線における主面に平行な断面を示す図は、実施の形態４と同様である。
なお、実施の形態４と同様な構成要素には同一番号を付し、その説明を省略する。
本発明の実施の形態５では、各図において、実施の形態４の兼用パッド３１０、最上層金属配線層３１２、金属配線層３１３、コンタクト群３１４、金属配線３２０、最上層金属配線層３２１、金属配線層３２２、コンタクト群３２３が、それぞれ兼用パッド５１０、最上層金属配線層５１１、金属配線層５１２、コンタクト群５１３、金属配線５２０、最上層金属配線層５２１、金属配線層５２２、コンタクト群５２３に置き換え、コンタクト群３１５、コンタクト群３１６を無くし、パッド取り出し口５１４、コンタクト群５１５、コンタクト群５１６を追加している。
また本発明の実施の形態５では、パッド界面下における最下位の金属層とパッドとの接続であるコンタクト群３１５、コンタクト群３１６を無くし、パッド取り出し口５１４を新たに設けたため、兼用パッド５１０、金属配線５２０の形状が変わり、パッド取り出し口５１４で、コンタクト群５１５、コンタクト群５１６により、最下位の金属層とパッドとを接続している。
＜まとめ＞
以上のように、本発明の実施の形態５によれば、パッド界面下における最下位の金属層とパッドとの接続がないので、最下位の金属層と半導体基板との間のクラックの解析が容易となる。
本発明は、あらゆる半導体集積回路に適用することができる。本発明によって、従来よりも半導体チップの面積を大幅に縮小することができるので、着実にコストを下げることができ、その産業的利用価値は極めて高い。
本発明の実施の形態１における半導体チップ１００を主面側から見た際の、外部接続用の端子である複数のパッドのレイアウトを示す図である。 各パッドの形状や配置の詳細を示す図である。 図３（ａ）は、各パッドを主面側から見た図であり、図３（ｂ）は、図３（ａ）のＡ−Ａ’間一点鎖線における断面図であり、図３（ｃ）は、図３（ａ）のＢ−Ｂ’間二点鎖線における断面図である。 本発明の実施の形態２における半導体チップ２００を主面側から見た際の、外部接続用の端子である複数のパッドのレイアウトを示す図である。 各パッドの形状や配置の詳細を示す図である。 図６（ａ）は、各パッドを主面側から見た図であり、図６（ｂ）は、図６（ａ）のＡ−Ａ’間一点鎖線における断面図であり、図６（ｃ）は、図６（ａ）のＢ−Ｂ’間二点鎖線における断面図である。 図７（ａ）は、本発明の実施の形態３における半導体チップ３００が有する外部接続用の端子であるパッド及びその周辺を主面側から見た図であり、図７（ｂ）は、図７（ａ）中のＡ−Ａ’鎖線における断面図である。 図８（ａ）は、図７（ａ）中のＢ−Ｂ’鎖線における断面図であり、図８（ｂ）は、図７（ａ）中のＣ−Ｃ’鎖線における断面図であり、図８（ｃ）は、図７（ａ）中のＤ−Ｄ’鎖線における断面図である。 図７（ｂ）中のＥ−Ｅ’鎖線における主面に平行な断面を示す図であり、最上位層及び中間層の金属配線のパターンに相当する。 図７（ｂ）中のＦ−Ｆ’鎖線における主面に平行な断面を示す図であり、最下位層の金属配線のパターンに相当する。 本発明の実施の形態３における兼用パッド及びその周辺の回路図を示す。 図１２（ａ）は、本発明の実施の形態４における半導体チップ４００が有する外部接続用の端子であるパッド及びその周辺を主面側から見た図であり、図１２（ｂ）は、図１２（ａ）中のＡ−Ａ’鎖線における断面図である。 図１３（ａ）は、図１２（ａ）中のＢ−Ｂ’鎖線における断面図であり、図１３（ｂ）は、図１２（ａ）中のＣ−Ｃ’鎖線における断面図であり、図１３（ｃ）は、図１２（ａ）中のＤ−Ｄ’鎖線における断面図である。 図１２（ｂ）中のＦ−Ｆ’鎖線における主面に平行な断面を示す図であり、最下位層の金属配線のパターンに相当する。 図１５（ａ）は、本発明の実施の形態５における半導体チップ５００が有する外部接続用の端子であるパッド及びその周辺を主面側から見た図であり、図１５（ｂ）は、図１５（ａ）中のＡ−Ａ’鎖線における断面図である。 図１６（ａ）は、図１５（ａ）中のＢ−Ｂ’鎖線における断面図であり、図１６（ｂ）は、図１５（ａ）中のＣ−Ｃ’鎖線における断面図であり、図１６（ｃ）は、図１５（ａ）中のＤ−Ｄ’鎖線における断面図である。 図１６（ｂ）中のＥ−Ｅ’鎖線における主面に平行な断面を示す図であり、最上位層及び中間層の金属配線のパターンに相当する。
符号の説明
１００ 半導体チップ
１０１ 仮想境界線
１０２ 第１領域
１０３ 第２領域
１０４ 電気絶縁体層
１１０ 兼用パッド
１１１ パッド開口
１１２ 最上層金属配線層
１１３ 金属配線層
１１４ コンタクト群
１１５ パッド取り出し口
１１６ コンタクト
１１７ コンタクト
１１８ 最下位の金属層
１１９ コンタクト
１２０ プローブ検査用パッド
１２１ パッド開口
１２２ 最上層金属配線層
１２３ 金属配線層
１２４ コンタクト群
１２５ パッド取り出し口
１２６ コンタクト
１２７ コンタクト
１２８ 最下位の金属層
１２９ コンタクト
１３０ 組立用パッド
１３１ パッド開口
１３２ 最上層金属配線層
１３３ 金属配線層
１３４ コンタクト群
１３５ パッド取り出し口
１３６ コンタクト
１３７ コンタクト
１４０ 半導体基板
１４１ 拡散領域
１４２ 拡散領域
１５１ プローブ針
１５２ バンプ
１５３ プローブ針
１５４ バンプ
２００ 半導体チップ
２０１ 仮想境界線
２０２ 第１領域
２０３ 第２領域
２０４ 電気絶縁体層
２１０ 兼用パッド
２１１ パッド開口
２１２ 最上層金属配線層
２１３ 金属配線層
２１４ コンタクト群
２１５ パッド取り出し口
２１６ コンタクト
２１７ コンタクト
２１８ 最下位の金属層
２１９ コンタクト
２２０ 組立用パッド
２２１ パッド開口
２２２ 最上層金属配線層
２２３ 金属配線層
２２４ コンタクト群
２２５ パッド取り出し口
２２６ コンタクト
２２７ コンタクト
２２８ 最下位の金属層
２２９ コンタクト
２３０ 半導体基板
２３１ 拡散領域
２３２ 拡散領域
２４１ プローブ針
２４２ バンプ
２４３ バンプ
３００ 半導体チップ
３０１ 電気絶縁体層
３１０ 兼用パッド
３１１ パッド開口
３１２ 最上層金属配線層
３１３ 金属配線層
３１４ コンタクト群
３１５ コンタクト群
３１６ コンタクト群
３１７ 最下位の金属層
３１８ コンタクト群
３１９ コンタクト群
３２０ 金属配線
３２１ 最上層金属配線層
３２２ 金属配線層
３２３ コンタクト群
３２４ コンタクト群
３２５ 最下位の金属層
３２６ コンタクト群
３３０ 金属配線
３３１ 最上層金属配線層
３３２ 金属配線層
３３３ コンタクト群
３３４ コンタクト群
３３５ 最下位の金属層
３３６ コンタクト群
３４０ ゲート電極
３４１ ゲート酸化膜
３４２ コンタクト
３４３ 配線層
３５０ ゲート電極
３５１ ゲート酸化膜
３５２ コンタクト
３５３ 配線層
３６０ Ｐ型半導体基板
３６１ Ｎ型ウエル
３６２ 拡散領域
３６３ 拡散領域
３６４ 拡散領域
３６５ 拡散領域
４００ 半導体チップ
４１５ コンタクト群
４１６ コンタクト群
４１７ 最下位の金属層
５００ 半導体チップ
５１０ 兼用パッド
５１１ 最上層金属配線層
５１２ 金属配線層
５１３ コンタクト群
５１４ パッド取り出し口
５１５ コンタクト群
５１６ コンタクト群
５２０ 金属配線
５２１ 最上層金属配線層
５２２ 金属配線層
５２３ コンタクト群

Claims (13)

  1. 半導体基板上に外部接続用の端子である複数のパッドを有する半導体装置であって、
    当該半導体装置の主面における、プローブ針によるプローブ検査時の加圧が許可された第１の領域に、プローブ検査及び組立の両方に用いる兼用パッドを有し、
    当該半導体装置の主面における、プローブ針によるプローブ検査時の加圧が禁止された第２の領域に、プローブ検査には用いない組立用パッドを有すること
    を特徴とする半導体装置。
  2. 前記兼用パッドは、プローブ針による接続に適合し、且つ、組立に適合する形状を備え、
    前記組立用パッドは、組立に適合する形状を備えること
    を特徴とする請求項１に記載の半導体装置。
  3. 前記第１の領域は、当該半導体装置の主面における外枠部分に相当し、
    前記兼用パッドが、当該半導体装置の主面における外周に添って配列されていること
    を特徴とする請求項１に記載の半導体装置。
  4. 前記半導体装置は、さらに、
    前記第１の領域に、組立には用いないプローブ検査用パッドを有すること
    を特徴とする請求項１に記載の半導体装置。
  5. 前記兼用パッドは、プローブ針による接続に適合し、且つ、組立に適合する形状を備え、
    前記組立用パッドは、組立に適合する形状を備え、
    前記プローブ検査用パッドは、プローブ針の接続に適合する形状を備え、
    プローブ針による接続に適合する形状のパッドピッチ方向の寸法は、組立に適合する形状のパッドピッチ方向の寸法よりも小さいこと
    を特徴とする請求項４に記載の半導体装置。
  6. 前記第１の領域は、当該半導体装置の主面における外枠部分に相当し、
    前記兼用パッドと前記プローブ検査用パッドとが、当該半導体装置の主面における外周に添って、交互に配列されていること
    を特徴とする請求項３に記載の半導体装置。
  7. 半導体基板上に、表層に位置する外部接続用の端子である複数の接続用パッドと、半導体基板と外層パッドとの間の内層に位置する少なくとも１つの配線用パッドとを有する半導体装置であって、
    当該半導体装置の主面側から見て、接続用パッドの一部又は全部と配線用パッドとが重なる部分である重複領域においては、当該接続用パッドの電位と当該配線用パッドの電位とが同じであること
    を特徴とする半導体装置。
  8. 前記配線用パッドは、プローブ検査及び組立の両方に用いる兼用パッドであり、プローブ針による接続に適合し、且つ、組立に適合する形状を備えること
    を特徴とする請求項７に記載の半導体装置。
  9. 前記重複領域における配線用パッドは、前記半導体基板内に形成されたトランジスタのドレインと接続されており、当該重複領域の形状は接続用パッドの形状と略同一であること
    を特徴とする請求項７に記載の半導体装置。
  10. トランジスタのゲートの接続を、接続用パッドと重なる部分では半導体基板の表面に形成された薄膜により引き出し、接続用パッドと重ならない部分では配線用パッドにより引き出すこと
    を特徴とする請求項７に記載の半導体装置。
  11. 前記接続用パッドは、プローブ検査に用いる部分とその他の部分とからなり、
    前記重複領域は、
    当該半導体装置の主面側から見て、前記プローブ検査に用いる部分と配線用パッドとが重なる部分であること
    を特徴とする請求項７に記載の半導体装置。
  12. 前記配線用パッドは、プローブ検査及び組立の両方に用いる兼用パッドであり、プローブ検査に用いる部分がプローブ針による接続に適合し、且つ、組立に用いる部分が組立に適合する形状を備えること
    を特徴とする請求項１１に記載の半導体装置。
  13. 前記配線用パッドは２層あり、
    当該半導体装置の主面側から見て、前記接続用パッドと重なる部分の、１層目と２層目との間に、ビアが形成されていないこと
    を特徴とする請求項７に記載の半導体装置。
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