JPH1187441A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH1187441A
JPH1187441A JP9244370A JP24437097A JPH1187441A JP H1187441 A JPH1187441 A JP H1187441A JP 9244370 A JP9244370 A JP 9244370A JP 24437097 A JP24437097 A JP 24437097A JP H1187441 A JPH1187441 A JP H1187441A
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semiconductor memory
pad
pads
probe needle
semiconductor
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Takeshi Saito
剛 斎藤
Toru Kitaguchi
亨 北口
Masaaki Matsuo
政明 松尾
Makoto Hatanaka
真 畠中
Toshio Nakano
敏男 中野
Yuko Sudo
優子 須藤
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 半導体記憶回路をテストするときに、複数の
半導体記憶装置を同時にテストすることができないとい
う課題があり、またパッケージング時に、リード端子と
接続するためのワイヤが第１のパッドに接続しにくくな
るという課題があった。 【解決手段】 ５つの第１のパッド４ｃを２つと３つに
分けて外周の一辺と平行に二列に配置する。また、各第
１のパッド４ｃを、半導体記憶回路１のテスト時にプロ
ーブ針が押し当てられるプローブ針領域４ｃ１と、パッ
ケージング時にリード端子と接続するためのワイヤが接
続されるワイヤ領域４ｃ２とで構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶回路
と、半導体テスト回路と、半導体記憶回路および半導体
テスト回路以外の半導体回路と、半導体記憶回路のテス
ト時にプローブ針が押し当てられ、パッケージング時に
リード端子と接続するためのワイヤが接続される複数の
パッドとを同一の基板上に備えた構成の半導体記憶装置
に関するものである。
【０００２】
【従来の技術】図１０は従来の半導体記憶装置の構成を
示す平面図である。図１０には半導体ウエハに形成され
ている複数の半導体記憶装置のうちの１つの半導体記憶
装置に設けられている５つの第１のパッドにプローブ針
を押し当てて半導体記憶回路をテストしている状態を、
プローブカードの略中央に設けられている窓孔から眺め
ている様子が示されている。半導体ウエハに形成されて
いる複数の半導体記憶装置は、以後のダイシング工程で
各半導体記憶装置に分断される。図１０において、１０
１は本来使用される第１の記憶回路１０１ａと第１の記
憶回路１０１ａが正常に機能しない場合に第１の記憶回
路１０１ａの代わりに使用される第２の記憶回路１０１
ｂとを含む半導体記憶回路、１０２は半導体記憶回路１
０１をテストするための半導体テスト回路、１０３は半
導体記憶回路１０１とデータをやり取りするための論理
回路、１０４は半導体記憶回路１０１のテスト時にプロ
ーブ針が押し当てられ、パッケージング時にリード端子
と接続するためのワイヤが接続される第１のパッド、１
０５は半導体記憶回路１０１のテスト時にプローブ針が
接触されないが、パッケージング時にリード端子と接続
するためのワイヤが接続される第２のパッド、１０６は
半導体記憶回路１０１、半導体テスト回路１０２、論理
回路１０３、第１のパッド１０４および第２のパッド１
０５が設けられている基板である。また、１０７はプロ
ーブカード、１０８はプローブカード１０７に設けられ
ているプローブ針である。なお、図１０において、符号
１０５は第２のパッドの一部分にだけ付して示してお
り、また、図を簡略化するため、第２のパッド１０５に
接続する配線は省略して示していない。
【０００３】従来の半導体記憶装置は四角形状であり、
５つの第１のパッド１０４は２つ、１つ、１つ、１つに
分けて外周の四辺に沿って配置されている。
【０００４】次に動作について説明する。図１１は半導
体記憶回路のテスト工程において、第１のパッド１０４
にプローブ針１０８を押し当てたときの、第１のパッド
１０４およびプローブ針１０８の状態を示す概略的な側
面図である。また、図１２は半導体記憶回路のテスト工
程において、第１のパッド１０４にプローブ針１０８を
押し当て、その後、第１のパッド１０４からプローブ針
１０８を取り除いたときの、第１のパッド１０４の状態
を示す概略的な平面図である。
【０００５】半導体記憶回路をテストする場合、先ず、
外周の四辺に沿って配置されている第１のパッド１０４
にプローブ針１０８を押し当てる。そして、第１の記憶
回路１０１ａが正常に動作しているか否かをテストす
る。この場合、第１のパッド１０４にプローブ針１０８
を押し当てることにより、第１のパッド１０４に第１の
プローブ接触痕１１１が生じる（図１１（Ａ））。この
ため、第１のパッド１０４からプローブ針１０８を取り
除いたとき、第１のパッド１０４には第１のプローブ接
触痕１１１が残存する（図１２（Ａ））。
【０００６】その後、第１の記憶回路１０１ａが正常に
機能しなかった場合、第１の記憶回路１０１ａを第２の
記憶回路１０１ｂに切り換え、再度、外周の四辺に沿っ
て配置されている第１のパッド１０４にプローブ針１０
８を押し当てる。そして、第２の記憶回路１０１ｂが正
常に動作しているか否かをテストする。この場合、第１
のパッド１０４にプローブ針１０８を押し当てることに
より、第１のパッド１０４に第２のプローブ接触痕１１
２が生じる（図１１（Ｂ））。このため、その後、第１
のパッド１０４からプローブ針１０８を取り除いたと
き、第１のパッド１０４には第２のプローブ接触痕１１
２が残存する（図１２（Ｂ））。
【０００７】その後、第２の記憶回路１０１ｂが正常に
機能した場合、第１および第２のパッド１０４および１
０５にプローブ針１０８を押し当てる。そして、半導体
記憶装置全体が正常に動作するか否かをテストする。こ
の場合、第１のパッド１０４にプローブ針１０８を押し
当てることにより、第１のパッド１０４に第３のプロー
ブ接触痕１１３が生じる（図１１（Ｃ））。このため、
その後、第１のパッド１０４からプローブ針１０８を取
り除いたとき、第１のパッド１０４には第３のプローブ
接触痕１１３が残存する（図１２（Ｃ））。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、半導体記憶回路の
テスト工程において、外周の四辺に沿って配置されてい
る第１のパッド１０４に、四方向からプローブ針１０８
を押し当てなければならず、半導体記憶回路をテストす
るときに、複数の半導体記憶装置を同時にテストするこ
とができないという課題があった。
【０００９】また、第１の記憶回路１０１ａが正常に機
能しなかった場合、半導体記憶回路のテスト工程後に、
第１のパッド１０８に第１〜第３のプローブ痕１１１〜
１１３が残存するので、図１３に示すように、パッケー
ジング時に、リード端子と接続するためのワイヤ１１４
が第１のパッド１０４に接続しにくくなるという課題が
あった。なお、図１３はリード端子と接続するためのワ
イヤ１１４を第１のパッド１０４に接続したときの、第
１のパッド１０４とワイヤ１１４との状態を示す概略図
であり、図１３（Ａ）は側面図、図１３（Ｂ）は平面図
である。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、半導体記憶回路をテストするとき
に、複数の半導体記憶装置を同時にテストすることがで
きる半導体記憶装置を得ることを目的とする。
【００１１】また、パッケージング時に、リード端子と
接続するためのワイヤがパッドに接続しにくくなること
のない半導体記憶装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】請求項１記載の発明に係
る半導体記憶装置は、複数のパッドが、当該半導体記憶
装置の外周の一辺と平行に一列あるいは二列に配置され
ているものである。
【００１３】請求項２記載の発明に係る半導体記憶装置
は、複数のパッドが、各パッドの行座標を異ならせて当
該半導体記憶装置の外周の一辺と平行に二列以上に配置
されているものである。
【００１４】請求項３記載の発明に係る半導体記憶装置
は、各パッドが、プローブ針が押し当てられるプローブ
針領域と、ワイヤが接続されるワイヤ領域とから構成さ
れているものである。
【００１５】請求項４記載の発明に係る半導体記憶装置
は、複数のパッドが、当該半導体記憶装置の外周の一辺
と平行に一列あるいは二列に配置されており、かつ各パ
ッドが、プローブ針が押し当てられるプローブ針領域
と、ワイヤが接続されるワイヤ領域とから構成されてい
るものである。
【００１６】請求項５記載の発明に係る半導体記憶装置
は、複数のパッドが、各パッドの行座標を異ならせて当
該半導体記憶装置の外周の一辺と平行に二列以上に配置
されており、かつ各パッドが、プローブ針が押し当てら
れるプローブ針領域と、ワイヤが接続されるワイヤ領域
とから構成されているものである。
【００１７】請求項６記載の発明に係る半導体記憶装置
は、複数のパッドが、当該半導体記憶装置の外周の一辺
と平行に一列あるいは二列に配置されており、かつ各パ
ッドが、電気的に接続された、プローブ針が押し当てら
れるプローブ針用パッドと、ワイヤが接続されるワイヤ
用パッドとから構成されているものである。
【００１８】請求項７記載の発明に係る半導体記憶装置
は、複数のパッドが、各パッドの行座標を異ならせて当
該半導体記憶装置の外周の一辺と平行に二列以上に配置
されており、かつ各パッドが、電気的に接続された、プ
ローブ針が押し当てられるプローブ針用パッドと、ワイ
ヤが接続されるワイヤ用パッドとから構成されているも
のである。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体記憶装置の構成を示す平面図である。図１には半導
体ウエハに形成されている複数の半導体記憶装置のうち
の２つの半導体記憶装置の各々に設けられている５つの
第１のパッドにプローブ針を押し当てて半導体記憶回路
をテストしている状態を、プローブカードの略中央に設
けられている窓孔から眺めている様子が示されている。
半導体ウエハに形成されている複数の半導体記憶装置
は、以後のダイシング工程で各半導体記憶装置に分断さ
れる。図１において、１は本来使用される第１の記憶回
路１ａと第１の記憶回路１ａが正常に機能しない場合に
第１の記憶回路１ａの代わりに使用される第２の記憶回
路１ｂとを含む半導体記憶回路、２は半導体記憶回路１
をテストするための半導体テスト回路、３は半導体記憶
回路１とデータをやり取りするための論理回路（半導体
回路）、４は半導体記憶回路１のテスト時にプローブ針
が押し当てられ、パッケージング時にリード端子と接続
するためのワイヤが接続される第１のパッド（パッ
ド）、５は半導体記憶回路１のテスト時にプローブ針が
接触されないが、パッケージング時にリード端子と接続
するためのワイヤが接続される第２のパッド、６は半導
体記憶回路１、半導体テスト回路２、論理回路３、第１
のパッド４および第２のパッド５が設けられている基板
である。また、７はプローブカード、８はプローブカー
ド７に設けられているプローブ針である。なお、図１に
おいて、符号５は第２のパッドの一部分にだけ付して示
しており、また、図を簡略化するため、第２のパッド５
に接続する配線は省略して示していない。
【００２０】この発明の実施の形態１による半導体記憶
装置は四角形状であり、５つの第１のパッド４は２つと
３つに分けて外周の一辺と平行に二列に配置されてい
る。半導体記憶装置は四角形状であるため、第１のパッ
ド４を外周の一辺と平行に配置する結果、第１のパッド
４は外周の対向する二辺と平行に配置されていることと
なる。
【００２１】次に動作について説明する。半導体記憶回
路をテストする場合、第１のパッド４が列を為す方向に
連続して位置する２つの半導体記憶装置の各々に配置さ
れている第１のパッド４にプローブ針８を押し当てて、
２つの半導体記憶装置を同時にテストする。各半導体記
憶装置には、５つの第１のパッド４が２つと３つに分け
て外周の一辺と平行に二列に配置されているので、各半
導体記憶装置には、対向する二方向からプローブ針８が
押し当てられる。
【００２２】以上のように、この実施の形態１によれ
ば、５つの第１のパッド４は２つと３つに分けて外周の
一辺と平行に二列に配置されているので、半導体記憶回
路をテストするとき、２つの半導体記憶装置を同時にテ
ストすることができる効果が得られる。
【００２３】実施の形態２．図２はこの発明の実施の形
態２による半導体記憶装置の構成を示す平面図である。
図２には半導体ウエハに形成されている複数の半導体記
憶装置のうちの２つの半導体記憶装置の各々に設けられ
ている５つの第１のパッドにプローブ針を押し当てて半
導体記憶回路をテストしている状態を、プローブカード
の略中央に設けられている窓孔から眺めている様子が示
されている。半導体ウエハに形成されている複数の半導
体記憶装置は、以後のダイシング工程で各半導体記憶装
置に分断される。図２において、４ａは半導体記憶回路
１のテスト時にプローブ針が押し当てられ、パッケージ
ング時にリード端子と接続するためのワイヤが接続され
る第１のパッド（パッド）である。また、７ａはプロー
ブカード、８ａはプローブカード７ａに設けられている
プローブ針である。その他の構成は実施の形態１と同一
あるいは同様であるため、その詳細な説明は省略する。
【００２４】この発明の実施の形態２による半導体記憶
装置は四角形状であり、５つの第１のパッド４ａは２つ
と３つに分けて外周の一辺と平行に二列に配置されてい
る。半導体記憶装置は四角形状であるため、第１のパッ
ド４ａを外周の一辺と平行に配置する結果、第１のパッ
ド４ａは外周の対向する二辺と平行に配置されているこ
ととなる。また、５つの第１のパッド４ａは各第１のパ
ッド４ａの行座標（図２中のＸ方向の座標）を異ならせ
て配置されている。
【００２５】次に動作について説明する。半導体記憶回
路をテストする場合、第１のパッド４ａが列を為す方向
と垂直な方向に連続して位置する２つの半導体記憶装置
の各々に配置されている第１のパッド４ａにプローブ針
８ａを押し当てて、２つの半導体記憶装置を同時にテス
トする。各半導体記憶装置には、５つの第１のパッド４
ａが２つと３つに分けて外周の一辺と平行に二列に配置
されており、また５つの第１のパッド４ａが各第１のパ
ッド４ａの行座標を異ならせて配置されているので、一
方の半導体記憶装置には、対向する二方向のうちの一方
の方向からプローブ針８ａが押し当てられ、他方の半導
体記憶装置には、対向する二方向のうちの他方の方向か
らプローブ針８ａが押し当てられる。
【００２６】以上のように、この実施の形態２によれ
ば、５つの第１のパッド４ａは２つと３つに分けて外周
の一辺と平行に二列に配置され、また５つの第１のパッ
ド４ａは各第１のパッド４ａの行座標を異ならせて配置
されているので、半導体記憶回路をテストするとき、２
つの半導体記憶装置を同時にテストすることができる効
果が得られる。
【００２７】実施の形態３．図３はこの発明の実施の形
態３による半導体記憶装置の構成を示す平面図である。
図３には半導体ウエハに形成されている複数の半導体記
憶装置のうちの１つの半導体記憶装置に設けられている
５つの第１のパッドにプローブ針を押し当てて半導体記
憶回路をテストしている状態を、プローブカードの略中
央に設けられている窓孔から眺めている様子が示されて
いる。半導体ウエハに形成されている複数の半導体記憶
装置は、以後のダイシング工程で各半導体記憶装置に分
断される。図３において、４ｂは半導体記憶回路１のテ
スト時にプローブ針が押し当てられ、パッケージング時
にリード端子と接続するためのワイヤが接続される第１
のパッド（パッド）である。また、７ｂはプローブカー
ド、８ｂはプローブカード７ａに設けられているプロー
ブ針である。その他の構成は実施の形態１と同一あるい
は同等であるため、その詳細な説明は省略する。
【００２８】この発明の実施の形態３による半導体記憶
装置は四角形状であり、５つの第１のパッド４ｂは２
つ、１つ、１つ、１つに分けて外周の四辺に沿って配置
されている。また、各第１のパッド４ｂは、半導体記憶
回路１のテスト時にプローブ針が押し当てられるプロー
ブ針領域４ｂ１と、パッケージング時にリード端子と接
続するためのワイヤが接続されるワイヤ領域４ｂ２とか
ら構成され、その面積は従来より大きい。
【００２９】次に動作について説明する。半導体記憶回
路をテストする場合、第１のパッド４ｂのプローブ針領
域４ｂ１にプローブ針８ｂを押し当て、１つずつ半導体
記憶装置をテストする。半導体記憶装置には、５つの第
１のパッド４ｂが２つ、１つ、１つ、１つに分けて外周
の四辺に沿って配置されているので、半導体記憶蔵置に
は、四方向からプローブ針８ｂが押し当てられる。
【００３０】以上のように、この実施の形態３によれ
ば、各第１のパッド４ｂは、半導体記憶回路１のテスト
時にプローブ針が押し当てられるプローブ針領域４ｂ１
と、パッケージング時にリード端子と接続するためのワ
イヤが接続されるワイヤ領域４ｂ２とから構成されるの
で、図４に示すように、パッケージング時に、リード端
子と接続するためのワイヤ１２を、プローブ針を押し当
てることにより生じるプローブ接触痕１１が設けられて
いるプローブ針領域４ｂ１とは異なるワイヤ領域４ｂ２
に接続することができ、リード端子と接続するためのワ
イヤ１２が第１のパッド４ｂに接続しにくくなることが
ないという効果が得られる。なお、図４はリード端子と
接続するためのワイヤ１２を第１のパッド４ｂに接続し
たときの、第１のパッド４ｂとワイヤ１２との状態を示
す概略図であり、図４（Ａ）は側面図、図４（Ｂ）は平
面図である。
【００３１】実施の形態４．図５はこの発明の実施の形
態４による半導体記憶装置の構成を示す平面図である。
図５には半導体ウエハに形成されている複数の半導体記
憶装置のうちの２つの半導体記憶装置の各々に設けられ
ている５つの第１のパッドにプローブ針を押し当てて半
導体記憶回路をテストしている状態を、プローブカード
の略中央に設けられている窓孔から眺めている様子が示
されている。半導体ウエハに形成されている複数の半導
体記憶装置は、以後のダイシング工程で各半導体記憶装
置に分断される。図５において、４ｃは半導体記憶回路
１のテスト時にプローブ針が押し当てられ、パッケージ
ング時にリード端子と接続するためのワイヤが接続され
る第１のパッド（パッド）である。その他の構成は実施
の形態１と同一あるいは同様であるため、その詳細な説
明は省略する。
【００３２】この発明の実施の形態４による半導体記憶
装置は四角形状であり、５つの第１のパッド４ｃは２つ
と３つに分けて外周の一辺と平行に二列に配置されてい
る。半導体記憶装置は四角形状であるため、第１のパッ
ド４ｃを外周の一辺と平行に配置する結果、第１のパッ
ド４ｃは外周の対向する二辺と平行に配置されているこ
ととなる。また、各第１のパッド４ｃは、半導体記憶回
路１のテスト時にプローブ針が押し当てられるプローブ
針領域４ｃ１と、パッケージング時にリード端子と接続
するためのワイヤが接続されるワイヤ領域４ｃ２とから
構成され、その面積は従来より大きい。
【００３３】次に動作について説明する。半導体記憶回
路をテストする場合、第１のパッド４ｃが列を為す方向
に連続して位置する２つの半導体記憶装置の各々に配置
されている第１のパッド４ｃのプローブ針領域４ｃ１に
プローブ針８を押し当てて、２つの半導体記憶装置を同
時にテストする。各半導体記憶装置には、５つの第１の
パッド４ｃが２つと３つに分けて外周の一辺と平行に二
列に配置されているので、各半導体記憶装置には、対向
する二方向からプローブ針８が押し当てられる。
【００３４】以上のように、この実施の形態４によれ
ば、５つの第１のパッド４ｃは２つと３つに分けて外周
の一辺と平行に二列に配置されているので、半導体記憶
回路をテストするとき、２つの半導体記憶装置を同時に
テストすることができる効果が得られる。
【００３５】また、この実施の形態４によれば、各第１
のパッド４ｃは、半導体記憶回路１のテスト時にプロー
ブ針が押し当てられるプローブ針領域４ｃ１と、パッケ
ージング時にリード端子と接続するためのワイヤが接続
されるワイヤ領域４ｃ２とから構成されるので、実施の
形態３の場合（図４参照）と同様に、パッケージング時
に、リード端子と接続するためのワイヤを、プローブ針
を押し当てることにより生じるプローブ接触痕が設けら
れているプローブ針領域４ｃ１とは異なるワイヤ領域４
ｃ２に接続することができ、リード端子と接続するため
のワイヤが第１のパッド４ｃに接続しにくくなることが
ないという効果が得られる。
【００３６】実施の形態５．図６はこの発明の実施の形
態５による半導体記憶装置の構成を示す平面図である。
図６には半導体ウエハに形成されている複数の半導体記
憶装置のうちの２つの半導体記憶装置の各々に設けられ
ている５つの第１のパッドにプローブ針を押し当てて半
導体記憶回路をテストしている状態を、プローブカード
の略中央に設けられている窓孔から眺めている様子が示
されている。半導体ウエハに形成されている複数の半導
体記憶装置は、以後のダイシング工程で各半導体記憶装
置に分断される。図６において、４ｄは半導体記憶回路
１のテスト時にプローブ針が押し当てられ、パッケージ
ング時にリード端子と接続するためのワイヤが接続され
る第１のパッド（パッド）である。その他の構成は実施
の形態２と同一あるいは同様であるため、その詳細な説
明は省略する。
【００３７】この発明の実施の形態５による半導体記憶
装置は四角形状であり、５つの第１のパッド４ｄは２つ
と３つに分けて外周の一辺と平行に二列に配置されてい
る。半導体記憶装置は四角形状であるため、第１のパッ
ド４ｄを外周の一辺と平行に配置する結果、第１のパッ
ド４ｄは外周の対向する二辺と平行に配置されているこ
ととなる。また、５つの第１のパッド４ｄは各第１のパ
ッド４ｄの行座標（図６中のＸ方向の座標）を異ならせ
て配置されている。また、各第１のパッド４ｄは、半導
体記憶回路１のテスト時にプローブ針が押し当てられる
プローブ針領域４ｄ１と、パッケージング時にリード端
子と接続するためのワイヤが接続されるワイヤ領域４ｄ
２とから構成され、その面積は従来より大きい。
【００３８】次に動作について説明する。半導体記憶回
路をテストする場合、第１のパッド４ｄが列を為す方向
と垂直な方向に連続して位置する２つの半導体記憶装置
の各々に配置されている第１のパッド４ｄにプローブ針
８ａを押し当てて、２つの半導体記憶装置を同時にテス
トする。各半導体記憶装置には、５つの第１のパッド４
ｄが２つと３つに分けて外周の一辺と平行に二列に配置
されており、また５つの第１のパッド４ｄが各第１のパ
ッド４ｄの行座標を異ならせて配置されているので、一
方の半導体記憶装置には、対向する二方向のうちの一方
の方向からプローブ針８ａが押し当てられ、他方の半導
体記憶装置には、対向する二方向のうちの他方の方向か
らプローブ針８ａが押し当てられる。
【００３９】以上のように、この実施の形態５によれ
ば、５つの第１のパッド４ｄは２つと３つに分けて外周
の一辺と平行に二列に配置され、また５つの第１のパッ
ド４ｄは各第１のパッド４ｄの行座標を異ならせて配置
されているので、半導体記憶回路をテストするとき、２
つの半導体記憶装置を同時にテストすることができる効
果が得られる。
【００４０】また、この実施の形態５によれば、各第１
のパッド４ｄは、半導体記憶回路１のテスト時にプロー
ブ針が押し当てられるプローブ針領域４ｄ１と、パッケ
ージング時にリード端子と接続するためのワイヤが接続
されるワイヤ領域４ｄ２とから構成されるので、実施の
形態３の場合（図４参照）と同様に、パッケージング時
に、リード端子と接続するためのワイヤを、プローブ針
を押し当てることにより生じるプローブ接触痕が設けら
れているプローブ針領域４ｄ１とは異なるワイヤ領域４
ｄ２に接続することができ、リード端子と接続するため
のワイヤが第１のパッド４ｄに接続しにくくなることが
ないという効果が得られる。
【００４１】実施の形態６．図７はこの発明の実施の形
態６による半導体記憶装置の構成を示す平面図である。
図７には半導体ウエハに形成されている複数の半導体記
憶装置のうちの２つの半導体記憶装置の各々に設けられ
ている５つの第１のパッドにプローブ針を押し当てて半
導体記憶回路をテストしている状態を、プローブカード
の略中央に設けられている窓孔から眺めている様子が示
されている。半導体ウエハに形成されている複数の半導
体記憶装置は、以後のダイシング工程で各半導体記憶装
置に分断される。図７において、４ｅは半導体記憶回路
１のテスト時にプローブ針が押し当てられ、パッケージ
ング時にリード端子と接続するためのワイヤが接続され
る第１のパッド（パッド）である。その他の構成は実施
の形態１と同一あるいは同様であるため、その詳細な説
明は省略する。
【００４２】この発明の実施の形態６による半導体記憶
装置は四角形状であり、５つの第１のパッド４ｅは２つ
と３つに分けて外周の一辺と平行に二列に配置されてい
る。半導体記憶装置は四角形状であるため、第１のパッ
ド４ｅを外周の一辺と平行に配置する結果、第１のパッ
ド４ｅは外周の対向する二辺と平行に配置されているこ
ととなる。また、各第１のパッド４ｅは、電気的に接続
された、半導体記憶回路１のテスト時にプローブ針が押
し当てられるプローブ針用パッド４ｅ１と、パッケージ
ング時にリード端子と接続するためのワイヤが接続され
るワイヤ用パッド４ｅ２とから構成されている。
【００４３】次に動作について説明する。半導体記憶回
路をテストする場合、第１のパッド４ｅが列を為す方向
に連続して位置する２つの半導体記憶装置の各々に配置
されている第１のパッド４ｅのプローブ針用パッド４ｅ
１にプローブ針８を押し当てて、２つの半導体記憶装置
を同時にテストする。各半導体記憶装置には、５つの第
１のパッド４ｅが２つと３つに分けて外周の一辺と平行
に二列に配置されているので、各半導体記憶装置には、
対向する二方向からプローブ針８が押し当てられる。
【００４４】以上のように、この実施の形態６によれ
ば、５つの第１のパッド４ｅは２つと３つに分けて外周
の一辺と平行に二列に配置されているので、半導体記憶
回路をテストするとき、２つの半導体記憶装置を同時に
テストすることができる効果が得られる。
【００４５】また、この実施の形態６によれば、各第１
のパッド４ｅは、電気的に接続された、半導体記憶回路
１のテスト時にプローブ針が押し当てられるプローブ針
用パッド４ｅ１と、パッケージング時にリード端子と接
続するためのワイヤが接続されるワイヤ用パッド４ｅ２
とから構成されるので、図８に示すように、パッケージ
ング時に、リード端子と接続するためのワイヤ１２ａ
を、プローブ針を押し当てることにより生じるプローブ
接触痕１１ａが設けられているプローブ針用パッド４ｅ
１とは異なるワイヤ用パッド４ｅ２に接続することがで
き、リード端子と接続するためのワイヤ１２ａが第１の
パッド４ｅに接続しにくくなることがないという効果が
得られる。なお、図８はリード端子と接続するためのワ
イヤ１２ａを第１のパッド４ｅに接続したときの、第１
のパッド４ｅとワイヤ１２ａとの状態を示す概略図であ
り、図８（Ａ）は側面図、図８（Ｂ）は平面図である。
【００４６】実施の形態７．図９はこの発明の実施の形
態７による半導体記憶装置の構成を示す平面図である。
図９には半導体ウエハに形成されている複数の半導体記
憶装置のうちの２つの半導体記憶装置の各々に設けられ
ている５つの第１のパッドにプローブ針を押し当てて半
導体記憶回路をテストしている状態を、プローブカード
の略中央に設けられている窓孔から眺めている様子が示
されている。半導体ウエハに形成されている複数の半導
体記憶装置は、以後のダイシング工程で各半導体記憶装
置に分断される。図９において、４ｆは半導体記憶回路
１のテスト時にプローブ針が押し当てられ、パッケージ
ング時にリード端子と接続するためのワイヤが接続され
る第１のパッド（パッド）である。その他の構成は実施
の形態２と同一あるいは同様であるため、その詳細な説
明は省略する。
【００４７】この発明の実施の形態７による半導体記憶
装置は四角形状であり、５つの第１のパッド４ｆは２つ
と３つに分けて外周の一辺と平行に二列に配置されてい
る。半導体記憶装置は四角形状であるため、第１のパッ
ド４ｆを外周の一辺と平行に配置する結果、第１のパッ
ド４ｆは外周の対向する二辺と平行に配置されているこ
ととなる。また、５つの第１のパッド４ｆは各第１のパ
ッド４ｆの行座標（図９中のＸ方向の座標）を異ならせ
て配置されている。また、各第１のパッド４ｆは、電気
的に接続された、半導体記憶回路１のテスト時にプロー
ブ針が押し当てられるプローブ針用パッド４ｆ１と、パ
ッケージング時にリード端子と接続するためのワイヤが
接続されるワイヤ用パッド４ｆ２とから構成されてい
る。
【００４８】次に動作について説明する。半導体記憶回
路をテストする場合、第１のパッド４ｆが列を為す方向
と垂直な方向に連続して位置する２つの半導体記憶装置
の各々に配置されている第１のパッド４ｆにプローブ針
８ａを押し当てて、２つの半導体記憶装置を同時にテス
トする。各半導体記憶装置には、５つの第１のパッド４
ｆが２つと３つに分けて外周の一辺と平行に二列に配置
されており、また５つの第１のパッド４ｆが各第１のパ
ッド４ｆの行座標を異ならせて配置されているので、一
方の半導体記憶装置には、対向する二方向のうちの一方
の方向からプローブ針８ａが押し当てられ、他方の半導
体記憶装置には、対向する二方向のうちの他方の方向か
らプローブ針８ａが押し当てられる。
【００４９】以上のように、この実施の形態７によれ
ば、５つの第１のパッド４ｆは２つと３つに分けて外周
の一辺と平行に二列に配置され、また５つの第１のパッ
ド４ｆは各第１のパッド４ｆの行座標を異ならせて配置
されているので、半導体記憶回路をテストするとき、２
つの半導体記憶装置を同時にテストすることができる効
果が得られる。
【００５０】また、この実施の形態７によれば、各第１
のパッド４ｆは、電気的に接続された、半導体記憶回路
１のテスト時にプローブ針が押し当てられるプローブ針
用パッド４ｆ１と、パッケージング時にリード端子と接
続するためのワイヤが接続されるワイヤ用パッド４ｆ２
とから構成されるので、実施の形態６の場合（図８参
照）と同様に、パッケージング時に、リード端子と接続
するためのワイヤを、プローブ針を押し当てることによ
り生じるプローブ接触痕が設けられているプローブ針用
パッド４ｆ１とは異なるワイヤ用パッド４ｆ２に接続す
ることができ、リード端子と接続するためのワイヤが第
１のパッド４ｆに接続しにくくなることがないという効
果が得られる。
【００５１】なお、上記の実施の形態１，４，６では、
第１のパッドが外周の一辺と平行に二列に配置されてい
る場合について説明したが、外周の一辺と平行に第１の
パッドが一列に配置されている場合であっても同一の効
果が得られる。また、上記の実施の形態２，５，７で
は、外周の一辺と平行に第１のパッドが二列に配置され
ている場合について説明したが、外周の一辺と平行に第
１のパッドが３列以上に配置されている場合であっても
同一の効果が得られる。
【００５２】また、上記の各実施の形態では、第１のパ
ッドが外周の辺に沿って配置されている場合について説
明したが、第１のパッドが中央に配置されている場合で
あっても同一の効果が得られる。
【００５３】また、上記の各実施の形態では、半導体記
憶回路および半導体テスト回路以外の半導体回路として
論理回路が設けられている場合について説明したが、半
導体記憶回路および半導体テスト回路以外の半導体回路
としてマイクロプロセッサやアナログ回路が設けられて
いる場合であっても同一の効果が得られる。
【００５４】また、上記の各実施の形態における半導体
記憶回路として、３２ビット以上のワイドバスを有する
ものを用いることもできる。
【００５５】
【発明の効果】以上のように、この発明によれば、複数
のパッドが、当該半導体記憶装置の外周の一辺と平行に
一列あるいは二列に配置されているので、半導体記憶回
路をテストするときに、複数の半導体記憶装置を同時に
テストすることができる効果がある。
【００５６】また、この発明によれば、複数のパッド
が、各パッドの行座標を異ならせて当該半導体記憶装置
の外周の一辺と平行に二列以上に配置されているので、
半導体記憶回路をテストするときに、複数の半導体記憶
装置を同時にテストすることができる効果がある。
【００５７】さらに、この発明によれば、各パッドが、
プローブ針が押し当てられるプローブ針領域と、ワイヤ
が接続されるワイヤ領域とから構成されているので、パ
ッケージング時に、リード端子と接続するためのワイヤ
がパッドに接続しにくくなることがないという効果があ
る。
【００５８】さらに、この発明によれば、各パッドが、
電気的に接続された、プローブ針が押し当てられるプロ
ーブ針用パッドと、ワイヤが接続されるワイヤ用パッド
とから構成されているので、パッケージング時に、リー
ド端子と接続するためのワイヤがパッドに接続しにくく
なることがないという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体記憶装
置の構成を示す平面図である。
【図２】 この発明の実施の形態２による半導体記憶装
置の構成を示す平面図である。
【図３】 この発明の実施の形態３による半導体記憶装
置の構成を示す平面図である。
【図４】 この発明の実施の形態３の説明に用いる、リ
ード端子と接続するためのワイヤを第１のパッドに接続
したときの、第１のパッドとワイヤとの状態を示す概略
図である。
【図５】 この発明の実施の形態４による半導体記憶装
置の構成を示す平面図である。
【図６】 この発明の実施の形態５による半導体記憶装
置の構成を示す平面図である。
【図７】 この発明の実施の形態６による半導体記憶装
置の構成を示す平面図である。
【図８】 この発明の実施の形態６の説明に用いる、リ
ード端子と接続するためのワイヤを第１のパッドに接続
したときの、第１のパッドとワイヤとの状態を示す概略
図である。
【図９】 この発明の実施の形態７による半導体記憶装
置の構成を示す平面図である。
【図１０】 従来の半導体記憶装置の構成を示す平面図
である。
【図１１】 従来の説明に用いる、半導体記憶回路のテ
スト工程において、第１のパッドにプローブ針を押し当
てたときの、第１のパッドおよびプローブ針の状態を示
す概略的な側面図である。
【図１２】 従来の説明に用いる、半導体記憶回路のテ
スト工程において、第１のパッドにプローブ針を押し当
て、その後、第１のパッドからプローブ針を取り除いた
ときの、第１のパッドの状態を示す概略的な平面図であ
る。
【図１３】 従来の説明に用いる、リード端子と接続す
るためのワイヤを第１のパッドに接続したときの、第１
のパッドとワイヤとの状態を示す概略図である。
【符号の説明】
１ 半導体記憶回路、１ａ 第１の記憶回路、１ｂ 第
２の記憶回路、２ 半導体テスト回路、３ 論理回路
（半導体回路）、４，４ａ〜４ｆ 第１のパッド（パッ
ド）、４ｂ１，４ｃ１，４ｄ１ プローブ針領域、４ｂ
２，４ｃ２，４ｄ２ ワイヤ領域、４ｅ１，４ｆ１ プ
ローブ針用パッド、４ｅ２，４ｆ２ ワイヤ用パッド、
８，８ａ，８ｂ プローブ針、１２，１２ａ ワイヤ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４７１ Ｈ０１Ｌ 21/82 Ｒ (72)発明者 畠中 真 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中野 敏男 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 須藤 優子 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１の記憶回路と該第１の記憶回路が正
    常に機能しない場合に上記第１の記憶回路に代わりに使
    用される第２の記憶回路とを含む半導体記憶回路と、該
    半導体記憶回路をテストするための半導体テスト回路
    と、上記半導体記憶回路および上記半導体テスト回路以
    外の半導体回路と、上記半導体記憶回路のテスト時にプ
    ローブ針が押し当てられ、パッケージング時にリード端
    子と接続するためのワイヤが接続される複数のパッドと
    を同一の基板上に備えた構成の半導体記憶装置におい
    て、 複数の上記パッドは、当該半導体記憶装置の外周の一辺
    と平行に一列あるいは二列に配置されていることを特徴
    とする半導体記憶装置。
  2. 【請求項２】 第１の記憶回路と該第１の記憶回路が正
    常に機能しない場合に上記第１の記憶回路に代わりに使
    用される第２の記憶回路とを含む半導体記憶回路と、該
    半導体記憶回路をテストするための半導体テスト回路
    と、上記半導体記憶回路および上記半導体テスト回路以
    外の半導体回路と、上記半導体記憶回路のテスト時にプ
    ローブ針が押し当てられ、パッケージング時にリード端
    子と接続するためのワイヤが接続される複数のパッドと
    を同一の基板上に備えた構成の半導体記憶装置におい
    て、 複数の上記パッドは、各上記パッドの行座標を異ならせ
    て当該半導体記憶装置の外周の一辺と平行に二列以上に
    配置されていることを特徴とする半導体記憶装置。
  3. 【請求項３】 第１の記憶回路と該第１の記憶回路が正
    常に機能しない場合に上記第１の記憶回路に代わりに使
    用される第２の記憶回路とを含む半導体記憶回路と、該
    半導体記憶回路をテストするための半導体テスト回路
    と、上記半導体記憶回路および上記半導体テスト回路以
    外の半導体回路と、上記半導体記憶回路のテスト時にプ
    ローブ針が押し当てられ、パッケージング時にリード端
    子と接続するためのワイヤが接続される複数のパッドと
    を同一の基板上に備えた構成の半導体記憶装置におい
    て、 各上記パッドは、上記プローブ針が押し当てられるプロ
    ーブ針領域と、上記ワイヤが接続されるワイヤ領域とか
    ら構成されていることを特徴とする半導体記憶装置。
  4. 【請求項４】 各パッドは、プローブ針が押し当てられ
    るプローブ針領域と、ワイヤが接続されるワイヤ領域と
    から構成されていることを特徴とする請求項１記載の半
    導体記憶装置。
  5. 【請求項５】 各パッドは、プローブ針が押し当てられ
    るプローブ針領域と、ワイヤが接続されるワイヤ領域と
    から構成されていることを特徴とする請求項２記載の半
    導体記憶装置。
  6. 【請求項６】 各パッドは、電気的に接続された、プロ
    ーブ針が押し当てられるプローブ針用パッドと、ワイヤ
    が接続されるワイヤ用パッドとから構成されていること
    を特徴とする請求項１記載の半導体記憶装置。
  7. 【請求項７】 各パッドは、電気的に接続された、プロ
    ーブ針が押し当てられるプローブ針用パッドと、ワイヤ
    が接続されるワイヤ用パッドとから構成されていること
    を特徴とする請求項２記載の半導体記憶装置。
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