JP2014229632A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明は、半導体基板12と、半導体基板上に設けられた信号配線16と、実装に用いられる領域13a、及び試験に用いられる領域13bを含み、領域13a及び13bは信号配線16と対向してなり、容量性結合により信号配線16と接続されてなるパッド13と、具備する半導体装置である。本発明によれば特性の差異を抑制することができる。
【選択図】図2
Description
Effect Transistor:電界効果トランジスタ)12aが形成されている。
Current:DC)成分及び低周波数のノイズをカットするフィルタとして機能する。またキャパシタCはサージを抑制する。従って、半導体装置100の特性が改善する。
直径R1=120μm
長さL1=200μm
長さL2=80μm
幅W1=120μm
幅W2=80μm
絶縁層14の材料:ポリイミド(比誘電率:6)
12 半導体基板
12a FET
13 パッド
13a、13b 領域
13c 下地層
13d 境界
14、14a〜14e 絶縁層
15 ストリップライン
16 信号配線
16a 配線部
16b 電極面
16c 接続箇所
17 配線
18 基準層
26 半田ボール
30 基板
40 プローブ
C キャパシタ
Claims (9)
- 半導体基板と、
前記半導体基板上に設けられた信号配線と、
実装に用いられる第1領域、及び試験に用いられる第2領域を含み、前記第1領域及び前記第2領域は前記信号配線と対向してなり、容量性結合により前記信号配線と接続されてなるパッドと、を具備することを特徴とする半導体装置。 - 前記信号配線は、配線部と、前記配線部より大きな幅を有し前記配線部に接続された電極面とを含み、
前記電極面は、前記パッドの前記第1領域と前記第2領域と対向してなることを特徴とする請求項1記載の半導体装置。 - 前記信号配線の前記電極面は、前記第1領域及び前記第2領域の全てを含むように前記第1領域及び前記第2領域と対向する面であることを特徴とする請求項2記載の半導体装置。
- 前記信号配線と前記パッドとの間は直流的には分離されてなることを特徴とする請求項1から3いずれか一項記載の半導体装置。
- 前記配線部と前記電極面とは異なる層に設けられてなり、前記配線部と前記電極面との間は、前記第1領域と前記第2領域との境界と対向する位置において接続されていることを特徴とする請求項2から4いずれか一項記載の半導体装置。
- 前記信号配線と前記パッドとは異なる層に設けられ、前記信号配線と前記パッドとの間に設けられた絶縁層を介した容量性結合によって、前記信号配線と前記パッドとは接続されることを特徴とする請求項1から5いずれか一項記載の半導体装置。
- 前記配線と前記電極面とは同一の平面内に位置することを特徴とする請求項2から6いずれか一項記載の半導体装置。
- 基準電位を有する基準層を具備し、
前記信号配線と前記基準層とは伝送線路を形成することを特徴とする請求項1から7いずれか一項記載の半導体装置。 - 前記第1領域及び前記第2領域と、前記基準層とは同じ平面内に形成されてなることを特徴とする請求項8記載の半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024023969A1 (ja) * | 2022-07-27 | 2024-02-01 | 日本電信電話株式会社 | 検査用パターンおよびそれを備えた半導体集積回路 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02304963A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 半導体集積回路装置 |
JPH06112406A (ja) * | 1992-09-30 | 1994-04-22 | Toshiba Corp | 半導体集積回路 |
JPH08330525A (ja) * | 1995-05-30 | 1996-12-13 | At & T Corp | 半導体素子と集積回路 |
JPH1187441A (ja) * | 1997-09-09 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2003249534A (ja) * | 2002-02-25 | 2003-09-05 | Matsushita Electric Ind Co Ltd | 高周波回路、高周波回路装置 |
JP2003309121A (ja) * | 2002-04-16 | 2003-10-31 | National Institute Of Advanced Industrial & Technology | 多層微細配線構造およびその作製方法 |
JP2004014771A (ja) * | 2002-06-06 | 2004-01-15 | Hitachi Ltd | 半導体装置 |
JP2009130217A (ja) * | 2007-11-26 | 2009-06-11 | Nec Electronics Corp | 半導体装置および当該半導体装置の製造方法 |
US20100295043A1 (en) * | 2009-05-20 | 2010-11-25 | Renesas Technology Corp. | Semiconductor device |
JP2011040759A (ja) * | 2002-03-13 | 2011-02-24 | Freescale Semiconductor Inc | ボンドパッドを有する半導体装置およびそのための方法 |
-
2013
- 2013-05-17 JP JP2013105496A patent/JP6149503B2/ja active Active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02304963A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 半導体集積回路装置 |
JPH06112406A (ja) * | 1992-09-30 | 1994-04-22 | Toshiba Corp | 半導体集積回路 |
JPH08330525A (ja) * | 1995-05-30 | 1996-12-13 | At & T Corp | 半導体素子と集積回路 |
JPH1187441A (ja) * | 1997-09-09 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2003249534A (ja) * | 2002-02-25 | 2003-09-05 | Matsushita Electric Ind Co Ltd | 高周波回路、高周波回路装置 |
JP2011040759A (ja) * | 2002-03-13 | 2011-02-24 | Freescale Semiconductor Inc | ボンドパッドを有する半導体装置およびそのための方法 |
JP2003309121A (ja) * | 2002-04-16 | 2003-10-31 | National Institute Of Advanced Industrial & Technology | 多層微細配線構造およびその作製方法 |
JP2004014771A (ja) * | 2002-06-06 | 2004-01-15 | Hitachi Ltd | 半導体装置 |
JP2009130217A (ja) * | 2007-11-26 | 2009-06-11 | Nec Electronics Corp | 半導体装置および当該半導体装置の製造方法 |
US20100295043A1 (en) * | 2009-05-20 | 2010-11-25 | Renesas Technology Corp. | Semiconductor device |
JP2010272622A (ja) * | 2009-05-20 | 2010-12-02 | Renesas Electronics Corp | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024023969A1 (ja) * | 2022-07-27 | 2024-02-01 | 日本電信電話株式会社 | 検査用パターンおよびそれを備えた半導体集積回路 |
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Publication number | Publication date |
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