JP2004014771A

JP2004014771A - 半導体装置

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Publication number: JP2004014771A
Application number: JP2002165554A
Authority: JP
Inventors: Satoshi Ueno; 上野　聡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-06-06
Filing date: 2002-06-06
Publication date: 2004-01-15
Anticipated expiration: 2022-06-06
Also published as: JP4231663B2

Abstract

【課題】ワイヤボンディング法を用い、高速ＬＳＩが形成された半導体チップを搭載するパッケージを形成する手段を提供する。
【解決手段】第４層配線１４Ａの領域ＣＡＰＡおよび第１層配線１１を容量電極とし、第１層配線１１と第４層配線１４Ａとの間の層間絶縁膜を容量絶縁膜とするキャパシタを形成することにより、このキャパシタにおける容量成分によってワイヤにおけるインダクタンス成分を相殺し、第４層配線１４Ａにおける線路インピーダンスの変動を防ぎ、パッケージ内の信号伝送線路の特性インピーダンス整合を図る。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、高周波での信号伝送および広帯域での高速な信号伝送が要求される半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば光通信用ＩＣのような高速ＬＳＩが形成された半導体チップを搭載するパッケージに対しては、ＤＣから実際に使用される高周波帯域までの広帯域の信号伝送が要求されている。特に、１０Ｇｂｉｔ／ｓｅｃ以上のビットレートにおいて、前記パッケージに対しては、高周波でのインピーダンス整合および低損失が要求されている。このような要求に対する対策として、信号伝送線路を形成したパッケージ基板の主面上に半導体チップをフェイスダウン方式で実装し、信号伝送線路の一端を半導体チップの主面に形成した電極パッドの直下まで延在することによって、信号伝送線路と電極パッドとがバンプ電極を介して電気的に接続するように実装する手段が考えられる。この手段によれば、信号伝送線路と半導体チップとを最短距離で接続することができるので、信号伝送線路から半導体チップの電極パッドに到るまでの伝送特性を良好に保存することができる。パッケージング材料としてセラミックを用いることにより、低損失でインピーダンス整合のとれた伝送線を形成することができる。また、パッケージング材料としてセラミックを用いて気密封止することによって半導体チップを外部環境から保護し、機械的強度、耐湿性、耐熱性および放熱性などに優れるパッケージを実現することができる。
【０００３】
たとえば特開平７−１４７３５２号公報では、パッケージ基板上に形成された信号伝送線路の配線幅を半導体チップと重なる領域で狭くし、半導体チップと信号伝送線路との間に形成される容量に起因するインピーダンスの低下を補償することによって、パッケージ内の信号伝送線路の特性インピーダンス整合を図る技術について開示されている。また、セラミックから形成されたパッケージ基板を用いることにより、パッケージにおける伝送信号の損失を低減する技術についても開示されている。
【０００４】
【発明が解決しようとする課題】
上記したようなパッケージ基板の主面上に半導体チップをフェイスダウン方式で実装する場合には、半導体チップの主面に形成した電極パッド上にバンプ電極（はんだボール）を形成する必要がある。このバンプ電極は、たとえば個々の半導体チップに切断する前の半導体ウェハの主面にフォトレジスト膜を形成およびパターニングした後、めっき法などを用いて電極パッド上に形成することになる。そのため、たとえば電極パッドとパッケージ基板とをワイヤボンディングすることで実装する手段に比べて、半導体ウェハに対しての処理工程数が増加してしまうこととなり、半導体ウェハの製造コストが高価になってしまうことになる。
【０００５】
また、半導体チップをフェイスダウン方式で実装することから、実装工程時においては、バンプ電極とパッケージ基板との接続部分が視認できなくなる。そのため、たとえばワイヤボンディング法によって半導体チップをパッケージ基板に実装する場合に比べて実装が困難になってしまうことから、パッケージの製造コストが高価になってしまうことになる。
【０００６】
また、パッケージング材料としてセラミックを用いた場合には、たとえばプラスチックを用いた場合に比べて材料コストが高くなることから、パッケージの製造コストが高価になってしまうことになる。
【０００７】
そこで、本発明者は、ワイヤボンディング法およびエポキシ樹脂などのプラスチックをパッケージング材料としたパッケージング法を用い、高速ＬＳＩが形成された半導体チップを搭載するパッケージを形成する手段について検討している。その中で、本発明者は以下のような課題を見出した。
【０００８】
すなわち、ワイヤボンディング法を用いることによって、ボンディングワイヤ部においてインピーダンスが増加することから、信号伝送線路から半導体チップの電極パッドに到るまでの伝送特性を良好に保存することができなくなってしまう問題が存在する。
【０００９】
本発明の目的は、ワイヤボンディング法を用い、高速ＬＳＩが形成された半導体チップを搭載するパッケージを形成する手段を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、半導体基板上に形成され、接地電位と電気的に接続された第１配線と、前記第１配線上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、信号伝送線路である第２配線とを有し、前記第２配線は第１領域と第２領域と第３領域とを含み、前記第２配線の前記第１領域にはボンディングワイヤが接続され、前記第２配線の前記第２領域における配線幅は前記第３領域における配線幅よりも大きいものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態の説明に用いる図面においては、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１４】
（実施の形態１）
本実施の形態１の半導体装置は、たとえば光通信用ＩＣ（高速ＬＳＩ）が形成された半導体チップを搭載するパッケージである。図１は本実施の形態１の半導体装置の要部平面図であり、図２は図１中のＡ−Ａ線に沿った断面図であり、図３は図１中のＢ−Ｂ線に沿った断面図であり、図４は本実施の形態１の半導体装置の要部断面図である。
【００１５】
図２および図３に示すように、本実施の形態１の半導体装置は、たとえば半導体素子が形成されるボンド基板となる単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）層）とベース基板となる単結晶シリコンとを酸化膜（ＢＯＸ（Ｂｕｒｉｅｄ　Ｏｘｉｄｅ）層）を介して接着した後、ボンド基板を薄膜化することによって形成した半導体基板１を用いて形成される。図２および図３中での図示を省略したＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路（第１回路）ＩＯ（図１参照）が形成される領域において、半導体基板１のＳＯＩ層には、たとえばｎｐｎ型バイポーラトランジスタおよびｐｎｐ型バイポーラトランジスタのうちの少なくとも一方が形成されている。
【００１６】
半導体基板１上には、下層から順に第１層配線（第１配線）１１を含む配線層（第１配線層）、第２層配線１２を含む配線層、第３層配線１３を含む配線層および第４層配線１４Ａ、１４Ｂを含む配線層（第２配線層）が形成されている。これらの配線は、たとえばＴｉ（チタン）膜、ＴｉＮ（窒化チタン）膜およびＴｉ膜を積層してなるバリア導体膜と、主導電層となるＡｌ（アルミニウム）合金膜と、Ｔｉ膜およびＴｉＮ膜を積層してなるバリア導体膜との積層膜をパターニングすることで形成することができる。最上層配線となる第４層配線１４Ａ、１４Ｂの主導電層のＡｌ合金膜は、他の配線の主導電層のＡｌ合金膜より相対的に厚い膜厚で形成されている。また、第１層配線１１と半導体基板１との間および各配線間には、たとえば酸化シリコンからなる層間絶縁膜（第１絶縁膜）１５が形成されている。第４層配線１４Ａを除く各配線間は、プラグ１７を介して電気的に接続されている。このプラグ１７は、たとえば層間絶縁膜１５に形成した孔部内にＴｉ膜とＴｉＮ膜とからなる積層膜およびＷ膜を順次堆積した後、その孔部の外部の積層膜およびＷ膜を除去することによって形成することができる。
【００１７】
第４層配線（第２配線）１４Ａは、信号伝送線であり、Ｉ／Ｏ回路１９と電気的に接続されている。また、第４層配線１４Ａおよび第１層配線１１は、その間に誘電体（層間絶縁膜１５）を挟むことにより、いわゆるマイクロストリップ線路（構造）を形成している。第４層配線１４Ｂは、第３層配線１３、第２層配線１２および第１層配線１１を介して接地（基準）電位（ＧＮＤ）と電気的に接続されている。また、第４層配線１４Ａ、１４Ｂの端部の領域（パッド領域）ＰＡＤ（図１参照）は、ワイヤボンディングのためのボンディングパッドとなっている。第４層配線１４Ａ、１４Ｂの上部には、下層から酸化シリコン膜、窒化シリコン膜およびポリイミド膜を積層してなる保護膜１８が形成されている。この保護膜１８には、前記ボンディングパッド上において開口部１９が形成されている。
【００１８】
図４に示すように、本実施の形態１の光通信用ＩＣが形成された半導体チップ２１は、たとえばリードフレームのダイパッド２２Ａに接着され、第４層配線１４Ａ、１４Ｂの端部の領域ＰＡＤ（図１参照）とアウターリード２２ＢとがＡｕ（金）からなるワイヤ２３によってワイヤボンディングされ、エポキシ樹脂２４によって封止されることによってパッケージングされている。エポキシ樹脂２４のようなプラスチックをパッケージング材料として用いることにより、たとえばセラミックをパッケージング材料として用いた場合よりも相対的にパッケージの製造コストを低減することができる。
【００１９】
ところで、本実施の形態１のパッケージにおける線路インピーダンスＺは、インダクタンスをＬとし容量をＣとすると、簡易的にＺ＝（Ｌ／Ｃ）^１／２と表すことができる。線路インピーダンスＺは、パッケージ内の信号伝送線路の特性インピーダンス整合を図るために、たとえば５０Ωというように所定の値（第１の値）で規定される。上記したように、本実施の形態１においては、半導体チップ２１とリードフレームとをワイヤボンディングする手段が用いられている。そのため、ワイヤ２３におけるインダクタンス成分が加わることにより、線路インピーダンスＺが変動してしまうことになる。そこで、本実施の形態１では、第４層配線１４Ａについて、領域ＰＡＤを含む端部からの領域（第１領域）ＣＡＰＡをＩ／Ｏ回路ＩＯに向かって延在する領域（第３領域）に比べて配線幅を広く形成する。ここで、本実施の形態において、配線幅とは、配線の延在方向と直交する方向における配線の大きさのことを示すものとする。そして、第４層配線１４Ａの領域ＣＡＰＡおよび第１層配線１１を容量電極とし、第１層配線１１と第４層配線１４Ａとの間の３層の層間絶縁膜１５を容量絶縁膜とするキャパシタを形成する。また、第４層配線１４Ａについて、領域ＰＡＤを含む端部からの領域ＣＡＰＡの配線幅をボンディングパッドとなっている部分とすることにより、所定の容量値のキャパシタの設計を容易にすることが可能となる。このキャパシタを形成することにより、キャパシタにおける容量成分によってワイヤ２３におけるインダクタンス成分を相殺することができる。それにより、ワイヤ２３を用いたワイヤボンディング法によって半導体チップ２１とアウターリード２２Ｂとを電気的に接続した際に、線路インピーダンスＺの変動を防ぎ、パッケージ内の信号伝送線路の特性インピーダンス整合を図ることが可能となる。第４層配線１４Ａを伝わる信号の伝送速度（周波数）が大きくなるに従って、信号の反射が懸念されるが、パッケージ内の信号伝送線路の特性インピーダンス整合をとることができるので、第４層配線１４Ａを伝わる信号が高周波（たとえば周波数１ＧＨｚ程度以上）である場合においても、信号の反射を防ぐことが可能となる。
【００２０】
また、第１層配線１１および第４層配線１４Ａを用いて所定の容量値のキャパシタを形成する場合に、第１層配線１１と第４層配線１４Ａとの間の層間絶縁膜１５の膜厚が薄くなると、それに合わせて上記領域ＣＡＰＡにおける第４層配線１４Ａの配線幅を狭くし、領域ＣＡＰＡにおける第４層配線１４Ａの面積を小さくする必要がある。この場合、配線幅を狭くすることに伴って、第４層配線１４Ａの加工精度が低下してしまうことが懸念される。また、第４層配線１４Ａの配線幅が狭くなることによって、第４層配線１４Ａの抵抗成分が増加し、信号伝送線である第４層配線１４Ａを伝わる信号の品質が低下してしまうことも懸念される。一方、本実施の形態１においては、第１層配線１１と第４層配線１４Ａとの間には３層の層間絶縁膜１５が形成されていることから、そのような不具合を解消することができる。
【００２１】
また、第４層配線１４Ａは、領域ＣＡＰＡとそれ以外の領域とが平面で順テーパー状に形成された領域（第２領域）３１を介して連続するように形成する。この領域３１を設けずに領域ＣＡＰＡのみで容量調整を行った場合には、上記線路インピーダンスＺが低下してしまうことが懸念されるが、領域３１を設けることによってそのような不具合を防ぐことが可能となる。
【００２２】
また、前述したように、ボンディングパッドとなっている第４層配線１４Ａ、１４Ｂの領域ＰＡＤは、第４層配線１４Ａ、１４Ｂの端部に配置されている。ここで、第４層配線１４Ａについては、その端部が半導体チップ２１の外周部近くに達するようにパターニングすることによってワイヤ２３の長さを短くすることが可能となる。すなわち、ワイヤ２３の長さを短くできることによって、ワイヤ２３のインダクタンス成分を低減することができる。それにより、上記キャパシタの容量値についても小さく設定することが可能となる。その結果、高周波信号を第４層配線１４Ａに伝送する場合でも、損失なく伝送することができる。
【００２３】
本発明者は、ワイヤ２３のインダクタンスを１ｎＨとし、第４層配線１４Ａの領域ＰＡＤと領域３１との間の距離Ｌ１（図１参照）を０μｍ、５０μｍおよび１００μｍの３通りに設定した場合における第４層配線１４Ａの信号反射特性の容量依存性について実験により調べた。図５に示すように、その距離Ｌ１が大きくなるに従って、第４層配線１４Ａを伝わる信号の周波数に対する電圧定在波比（Ｖｏｌｔａｇｅ　Ｓｔａｎｄｉｎｇ　Ｗａｖｅ　Ｒａｔｉｏ；ＶＳＷＲ）は小さくなる。この電圧定在波比が小さくなるということは、上記第１層配線１１（図１〜図３参照）、第４層配線１４Ａおよび層間絶縁膜１５（図１〜図３参照）を用いて形成したキャパシタの容量値が大きくなり、伝送信号の損失が大きくなることになる。前述したように、本実施の形態１の半導体装置は光通信用ＩＣであり、第４層配線１４Ａを伝わる信号の周波数は１２ＧＨｚ程度以下である。図５に示したように、上記距離Ｌ１が１００μｍである第４層配線１４Ａにこのような周波数帯の信号が伝わる場合には、伝送信号の損失が大きくなることから、距離Ｌ１を１００μｍで設計することは不適ということになる。一方、電圧定在波比が大きくなるということは、第４層配線１４Ａを伝わる信号の反射が大きくなるということになる。また前述したように、第４層配線１４Ａを伝わる信号の伝送速度（周波数）が大きくなるに従って伝送信号の反射は大きくなるものであり、本実施の形態１の半導体装置は光通信用ＩＣであることから、第４層配線１４Ａには高周波（たとえば周波数１ＧＨｚ程度以上）信号が伝わる。そのため、図５に示したように、距離Ｌ１が０μｍである場合には、第４層配線１４Ａを伝わる信号の反射が大きくなり、距離Ｌ１を０μｍで設計することは不適ということになる。そこで、距離Ｌ１を０μｍと１００μｍとの間の５０μｍで設計すると、第４層配線１４Ａにおける伝送信号の損失および反射の双方を防ぐことが可能となる。なお、本発明者による実験においては、距離Ｌ１を５０μｍとすることで第４層配線１４Ａにおける伝送信号の損失および反射の双方を防ぐことが可能となったが、この距離Ｌ１は、第４層配線１４Ａ以外の部材の設計値に合わせて変更可能であることは言うまでもない。
【００２４】
上記したように、本実施の形態１によれば、ワイヤ２３を用いたワイヤボンディング法によって半導体チップ２１とアウターリード２２Ｂとを電気的に接続した場合において、パッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。それにより、本実施の形態１の光通信用ＩＣにおいては、信号の伝送速度を向上することができる。また、第４層配線１４Ａにおける伝送信号の損失および反射の双方を防ぐことができるので、伝送信号の波形が歪んでしまうことを防ぐことができる。それにより、本実施の形態１の半導体装置の信号の受信感度を向上することができる。
【００２５】
（実施の形態２）
次に、本実施の形態２の半導体装置について説明する。図６は本実施の形態２の半導体装置の要部平面図であり、図７は図６中のＡ−Ａ線に沿った断面図であり、図８は図６中のＢ−Ｂ線に沿った断面図である。
【００２６】
本実施の形態２の半導体装置は、前記実施の形態１の半導体装置における第１層配線１１（図１〜図３参照）の平面形状を変化させたものである。すなわち、図６〜図８に示すように、ボンディングパッドとなっている第４層配線１４Ａ、１４Ｂの端部の領域ＰＡＤの下部に、第１層配線１１が配置されないように第１層配線１１をパターニングするものである。これにより、領域ＰＡＤにおいては、第４層配線１４Ａ、１４Ｂと第１層配線１１との間に第４層配線１４Ａ、１４Ｂおよび第１層配線１１より相対的に機械的強度の小さい層間絶縁膜１５は存在しないことになるので、そのボンディングパッドにワイヤ２３（図４参照）をボンディングする際の衝撃を緩和することができる。その結果、層間絶縁膜１５にクラックが生じてしまうことを防ぐことができる。
【００２７】
上記のような本実施の形態２の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００２８】
（実施の形態３）
次に、本実施の形態３の半導体装置について説明する。図９は本実施の形態３の半導体装置の要部平面図であり、図１０は図９中のＡ−Ａ線に沿った断面図であり、図１１は図９中のＢ−Ｂ線に沿った断面図である。
【００２９】
本実施の形態３の半導体装置は、前記実施の形態３の半導体装置における第１層配線１１（図１〜図３参照）の平面形状を変化させたものである。すなわち、平面において第１層配線１１を領域ＰＡＤに配置されるようにパターニングするものである。それにより、平面において前記実施の形態１の場合より小面積の第１層配線１１と第４層配線１４Ａとを用いて容量成分を形成し、本実施の形態３のパッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。
【００３０】
上記のような本実施の形態３の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００３１】
（実施の形態４）
次に、本実施の形態４の半導体装置について説明する。図１２は本実施の形態４の半導体装置の要部平面図であり、図１３は図１２中のＣ−Ｃ線に沿った断面図である。
【００３２】
本実施の形態２の半導体装置は、前記実施の形態１の半導体装置における第４層配線（第３配線）１４Ｂ（図１〜図３参照）の平面形状を変化させたものである。すなわち、図１２および図１３に示すように、本実施の形態４の半導体装置において第４層配線１４Ａ、１４Ｂは、一定の間隔を隔てて配置されるコプレーナ構造を形成するものである。これにより、第４層配線１４Ａと第４層配線１４Ｂとの間で、容量成分Ｃ１を形成することができる。このような容量成分Ｃ１を形成することによっても、パッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。また、その容量成分Ｃ１は、第４層配線１４Ａ、１４Ｂの厚さｔ、および第４層配線１４Ａと第４層配線１４Ｂとの間隔ｓが要素となって決定されるものである。そのため、これらの値に比べて大きな３層の層間絶縁膜１５（図２および図３参照）の膜厚の制御によって容量値を制御する前記実施の形態１に比べて、本実施の形態４における容量成分Ｃ１の容量値の制御を容易にすることができる。
【００３３】
上記のような本実施の形態４の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００３４】
（実施の形態５）
次に、本実施の形態５の半導体装置について説明する。図１４および図１５は、本実施の形態５の半導体装置の要部断面図である。
【００３５】
本実施の形態５の半導体装置は、前記実施の形態１における第１層配線１１（図１〜図３参照）を省略したものである。すなわち、図１４および図１５に示すように、半導体基板１のＳＯＩ層を接地（基準）電位（ＧＮＤ）と電気的に接続し、第４層配線１４Ｂと電気的に接続する第２層配線１２をプラグ１７を介してそのＳＯＩ層と電気的に接続したものである。これにより、本実施の形態５においては、前記実施の形態１において第１層配線１１と第４層配線１４Ａとの間で形成した容量成分と同様の容量成分を半導体基板（ＳＯＩ層）と第４層配線１４Ａとの間で形成することができる。その結果、本実施の形態５によれば、第１層配線１１を形成する工程を省略することができるので、本実施の形態５の半導体装置の製造工程数を低減することができる。すなわち、本実施の形態５の半導体装置の製造に要するＴＡＴ（Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ）を短縮することが可能となる。
【００３６】
上記のような本実施の形態５の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００３７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３８】
前記実施の形態においては、第１層配線と第４層配線との間に２層の配線が形成されている場合について例示したが、１層の配線または３層以上の配線としてもよい。
【００３９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）接地電位と電気的に接続する第１配線およびボンディングワイヤが接続されるパッドとなる第２配線を容量電極とし、第１配線と第２配線との間の第１絶縁膜を容量絶縁膜とする容量成分を形成するので、高速ＬＳＩが形成された半導体チップを搭載するパッケージをワイヤボンディング法を用いて形成する場合においてもパッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。
（２）高速ＬＳＩが形成された半導体チップが搭載されたパッケージにおいて、信号伝送線路の特性インピーダンス整合をとることができるので、信号伝送線路を伝わる信号が高周波であっても信号の反射を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の要部平面図である。
【図２】図１中のＡ−Ａ線に沿った断面図である。
【図３】図１中のＢ−Ｂ線に沿った断面図である。
【図４】本発明の実施の形態１である半導体装置の要部断面図である。
【図５】本発明の実施の形態１である半導体装置における信号伝送線路の信号反射特性の容量依存性について示す説明図である。
【図６】本発明の実施の形態２である半導体装置の要部平面図である。
【図７】図６中のＡ−Ａ線に沿った断面図である。
【図８】図６中のＢ−Ｂ線に沿った断面図である。
【図９】本発明の実施の形態３である半導体装置の要部平面図である。
【図１０】図９中のＡ−Ａ線に沿った断面図である。
【図１１】図９中のＢ−Ｂ線に沿った断面図である。
【図１２】本発明の実施の形態４である半導体装置の要部平面図である。
【図１３】図１２中のＣ−Ｃ線に沿った断面図である。
【図１４】本発明の実施の形態５である半導体装置の要部断面図である。
【図１５】本発明の実施の形態５である半導体装置の要部断面図である。
【符号の説明】
１　半導体基板
１１　第１層配線（第１配線）
１２　第２層配線
１３　第３層配線
１４Ａ　第４層配線（第２配線）
１４Ｂ　第４層配線（第３配線）
１５　層間絶縁膜（第１絶縁膜）
１７　プラグ
１８　保護膜
１９　開口部
２１　半導体チップ
２２Ａ　ダイパッド
２２Ｂ　アウターリード
２３　ワイヤ
２４　エポキシ樹脂
３１　領域（第２領域）
３２　領域
ＣＡＰＡ　領域（第１領域）
ＩＯ　Ｉ／Ｏ回路（第１回路）
ＰＡＤ　領域（パッド領域）

Claims

半導体基板上に形成され、接地電位と電気的に接続された第１配線と、
前記第１配線上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、信号伝送線路である第２配線とを有し、
前記第２配線は第１領域と第２領域と第３領域とを含み、
前記第２配線の前記第２領域は、前記第１領域および前記第３領域の間に位置し、
前記第２配線の前記第１領域にはボンディングワイヤが接続され、
前記第２配線の前記第２領域における配線幅は前記第３領域における配線幅よりも大きいことを特徴とする半導体装置。
請求項１記載の半導体装置において、前記第２配線の前記第１領域は、下部に前記第１配線の存在しない位置に配置されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、前記第１配線は前記第２配線の前記第１領域の下部に配置されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、前記第２配線を含む第２配線層は接地電位と電気的に接続された第３配線を含み、前記第２配線と前記第３配線とは一定の間隔を隔てて配置され、前記第２配線および前記第３配線を容量電極とする容量成分が形成されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、前記第１配線を含む第１配線層と前記第２配線を含む第２配線層との間には、少なくとも１層の配線層が形成されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、前記第２配線の前記第２領域は平面順テーパー形状で形成されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、前記第２配線における前記第１領域は、前記第２配線の端部に配置されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、前記第２配線の第３領域は、前記半導体基板上に形成された第１回路に向かって延在し、前記第１回路と電気的に接続していることを特徴とする半導体装置。
請求項１記載の半導体装置において、前記第１配線および前記第２配線の前記第３領域は、マイクロストリップ構造を形成していることを特徴とする半導体装置。
請求項１記載の半導体装置において、前記第２配線の線路インピーダンスは、所定の第１の値であることを特徴とする半導体装置。
接地電位と電気的に接続された半導体基板と、
前記半導体基板上に形成され、信号伝送線路である第２配線とを有し、
前記第２配線は第１領域と第２領域と第３領域とを含み、
前記第２配線の前記第２領域は、前記第１領域および前記第３領域の間に位置し、
前記第２配線の前記第１領域にはボンディングワイヤが接続され、
前記第２配線の前記第２領域における配線幅は前記第３領域における配線幅よりも大きいことを特徴とする半導体装置。
請求項１１記載の半導体装置において、前記半導体基板と前記第２配線を含む第２配線層との間には、少なくとも１層の配線層が形成されていることを特徴とする半導体装置。
請求項１１記載の半導体装置において、前記第２配線の前記第２領域は平面順テーパー形状で形成されていることを特徴とする半導体装置。
請求項１１記載の半導体装置において、前記第２配線の第３領域は、前記半導体基板上に形成された第１回路に向かって延在し、前記第１回路と電気的に接続していることを特徴とする半導体装置。
請求項１１記載の半導体装置において、前記半導体基板および前記第２配線の前記第３領域は、マイクロストリップ構造を形成していることを特徴とする半導体装置。
請求項１１記載の半導体装置において、前記第２配線の線路インピーダンスは、所定の第１の値であることを特徴とする半導体装置。