JP3850325B2 - マイクロ波集積回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、準ミリ波・ミリ波帯のマイクロ波集積回路に関わり、特にチップ素子を使用したマイクロ波集積回路の構造に関する。
【０００２】
【従来の技術】
近年の準ミリ波・ミリ波帯域の活用に伴い、これら帯域において効率の良いマイクロ波集積回路が要求されている。
【０００３】
マイクロ波集積回路の内部における、従来のマイクロ波半導体の実装構造を図６を用いて説明する。図６は、マイクロ波半導体チップとして検波ダイオードを用い、これをマイクロストリップ線路により形成した伝送線路に接続した、マイクロ波検波回路の実施例を示したものである。
【０００４】
検波ダイオード２の下部電極は、マウントパターン４に金錫半田等で半田付けされている。マウントパターン４は、誘電体基板１上に形成されたマイクロストリップ線路の下側電極７ｂとバイアホールで接続され、接地されている。また、検波ダイオード２の上部電極は、誘電体基板１上に形成されたマイクロストリップ線路の上側電極７ａ上のＣ点に、金線等のボンディングワイヤー３で接続されている。そして、検波ダイオード２に直流バイアスを与えるために、直流バイアス回路部８とマイクロストリップ線路の上側電極７ａとは、中継パターン６を中継して十分大きなインダクタンスを持った金線等のボンディングワイヤー５で接続されている。
【０００５】
この検波回路においては、マイクロストリップ線路７ａ及び７ｂのＢ側からマイクロ波信号を入力し、直流バイアス回路部８において検波出力を得ている。まず、入力された信号はインピーダンス整合のとれたマイクロストリップ線路７ａ及び７ｂを伝播していく。しかし、検波ダイオード２とのボンディング点であるＣ点において、金線等のボンディングワイヤー３の持つインダクタンスの影響によるインピーダンスの不整合が存在するため、入力信号に対して定在波が発生し、入力信号は減衰する。
【０００６】
このボンディングワイヤー３のインダクタンスによる影響を減らすために、検波ダイオード２の上部電極とマイクロストリップ線路の上側電極７ａとの接続を最短距離で実施した場合においても、構造上或いは製造上の制約等により実現可能な最短距離に限界があり、定在波の発生による入力信号の減衰は避けられない。このため、入力信号が検波ダイオード２を十分に励振できず、所望の検波出力を得ることが困難であった。
【０００７】
この定在波の発生を、Ｃ点から検波ダイオード２側を見た時の、入力信号周波数に対する電圧定在波比として示したものの一例が図７（ａ）である。同じくＣ点から検波ダイオード２側を見た時の入力インピーダンスのスミスチャート上での周波数軌跡を図７（ｂ）に例示する。
【０００８】
なお、図６の従来の実装構造において、半導体チップがＰＩＮダイオードの場合も、同様にインピーダンスの不整合が存在するため、電圧定在波が発生し、信号が減衰する。
【０００９】
【発明が解決しようとする課題】
電圧定在波比は、その値が１に近いほど望ましく、通常は２以下が目標とされる。しかし、図７（ａ）においてはボンディングワイヤー４の持つインダクタンスの影響で、周波数が２０Ｇｈｚを超えて高くなるに従い電圧定在波比は増加する。特に３０Ｇｈｚ以上のミリ波帯域においては、その値が３を超えており、回路内での信号損失が増加して、集積回路としての実用が困難となる問題があった。更に、インピーダンス整合回路を付加して電圧定在波比の改善をはかる場合においても、３０Ｇｈｚ以上でのインピーダンスは図７（ｂ）に例示したとおり、本実施例では誘導性の高インピーダンスであるため、マイクロ波帯で多用される、容量成分を並列接続する整合方法が容易に適用できず、整合回路の構成が困難となる問題があった。
【００１０】
本発明は、上記問題点を解決するためになされたものであり、準ミリ波・ミリ波帯域においても集積回路内での電圧定在波比が良好なマイクロ波集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明のマイクロ波集積回路は、誘電体基板にマウントされ、その下部電極が前記誘電体基板に形成された伝送線路の一方の電極側に接続されるマイクロ波半導体チップと、前記マイクロ波半導体チップに近接して前記誘電体基板にマウントされ、その下部電極が前記誘電体基板に形成された伝送線路の他方の電極側に接続されるマイクロチップキャパシタと、前記マイクロ波半導体チップの上部電極と前記マイクロチップキャパシタの上部電極とを金属製のボンディングワイヤーまたはリボンで接続する接続手段とを有するマイクロ波集積回路において、前記マイクロチップキャパシタと前記接続手段とによるリアクタンスを誘導性としたことを特徴とする。
【００１３】
本発明によれば、回路内で発生するボンディングワイヤー等のインダクタンスによる影響を低減することが可能となり、準ミリ波・ミリ波帯域においても集積回路内での電圧定在波比が良好なマイクロ波集積回路を提供することができる。
【００１４】
【発明の実施の形態】
（第１の実施の形態）
以下に本発明によるマイクロ波集積回路の第１の実施の形態を図１〜図２を用いて説明する。図１は、マイクロ波半導体チップに検波ダイオードを使用し、ブロックに導電性ブロックを使用して検波回路を構成した、本発明のマイクロ波集積回路の第１の実施の形態の斜視図、及びＡ−Ｂに沿った断面図である。
【００１５】
誘電体基板１１に形成したマイクロストリップ線路の下側電極１８ｂとバイアホールで接続したマウントパターン１５に、検波ダイオード１２の下部電極を金錫半田等で半田付けして接地する。また、マイクロストリップ線路の上側電極１８ａ上で、かつ検波ダイオード１２と近接した位置に導電性ブロック１３を載置し、その下面をマイクロストリップ線路の上側電極１８ａに金錫半田等で半田付けして接続する。この導電性ブロック１３は、本実施の形態では金属製の直方体とし、その上面の誘電体基板１１からの垂直距離２１は、接続先となる検波ダイオード１２の上部電極の誘電体基板１１からの垂直距離２２に等しく（同じ高さ）してある。更に、検波ダイオード１２の上部電極と導電性ブロック１３の上部とを金線等のボンディングワイヤー１４で接続する。そして、検波ダイオード１２に直流バイアスを与えるために、直流バイアス回路部１９とマイクロストリップ線路の上側電極１８ａとを、中継パターン１７を中継して、十分大きなインダクタンスを持つ金線等のボンディングワイヤー１６で接続する。
【００１６】
入力信号はマイクロストリップ線路の上側電極１８ａのＢ側から入力し、検波出力は直流バイアス回路部１９から得ることができる。
【００１７】
図１の接続構成においては、マイクロストリップ線路の上側電極１８ａ側で、かつ検波ダイオード１２と近接した位置に導電性ブロック１３を配置し、更に検波ダイオード１２の上部電極と導電性ブロック１３の上部の、誘電体基板１１からの高さを等しくしたことにより、検波ダイオード１２の上部電極と導電性ブロック１３の上部との接続距離を短くすることができる。従って、金線等のボンディングワイヤー１４の持つインダクタンスを減少させることができ、電圧定在波の発生を抑えて信号の損失を低減することができる。
【００１８】
上記インダクタンスの減少による効果について、マイクロストリップ線路の上側電極１８ａと導電性ブロック１３の下面との接続点であるＣ１点から、導電性ブロック１３を通し検波ダイオード１２側を見た時の、入力信号周波数に対する電圧定在波比として表わした一例を図２（ａ）に、同じく入力インピーダンスのスミスチャート上での周波数軌跡として表わした一例を図２（ｂ）に、それぞれ示す。
【００１９】
図２（ａ）を従来例（図７（ａ））と比較すると、本実施の形態ではより広い周波数帯域に亘って電圧定在波比の増加が低減されており、特に周波数２５Ｇｈｚ以上のミリ波帯において良好な低減効果を得ることができている。また、図２（ｂ）を従来例（図７（ｂ））と比較すると、特にミリ波帯域である３０Ｇｈｚ以上でのインピーダンスが、本実施の形態では誘導性の低インピーダンスとなっている。これは、整合回路を付加する場合においても、容量成分を並列接続する整合方法が適用できるため、整合回路の構成を簡単かつ容易とすることが可能になる。
【００２０】
以上説明したように、第１の実施の形態によれば、ミリ波帯域においても集積回路内での電圧定在波比の良好なマイクロ波集積回路を得ることができる。
（第２の実施の形態）
以下に本発明によるマイクロ波集積回路の第２の実施の形態を図３〜図４を用いて説明する。図３は、マイクロ波半導体チップに検波ダイオードを使用し、ブロックにマイクロチップキャパシタを使用して検波回路を構成した、本発明のマイクロ波集積回路の第２の実施の形態の斜視図、及びＡ−Ｂに沿った断面図である。
【００２１】
誘電体基板１１に形成したマイクロストリップ線路の下側電極１８ｂとバイアホールで接続したマウントパターン１５に、検波ダイオード１２の下部電極を金錫半田等で半田付けして接地する。また、マイクロストリップ線路の上側電極１８ａ上で、かつ検波ダイオード２と近接した位置にマイクロチップキャパシタ２０を載置し、その下面電極をマイクロストリップ線路の上側電極１８ａに金錫半田等で半田付けして接続する。更に、検波ダイオード１２の上部電極とマイクロチップキャパシタ２０の上面電極とを、金線等のボンディングワイヤー１４で接続する。そして、検波ダイオード１２に直流バイアスを与えるために、直流バイアス回路部１９とマイクロストリップ線路の上側電極１８ａとを、中継パターン１７を中継して、十分大きなインダクタンスを持つ金線等のボンディングワイヤー１６で接続する。
【００２２】
図３の接続構成においては、マイクロストリップ線路の上側電極１８ａ上で、かつ検波ダイオード１２と近接した位置にマイクロチップキャパシタ２０を配置したことにより、検波ダイオード１２の上部電極とマイクロチップキャパシタ２０の上面電極との接続距離を短くすることができると共に、マイクロチップキャパシタ２０の持つキャパシタンス成分により、金線等のボンディングワイヤー１４の持つインダクタンスを等価的に減少させることができる。従って、金線等のボンディングワイヤー１４の持つインダクタンスを減少させることができ、電圧定在波の発生を抑えて信号の損失を低減することができる。
【００２３】
上記インダクタンスの減少による効果について、マイクロストリップ線路の上側電極１８ａとマイクロチップキャパシタ２０の下面との接続点であるＣ３点から、マイクロチップキャパシタ２０を通し検波ダイオード１２側を見た時の、入力信号周波数に対する電圧定在波比として表わした一例を図４（ａ）に、同じく入力インピーダンスのスミスチャート上での周波数軌跡として表わした一例を図４（ｂ）に、それぞれ示す。
【００２４】
図４（ａ）を従来例（図７（ａ））と比較すると、本実施の形態では特に周波数２５Ｇｈｚ以上のミリ波帯域において良好な電圧定在波比の低減効果を得ることができている。また、図４（ｂ）においては、更に高いミリ波帯域である例えば周波数４０Ｇｈｚでのインピーダンスを従来例（図７（ｂ））と比較すると、本実施例では誘導性の低インピーダンスとなっている。これは、整合回路を付加する場合においては、容量成分を並列接続する整合方法が適用できるため、整合回路の構成を簡単かつ容易とすることが可能になる。
【００２５】
以上説明したように、第２の実施の形態によれば、ミリ波帯域においても集積回路内での電圧定在波比の良好なマイクロ波集積回路を得ることができる。
【００２６】
なお、以上の本発明の第１及び第２の実施の形態において、検波ダイオードに換えてＰＩＮダイオードを使用することにより移相回路を構成した場合においても、金線等のボンディングワイヤーのインダクタンスを減少させる効果は同様に得ることができ、集積回路内での電圧定在波比の良好なマイクロ波集積回路を得ることができる。
（第３の実施の形態）
以下に本発明によるマイクロ波集積回路の第３の実施の形態を図５を用いて説明する。図５は、マイクロ波半導体チップに例えばＦＥＴ等の３端子増幅素子を使用し、複数のブロックにいずれも導電性ブロックを使用して増幅回路を構成した、本発明のマイクロ波集積回路の第３の実施の形態の斜視図、及びＡ−Ｂに沿った断面図である。
【００２７】
誘電体基板３１に形成したマイクロストリップ線路の下側電極３８ｃとバイアホールで接続したマウントパターン３５に、３端子増幅素子３２の第１の電極を金錫半田等で半田付けする。この３端子増幅素子３２の上部には、第２の電極及び第３の電極が形成されている。また、マイクロストリップ線路の上側電極３８ａ及び３８ｂ上で、かつ３端子増幅素子３２と近接した位置に導電性ブロック３３ａ及び３３ｂをそれぞれ載置し、その下面をマイクロストリップ線路の上側電極３８ａ及び３８ｂにそれぞれ金錫半田等で半田付けして接続する。この導電性ブロック３３ａ及び３３ｂは、本実施の形態では金属製の直方体とし、それぞれの上面の誘電体基板３１からの垂直距離４０ａ及び４０ｂは、それぞれの接続先となる３端子増幅素子３２の上部電極の誘電体基板３１からの垂直距離４１と等しく（同じ高さ）してある。更に、３端子増幅素子３２の第２の電極と導電性ブロック３３ａの上部とを、また３端子増幅素子３２の第３の電極と導電性ブロック３３ｂの上部とを、それぞれ金線等のボンディングワイヤー３４ａ及び３４ｂで接続する。そして、３端子増幅素子３２に直流バイアスを供給するために、直流バイアス回路部３９とマイクロストリップ線路の上側電極３８ａ及び３８ｂとを、中継パターン３７ａ及び３７ｂを中継して、十分大きなインダクタンスを持つ金線等のボンディングワイヤー３６ａ及び３６ｂで接続する。
【００２８】
増幅回路としては、例えばマイクロストリップ線路３８ａ側から信号を入力し、マイクロストリップ線路３８ｂ側にその増幅出力を得ている。
【００２９】
図５の接続構成においては、マイクロストリップ線路の上側電極３８ａ及び３８ｂ上で、かつ３端子増幅素子３２と近接した位置に導電性ブロック３３ａ及び３３ｂを配置し、更に、３端子増幅素子３２の第２の電極、及び第３の電極の誘電体基板３１からの垂直距離４１と、導電性ブロック３３ａ及び３３ｂの上部の誘電体基板３１からの垂直距離４０ａ及び４０ｂとを等しくしたことにより、３端子増幅素子３２の第２の電極と導電性ブロック３３ａの上部との接続距離、及び３端子増幅素子３２の第３の電極と導電性ブロック３３ｂの上部との接続距離をそれぞれ短くすることができる。従って、金線等のボンディングワイヤー３４ａ及び３４ｂの持つインダクタンスを減少させることができ、電圧定在波の発生を抑えて信号の損失を低減することができる。
【００３０】
上記インダクタンスの減少による効果については、本発明の第１の実施の形態と同様に得ることができる。すなわち、特に周波数２５Ｇｈｚ以上周波数波帯域において、良好な電圧低在波比の低減効果を得ることが可能になり、また特に３０Ｇｈｚ以上のミリ波帯域においてインピーダンス整合回路を付加する際にも、整合回路の構成を簡単かつ容易とすることが可能になる。
【００３１】
以上説明したように、第３の実施の形態によれば、ミリ波帯域においても集積回路内での電圧定在波比の良好なマイクロ波増幅回路を得ることができる。
【００３２】
なお、本発明の第１の実施の形態、第２の実施の形態、及び第３の実施の形態において、伝送線路としてマイクロストリップ線路に換えてコプレナー線路、或いはサスペンデッド線路を使用した場合においても、金線等のボンディングワイヤーを用いた接続距離を短くできることにより、金線等のボンディングワイヤーのインダクタンスの減少効果を同様に得ることができる。
【００３３】
【発明の効果】
本発明によれば、準ミリ波・ミリ波帯域において集積回路内での電圧定在波比が良好なマイクロ波集積回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態を示す斜視図及び断面図。
【図２】 本発明の第１の実施の形態における電圧定在波比の周波数特性の一例を示すグラフ、及び入力インピーダンスの軌跡の一例を示すスミスチャート。
【図３】 本発明の第２の実施の形態を示す斜視図及び断面図。
【図４】 本発明の第２の実施の形態における電圧定在波比の周波数特性の一例を示すグラフ、及び入力インピーダンスの軌跡の一例を示すスミスチャート。
【図５】 本発明の第３の実施の形態を示す斜視図及び断面図。
【図６】 従来技術による実施例を示す斜視図及び断面図。
【図７】 従来技術による実施例における電圧定在波比の周波数特性の一例を示すグラフ及び入力インピーダンスの軌跡の一例を示すスミスチャート。
【符号の説明】
１１、３１ 誘電体基板
１２ 検波ダイオード
１３、３３ａ、３３ｂ 導電性ブロック
１４、３４ａ、３４ｂ ボンディングワイヤー
１５、３５ マウントパターン
１６、３６ａ、３６ｂ ボンディングワイヤー
１７、３７ａ、３７ｂ 中継パターン
１８ａ、３８ａ、３８ｂ マイクロストリップ線路の上側電極
１８ｂ、３８ｃ マイクロストリップ線路の下側電極
１９、３９ 直流バイアス回路部
２０ マイクロチップキャパシタ
３２ ３端子増幅素子

Claims (1)

  1. 誘電体基板にマウントされ、その下部電極が前記誘電体基板に形成された伝送線路の一方の電極側に接続されるマイクロ波半導体チップと、前記マイクロ波半導体チップに近接して前記誘電体基板にマウントされ、その下部電極が前記誘電体基板に形成された伝送線路の他方の電極側に接続されるマイクロチップキャパシタと、前記マイクロ波半導体チップの上部電極と前記マイクロチップキャパシタの上部電極とを金属製のボンディングワイヤーまたはリボンで接続する接続手段とを有するマイクロ波集積回路において、前記マイクロチップキャパシタと前記接続手段とによるリアクタンスを誘導性としたことを特徴とするマイクロ波集積回路。
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