JP2000208670A - パッケ―ジ基板およびそれを用いた電子装置 - Google Patents

Abstract

(57)【要約】 【課題】 信号線路における不整合の生じにくいパッケ
ージ基板を提供する。 【解決手段】 第１の分布定数線路３と第２の分布定数
線路５を接続する第１のビアホール７と、第１の接地電
極４と第２の接地電極６を接続する第２のビアホール１
１、１２で形成されるフィードスルー部を容量性に設定
し、端面電極８に接続される第２の分布定数線路５を誘
導性に設定する。 【効果】 フィードスルー部の容量性と第２の分布定数
線路の誘導性で端面電極で発生する浮遊容量を打ち消し
て、信号線路における不整合を生じにくくし、高周波特
性の劣化を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パッケージ基板お
よびそれを用いた電子装置、特に高周波の信号を扱うチ
ップ部品を搭載するパッケージ基板およびそれを用いた
電子装置に関する。

【０００２】

【従来の技術】近年の通信機器の小型化や使用周波数の
高周波化にともなって、パッケージ基板に設けられた高
周波信号入出力用の信号線路の不整合が原因で、そのパ
ッケージ基板を用いた電子装置の高周波特性を劣化させ
る可能性が高くなってきており、パッケージ基板の信号
線路の不整合の改善が必要となってきている。

【０００３】図５に、従来のパッケージ基板を示す。図
５に示したパッケージ基板１において、基体２の一方主
面２ａにはストリップ状の第１の分布定数線路３が形成
され、その周囲にはギャップｇ１およびｇ２を介して第
１の分布定数線路３に近接して第１の接地電極４が形成
されている。ここで、第１の分布定数線路３の特性イン
ピーダンスは、設計や測定における基準となる特性イン
ピーダンス、例えば５０オームに合わせられている。ま
た、基体２の他方主面２ｂにはストリップ状の第２の分
布定数線路５が形成され、その周囲にはギャップｇ３お
よびｇ４を介して第２の分布定数線路５に近接して第２
の接地電極６が形成されている。ここで、ギャップｇ１
は第１の分布定数線路３の側縁方向における第１の接地
電極４との間のギャップを、ギャップｇ２は第１の分布
定数線路３の長手方向における第１の接地電極４との間
のギャップを示している。また、ギャップｇ３は第２の
分布定数線路５の側縁方向における第２の接地電極６と
の間のギャップを、ギャップｇ４は第２の分布定数線路
５の長手方向における第２の接地電極６との間のギャッ
プを示している。そして、第１の分布定数線路３と第２
の分布定数線路５は、その一端同士が互いに対向して形
成され、第１のビアホール７で接続されている。さら
に、第２の分布定数線路５の他端は、基体２の端面に形
成されたはんだ付け用の端面電極８に接続されている。
そして、第１の分布定数線路３と第１のビアホール７と
第２の分布定数線路５と端面電極８とで信号線路を構成
している。

【０００４】ここで、第１の分布定数線路３は、第１の
接地電極４との関係で見ればコプレーナ線路となり、第
２の接地電極６との関係で見ればマイクロストリップ線
路となる。また、第２の分布定数線路５も同様に、第２
の接地電極６との関係で見ればコプレーナ線路となり、
第１の接地電極４との関係で見ればマイクロストリップ
線路となる。

【０００５】

【発明が解決しようとする課題】図６に、図５に示した
パッケージ基板１のＡ−Ａ断面図、すなわち信号線路に
沿った断面図を示す。図６において、第１の分布定数線
路３から第１のビアホール７と第２の分布定数線路５を
経由して端面電極８までを、ｓ１、ｓ２、ｓ３、ｓ４の
４つの領域に分けている。ここで、領域ｓ１は基体２の
一方主面２ａ側に形成された第１の分布定数線路３を、
領域ｓ３は基体２の他方主面２ｂ側に形成された第２の
分布定数線路５を、領域ｓ２は第１の分布定数線路３と
第２の分布定数線路５を接続するフィードスルー部を、
領域ｓ４は端面電極８を示している。

【０００６】図７に、図５に示したパッケージ基板１の
信号線路部分の等価回路を、第１の分布定数線路３から
端面電極８までを、ｓ１、ｓ２、ｓ３、ｓ４の４つの領
域に分けて示す。図７において、領域ｓ２のＬは第１の
ビアホール７のインダクタンス成分を、Ｃ２は第１の分
布定数線路３と第１の接地電極４との間のギャップｇ２
に形成された浮遊容量を、Ｃ４は第２の分布定数線路５
と第２の接地電極６との間のギャップｇ４に形成された
浮遊容量を示している。そして、領域ｓ４のＣ８は端面
電極８およびそれに付着するはんだとその周囲に存在す
る接地電極との間に形成される浮遊容量を示している。

【０００７】このように、パッケージ基板１において
は、第１のビアホール７の部分が比較的大きなインダク
タンス成分Ｌとなり、さらにその両端において浮遊容量
Ｃ２、Ｃ４を有し、さらに第２の分布定数線路５の他端
にも浮遊容量Ｃ８を有することになる。そのため、たと
え第２の分布定数線路５を第１の分布定数線路３と同じ
基準となる特性インピーダンスに設定してあっても、領
域ｓ２や領域ｓ４の影響で信号線路全体に不整合が生じ
てしまうという問題がある。そして、この信号線路の不
整合は、この構造を有するパッケージ基板の高周波特性
を劣化させ、ひいてはそのパッケージ基板を用いた電子
装置の高周波特性を劣化させる原因になるという問題が
ある。

【０００８】本発明は上記の問題点を解決することを目
的とするもので、信号線路における不整合の生じにくい
パッケージ基板およびそれを用いた電子装置を提供す
る。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明のパッケージ基板は、絶縁体からなる基体
と、該基体の一方主面に形成された第１の分布定数線路
と、前記基体の他方主面に形成された第２の分布定数線
路と、前記第１の分布定数線路の一端と前記第２の分布
定数線路の一端を互いに接続するフィードスルー部と、
前記基体の端面に形成されるとともに前記第２の分布定
数線路の他端に接続された端面電極とからなり、前記フ
ィードスルー部は、前記第１の分布定数線路の一端に近
接して第１の接地電極を形成し、前記第２の分布定数線
路の一端に近接して第２の接地電極を形成し、前記第１
の分布定数線路の一端と前記第２の分布定数線路の一端
を接続する第１のビアホールを形成し、該第１のビアホ
ールに近接して前記第１の接地電極と前記第２の接地電
極を接続する第２のビアホールを形成し、前記第１のビ
アホールと前記第２のビアホールで第３の分布定数線路
を形成してなり、前記フィードスルー部を容量性に設定
するとともに、前記第２の分布定数線路を誘導性に設定
してなることを特徴とする。

【００１０】また、本発明のパッケージ基板は、前記第
２の分布定数線路の特性インピーダンスを、前記第１の
分布定数線路の特性インピーダンスより高く設定してな
ることを特徴とする。

【００１１】また、本発明のパッケージ基板は、前記第
３の分布定数線路の特性インピーダンスを、前記第１の
分布定数線路の特性インピーダンスより低く設定してな
ることを特徴とする。

【００１２】また、本発明のパッケージ基板は、前記フ
ィードスルー部の容量値を、前記端面電極の浮遊容量に
一致させてなることを特徴とする。

【００１３】また、本発明の電子装置は、上記のいずれ
かに記載のパッケージ基板を用いたことを特徴とする。

【００１４】このように構成することにより、本発明の
パッケージ基板によれば、信号線路における不整合を生
じにくくし、高周波特性の劣化を防止することができ
る。

【００１５】また、本発明の電子装置においては、高周
波特性の劣化を防止することができる。

【００１６】

【発明の実施の形態】図１に、本発明のパッケージ基板
の一実施例を示す。図１において、図５と同一もしくは
同等の部分には同じ記号を付し、その説明を省略する。

【００１７】図１に示したパッケージ基板１０におい
て、フィードスルー部には第１のビアホール７に近接し
て、第１の接地電極４と第２の接地電極６を接続する第
２のビアホール１１および１２が設けられている。ま
た、基体２の他方主面２ｂには、第２の分布定数線路１
３が、一端と他端の間において、その幅をステップ状に
狭くして形成されている。さらに、端面電極８の両側に
は、第２の接地電極６に接続してはんだ付け用の端面接
地電極１４および１５が設けられている。

【００１８】ここで、図２に、図１に示したパッケージ
基板１０のＢ−Ｂ断面図を、すなわちフィードスルー部
の断面図を示す。図２において、Ｃ１１は第１のビアホ
ール７と第２のビアホール１１との間に分布的に形成さ
れる容量を、Ｃ１２は第１のビアホール７と第２のビア
ホール１２との間に分布的に形成される容量を示してい
る。これより、パッケージ基板１０においては、フィー
ドスルー部の第１のビアホール７は、図７に示したよう
な単なる集中定数的なインダクタンスではなく、第１の
ビアホール７を主線路とし、第２のビアホール１１、１
２を接地電極とする第３の分布定数線路とみなせること
が分かる。そして、第１のビアホール７と第２のビアホ
ール１１、１２の間隔を変えることによって、その特性
インピーダンスを比較的自由に設定することができる。

【００１９】図３に、パッケージ基板１０の線路部分の
等価回路を示す。図３において、図７と同一もしくは同
等の部分には同じ記号を付し、その説明を省略する。

【００２０】図３において、フィードスルー部である領
域ｓ２の、図７ではインダクタンス成分Ｌとなっていた
部分が、第１のビアホール７を主線路とし、第２のビア
ホール１１、１２を接地電極とした第３の分布定数線路
１６に置き換わっている。そして、第３の分布定数線路
１６の特性インピーダンスは、第１のビアホール７と第
２のビアホール１１、１２との間隔を小さくすることに
よって、基準となる特性インピーダンスである第１の分
布定数線路３の特性インピーダンスよりも低く設定して
ある。そのため、領域２を集中定数的に見ると、容量が
接地電極との間に設けられている状態とほぼ等価にな
る。すなわち、フィードスルー部である領域ｓ２は容量
性となる。

【００２１】一方、領域ｓ３の第２の分布定数線路１３
の特性インピーダンスは、線路幅を狭くして基準となる
特性インピーダンスである第１の分布定数線路３の特性
インピーダンスよりも高く設定されている。そのため、
領域ｓ３は集中定数的には直列にインダクタが設けられ
ている状態とほぼ等価になる。すなわち、領域ｓ３の第
２の分布定数線路１３は誘導性となる。

【００２２】その結果、集中定数的に見れば、領域ｓ２
は容量性に、領域ｓ３は誘導性に見え、領域ｓ４の浮遊
容量Ｃ８を加えると、領域ｓ２からｓ４の間で２つの並
列の容量と１つの直列のインダクタからなるπ型のロー
パスフィルタ回路を構成していることになる。

【００２３】このように構成されたパッケージ基板１０
の信号線路においては、領域ｓ４の浮遊容量Ｃ８を、領
域ｓ３のインダクタと領域ｓ２の容量とである程度打ち
消すことができ、信号線路全体の不整合を改善すること
ができる。特にπ型のローパスフィルタ回路に形成する
ことによって、整合する周波数帯域、例えば反射損失が
−２０ｄＢ以下の周波数帯域を広くすることができ、信
号線路を比較的高い周波数まで整合の良い状態に維持す
ることができる。そして、信号線路の不整合を改善する
ことによって、パッケージ基板１０自身の高周波特性の
劣化を防止することができる。

【００２４】次に、パッケージ基板１０においては、フ
ィードスルー部である領域ｓ２を集中定数的に見た場合
の容量の値については特に定義しなかったが、これを領
域ｓ４の浮遊容量Ｃ８の容量の値と等しくしてもよい。
この場合、これに応じて領域ｓ３を集中定数的に見た場
合のインダクタの値を決定することによって、特定の周
波数において領域ｓ４の浮遊容量Ｃ８を完全に打ち消す
ことが可能になる。そして、これによって、信号線路が
ある程度まで整合する周波数帯域をさらに広げることが
でき、より高い周波数までパッケージ基板の高周波特性
の劣化を防止することができる。

【００２５】ところで、パッケージ基板１０において
は、第３の分布定数線路１６の特性インピーダンスを第
１の分布定数線路３の特性インピーダンスよりも低く設
定することによって、フィードスルー部である領域ｓ２
を集中定数的に容量性に見えるようにしている。しか
し、第３の分布定数線路１６の両端に形成される浮遊容
量Ｃ２とＣ４の容量が大きければ、第３の分布定数線路
１６の特性インピーダンスが基準の特性インピーダンス
である第１の分布定数線路３の特性インピーダンスと同
じか、あるいは少し高くても領域ｓ２は集中定数的に容
量性に見える。そのため、第３の分布定数線路１６の特
性インピーダンスは、必ずしも第１の分布定数線路３の
特性インピーダンスより低くなくても構わないものであ
る。

【００２６】なお、パッケージ基板１０において、第１
のビアホールの数を１つとしたが、これは１つに限られ
るものではなく、対向して形成された第１の分布定数線
路３の一端と第２の分布定数線路１３の一端との間で２
つ以上形成しても構わないものである。また、第２のビ
アホールの数も２つに限られるものではなく、第３の分
布定数線路１６の特性インピーダンスをどのような値に
するかによって、１つであっても、３つ以上であっても
構わないものである。また、第１のビアホールと第２の
ビアホールとの間隔も、同じく第３の分布定数線路１６
の特性インピーダンスをどのような値にするかによっ
て、自由に決定されるものである。

【００２７】また、パッケージ基板１０においては、領
域ｓ３の第２の分布定数線路１３を一端と他端の間にお
いて、その幅をステップ状に狭くして形成しているが、
線路の幅を変えずに線路と接地電極との間隔を広げるこ
とによって特性インピーダンスを高くしても構わないも
のである。さらに、線路の幅あるいは線路と接地電極と
の間隔の変化する部分をテーパー状に形成することもで
き、これによって第２の分布定数線路１３自身の特性的
な不連続性を低減することができ、信号線路全体の整合
をさらに良くすることができるものである。

【００２８】図４に、本発明の電子装置の一実施例の断
面図を示す。図４において、図１と同一もしくは同等の
部分には同じ記号を付し、その説明を省略する。

【００２９】図４において、電子装置２０は、パッケー
ジ基板１０の一方主面に形成された第１の接地電極４の
略中央部に、半導体チップ２１を搭載し、半導体チップ
２１と第１の分布定数線路３をワイヤー２２で接続し、
さらに、半導体チップ２１とワイヤー２２と第１の分布
定数線路３の全体をカバー２３で覆って構成されてい
る。

【００３０】このように構成された電子装置２０におい
て、半導体チップ２１はワイヤー２２を介してパッケー
ジ基板１０の信号線路と接続されている。そして、パッ
ケージ基板１０の信号線路は、第１の分布定数線路３か
ら端面電極８までの間が不整合が少なくなるように形成
されているため、半導体チップ２１からパッケージ基板
１０の端面電極８までの間においても不整合が少なく、
電子装置２０全体としての高周波特性の劣化を防止する
ことができる。

【００３１】なお、電子装置２０においては、半導体パ
ッケージに１つの半導体チップを搭載して構成している
が、２つ以上の半導体チップを搭載して構成しても構わ
ないものである。また、パッケージ基板に搭載するチッ
プは半導体チップに限るものではなく、受動素子を形成
した誘電体チップや多層誘電体チップなど、別のチップ
であっても構わないものである。

【００３２】

【発明の効果】本発明のパッケージ基板によれば、絶縁
体からなる基体の一方主面に第１の分布定数線路を形成
し、他方主面に第２の分布定数線路を形成し、第１およ
び第２の分布定数線路の一端同士をフィードスルー部で
接続し、基体の端面に第２の分布定数線路の他端に接続
して端面電極を形成してなり、さらにフィードスルー部
が、第１および第２の分布定数線路の一端同士を接続す
る第１のビアホールと、第１の分布定数線路の一端に近
接して形成された第１の接地電極と、第２の分布定数線
路の一端に近接して形成された第２の接地電極とを接続
する第２のビアホールからなり、そのフィードスルー部
を容量性に設定するとともに、第２の分布定数線路を誘
導性に設定して構成することによって、信号線路の不整
合を改善し、高周波特性の劣化を防止することができ
る。

【００３３】また、フィードスルー部の容量値を端面電
極の浮遊容量に一致させることによって、信号線路の不
整合をさらに改善し、より高い周波数まで高周波特性の
劣化を防止することができる。

【００３４】また、本発明の電子装置によれば、本発明
のパッケージ基板を用いることによって高周波特性の劣
化を防止することができる。

【図面の簡単な説明】

【図１】本発明のパッケージ基板の一実施例を示す透視
斜視図である。

【図２】図１のパッケージ基板のＢ−Ｂ断面図である。

【図３】図１のパッケージ基板の信号線路の等価回路で
ある。

【図４】本発明の電子装置の一実施例を示す断面図であ
る。

【図５】従来のパッケージ基板を示す透視斜視図であ
る。

【図６】図５のパッケージ基板のＡ−Ａ断面図である。

【図７】図５のパッケージ基板の信号線路の等価回路で
ある。

【符号の説明】

２…基体 ２ａ…一方主面 ２ｂ…他方主面 ３…第１の分布定数線路 ４…第１の接地電極 ５、１３…第２の分布定数線路 ６…第２の接地電極 ７…第１のビアホール ８、１４、１５…端面電極 １０…パッケージ基板 １１、１２…第２のビアホール １６…第３の分布定数線路 ２０…電子装置 ｇ１、ｇ２、ｇ３、ｇ４…ギャップ ｓ１、ｓ２、ｓ３、ｓ４…信号線路の領域

Claims (5)

【特許請求の範囲】
1. 【請求項１】 絶縁体からなる基体と、該基体の一方主
   面に形成された第１の分布定数線路と、前記基体の他方
   主面に形成された第２の分布定数線路と、前記第１の分
   布定数線路の一端と前記第２の分布定数線路の一端を互
   いに接続するフィードスルー部と、前記基体の端面に形
   成されるとともに前記第２の分布定数線路の他端に接続
   された端面電極とからなり、 前記フィードスルー部は、前記第１の分布定数線路の一
   端に近接して第１の接地電極を形成し、前記第２の分布
   定数線路の一端に近接して第２の接地電極を形成し、前
   記第１の分布定数線路の一端と前記第２の分布定数線路
   の一端を接続する第１のビアホールを形成し、該第１の
   ビアホールに近接して前記第１の接地電極と前記第２の
   接地電極を接続する第２のビアホールを形成し、前記第
   １のビアホールと前記第２のビアホールで第３の分布定
   数線路を形成してなり、 前記フィードスルー部を容量性に設定するとともに、前
   記第２の分布定数線路を誘導性に設定してなることを特
   徴とするパッケージ基板。
2. 【請求項２】 前記第２の分布定数線路の特性インピー
   ダンスを、前記第１の分布定数線路の特性インピーダン
   スより高く設定してなることを特徴とする、請求項１に
   記載のパッケージ基板。
3. 【請求項３】 前記第３の分布定数線路の特性インピー
   ダンスを、前記第１の分布定数線路の特性インピーダン
   スより低く設定してなることを特徴とする、請求項１ま
   たは２に記載のパッケージ基板。
4. 【請求項４】 前記フィードスルー部の容量値を、前記
   端面電極の浮遊容量に一致させてなることを特徴とす
   る、請求項１ないし３のいずれかに記載のパッケージ基
   板。
5. 【請求項５】 請求項１ないし４のいずれかに記載のパ
   ッケージ基板を用いたことを特徴とする電子装置。