JP3700439B2 - パッケージ基板およびそれを用いた電子装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パッケージ基板およびそれを用いた電子装置、特に高周波の信号を扱うチップ部品を搭載するパッケージ基板およびそれを用いた電子装置に関する。
【０００２】
【従来の技術】
近年の通信機器の小型化や使用周波数の高周波化にともなって、パッケージ基板に設けられた高周波信号入出力用の信号線路の不整合が原因で、そのパッケージ基板を用いた電子装置の高周波特性を劣化させる可能性が高くなってきており、パッケージ基板の信号線路の不整合の改善が必要となってきている。
【０００３】
図５に、従来のパッケージ基板を示す。図５に示したパッケージ基板１において、基体２の一方主面２ａにはストリップ状の第１の分布定数線路３が形成され、その周囲にはギャップｇ１およびｇ２を介して第１の分布定数線路３に近接して第１の接地電極４が形成されている。ここで、第１の分布定数線路３の特性インピーダンスは、設計や測定における基準となる特性インピーダンス、例えば５０オームに合わせられている。また、基体２の他方主面２ｂにはストリップ状の第２の分布定数線路５が形成され、その周囲にはギャップｇ３およびｇ４を介して第２の分布定数線路５に近接して第２の接地電極６が形成されている。ここで、ギャップｇ１は第１の分布定数線路３の側縁方向における第１の接地電極４との間のギャップを、ギャップｇ２は第１の分布定数線路３の長手方向における第１の接地電極４との間のギャップを示している。また、ギャップｇ３は第２の分布定数線路５の側縁方向における第２の接地電極６との間のギャップを、ギャップｇ４は第２の分布定数線路５の長手方向における第２の接地電極６との間のギャップを示している。そして、第１の分布定数線路３と第２の分布定数線路５は、その一端同士が互いに対向して形成され、第１のビアホール７で接続されている。さらに、第２の分布定数線路５の他端は、基体２の端面に形成されたはんだ付け用の端面電極８に接続されている。そして、第１の分布定数線路３と第１のビアホール７と第２の分布定数線路５と端面電極８とで信号線路を構成している。
【０００４】
ここで、第１の分布定数線路３は、第１の接地電極４との関係で見ればコプレーナ線路となり、第２の接地電極６との関係で見ればマイクロストリップ線路となる。また、第２の分布定数線路５も同様に、第２の接地電極６との関係で見ればコプレーナ線路となり、第１の接地電極４との関係で見ればマイクロストリップ線路となる。
【０００５】
【発明が解決しようとする課題】
図６に、図５に示したパッケージ基板１のＡ−Ａ断面図、すなわち信号線路に沿った断面図を示す。図６において、第１の分布定数線路３から第１のビアホール７と第２の分布定数線路５を経由して端面電極８までを、ｓ１、ｓ２、ｓ３、ｓ４の４つの領域に分けている。ここで、領域ｓ１は基体２の一方主面２ａ側に形成された第１の分布定数線路３を、領域ｓ３は基体２の他方主面２ｂ側に形成された第２の分布定数線路５を、領域ｓ２は第１の分布定数線路３と第２の分布定数線路５を接続するフィードスルー部を、領域ｓ４は端面電極８を示している。
【０００６】
図７に、図５に示したパッケージ基板１の信号線路部分の等価回路を、第１の分布定数線路３から端面電極８までを、ｓ１、ｓ２、ｓ３、ｓ４の４つの領域に分けて示す。図７において、領域ｓ２のＬは第１のビアホール７のインダクタンス成分を、Ｃ２は第１の分布定数線路３と第１の接地電極４との間のギャップｇ２に形成された浮遊容量を、Ｃ４は第２の分布定数線路５と第２の接地電極６との間のギャップｇ４に形成された浮遊容量を示している。そして、領域ｓ４のＣ８は端面電極８およびそれに付着するはんだとその周囲に存在する接地電極との間に形成される浮遊容量を示している。
【０００７】
このように、パッケージ基板１においては、第１のビアホール７の部分が比較的大きなインダクタンス成分Ｌとなり、さらにその両端において浮遊容量Ｃ２、Ｃ４を有し、さらに第２の分布定数線路５の他端にも浮遊容量Ｃ８を有することになる。そのため、たとえ第２の分布定数線路５を第１の分布定数線路３と同じ基準となる特性インピーダンスに設定してあっても、領域ｓ２や領域ｓ４の影響で信号線路全体に不整合が生じてしまうという問題がある。そして、この信号線路の不整合は、この構造を有するパッケージ基板の高周波特性を劣化させ、ひいてはそのパッケージ基板を用いた電子装置の高周波特性を劣化させる原因になるという問題がある。
【０００８】
本発明は上記の問題点を解決することを目的とするもので、信号線路における不整合の生じにくいパッケージ基板およびそれを用いた電子装置を提供する。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明のパッケージ基板は、絶縁体からなる基体と、該基体の一方主面に形成された第１の分布定数線路と、前記基体の他方主面に形成された第２の分布定数線路と、第１の分布定数線路の一端に近接して前記基体の一方主面に形成された第１の接地電極と、第２の分布定数線路の一端に近接して前記基体の他方主面に形成された第２の接地電極と、第１の分布定数線路の一端と第２の分布定数線路の一端とを前記基体の内部で接続する第１のビアホールと、該第１のビアホールに近接する位置で第１の接地電極と第２の接地電極とを前記基体の内部で接続する第２のビアホールと、前記基体の端面に形成されるとともに第２の分布定数線路の他端に接続された端面電極と、前記基体の端面に形成されるとともに第２の接地電極に接続された端面接地電極とを備え、
第１のビアホールと第２のビアホールとにより第３の分布定数線路を構成するとともに、第１のビアホールと第２のビアホールとの間隔を定めて、第１の分布定数線路に比べて第３の分布定数線路の特性インピーダンスを低くすることによって、または第３の分布定数線路の両端に生じる浮遊容量を定めることによって、第３の分布定数線路およびその両端に生じる浮遊容量を集中定数的に見て容量性とし、
第１の分布定数線路に比べて第２の分布定数線路の線路幅を狭くすることによって、または線路と接地電極との間隔を広くすることによって、第１の分布定数線路に比べて第２の分布定数線路の特性インピーダンスを高くしたことを特徴とする。
【００１２】
また、本発明のパッケージ基板は、第３の分布定数線路およびその両端に生じる浮遊容量を集中定数的に見た容量値を、前記端面電極と前記端面接地電極との間に生じる浮遊容量の容量値に一致させてなることを特徴とする。
【００１３】
また、本発明の電子装置は、上記のいずれかに記載のパッケージ基板を用いたことを特徴とする。
【００１４】
このように構成することにより、本発明のパッケージ基板によれば、信号線路における不整合を生じにくくし、高周波特性の劣化を防止することができる。
【００１５】
また、本発明の電子装置においては、高周波特性の劣化を防止することができる。
【００１６】
【発明の実施の形態】
図１に、本発明のパッケージ基板の一実施例を示す。図１において、図５と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
【００１７】
図１に示したパッケージ基板１０において、フィードスルー部には第１のビアホール７に近接して、第１の接地電極４と第２の接地電極６を接続する第２のビアホール１１および１２が設けられている。また、基体２の他方主面２ｂには、第２の分布定数線路１３が、一端と他端の間において、その幅をステップ状に狭くして形成されている。さらに、端面電極８の両側には、第２の接地電極６に接続してはんだ付け用の端面接地電極１４および１５が設けられている。
【００１８】
ここで、図２に、図１に示したパッケージ基板１０のＢ−Ｂ断面図を、すなわちフィードスルー部の断面図を示す。図２において、Ｃ１１は第１のビアホール７と第２のビアホール１１との間に分布的に形成される容量を、Ｃ１２は第１のビアホール７と第２のビアホール１２との間に分布的に形成される容量を示している。これより、パッケージ基板１０においては、フィードスルー部の第１のビアホール７は、図７に示したような単なる集中定数的なインダクタンスではなく、第１のビアホール７を主線路とし、第２のビアホール１１、１２を接地電極とする第３の分布定数線路とみなせることが分かる。そして、第１のビアホール７と第２のビアホール１１、１２の間隔を変えることによって、その特性インピーダンスを比較的自由に設定することができる。
【００１９】
図３に、パッケージ基板１０の線路部分の等価回路を示す。図３において、図７と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
【００２０】
図３において、フィードスルー部である領域ｓ２の、図７ではインダクタンス成分Ｌとなっていた部分が、第１のビアホール７を主線路とし、第２のビアホール１１、１２を接地電極とした第３の分布定数線路１６に置き換わっている。そして、第３の分布定数線路１６の特性インピーダンスは、第１のビアホール７と第２のビアホール１１、１２との間隔を小さくすることによって、基準となる特性インピーダンスである第１の分布定数線路３の特性インピーダンスよりも低く設定してある。そのため、領域２を集中定数的に見ると、容量が接地電極との間に設けられている状態とほぼ等価になる。すなわち、フィードスルー部である領域ｓ２は容量性となる。
【００２１】
一方、領域ｓ３の第２の分布定数線路１３の特性インピーダンスは、線路幅を狭くして基準となる特性インピーダンスである第１の分布定数線路３の特性インピーダンスよりも高く設定されている。そのため、領域ｓ３は集中定数的には直列にインダクタが設けられている状態とほぼ等価になる。すなわち、領域ｓ３の第２の分布定数線路１３は誘導性となる。
【００２２】
その結果、集中定数的に見れば、領域ｓ２は容量性に、領域ｓ３は誘導性に見え、領域ｓ４の浮遊容量Ｃ８を加えると、領域ｓ２からｓ４の間で２つの並列の容量と１つの直列のインダクタからなるπ型のローパスフィルタ回路を構成していることになる。
【００２３】
このように構成されたパッケージ基板１０の信号線路においては、領域ｓ４の浮遊容量Ｃ８を、領域ｓ３のインダクタと領域ｓ２の容量とである程度打ち消すことができ、信号線路全体の不整合を改善することができる。特にπ型のローパスフィルタ回路に形成することによって、整合する周波数帯域、例えば反射損失が−２０ｄＢ以下の周波数帯域を広くすることができ、信号線路を比較的高い周波数まで整合の良い状態に維持することができる。そして、信号線路の不整合を改善することによって、パッケージ基板１０自身の高周波特性の劣化を防止することができる。
【００２４】
次に、パッケージ基板１０においては、フィードスルー部である領域ｓ２を集中定数的に見た場合の容量の値については特に定義しなかったが、これを領域ｓ４の浮遊容量Ｃ８の容量の値と等しくしてもよい。この場合、これに応じて領域ｓ３を集中定数的に見た場合のインダクタの値を決定することによって、特定の周波数において領域ｓ４の浮遊容量Ｃ８を完全に打ち消すことが可能になる。そして、これによって、信号線路がある程度まで整合する周波数帯域をさらに広げることができ、より高い周波数までパッケージ基板の高周波特性の劣化を防止することができる。
【００２５】
ところで、パッケージ基板１０においては、第３の分布定数線路１６の特性インピーダンスを第１の分布定数線路３の特性インピーダンスよりも低く設定することによって、フィードスルー部である領域ｓ２を集中定数的に容量性に見えるようにしている。しかし、第３の分布定数線路１６の両端に形成される浮遊容量Ｃ２とＣ４の容量が大きければ、第３の分布定数線路１６の特性インピーダンスが基準の特性インピーダンスである第１の分布定数線路３の特性インピーダンスと同じか、あるいは少し高くても領域ｓ２は集中定数的に容量性に見える。そのため、第３の分布定数線路１６の特性インピーダンスは、必ずしも第１の分布定数線路３の特性インピーダンスより低くなくても構わないものである。
【００２６】
なお、パッケージ基板１０において、第１のビアホールの数を１つとしたが、これは１つに限られるものではなく、対向して形成された第１の分布定数線路３の一端と第２の分布定数線路１３の一端との間で２つ以上形成しても構わないものである。また、第２のビアホールの数も２つに限られるものではなく、第３の分布定数線路１６の特性インピーダンスをどのような値にするかによって、１つであっても、３つ以上であっても構わないものである。また、第１のビアホールと第２のビアホールとの間隔も、同じく第３の分布定数線路１６の特性インピーダンスをどのような値にするかによって、自由に決定されるものである。
【００２７】
また、パッケージ基板１０においては、領域ｓ３の第２の分布定数線路１３を一端と他端の間において、その幅をステップ状に狭くして形成しているが、線路の幅を変えずに線路と接地電極との間隔を広げることによって特性インピーダンスを高くしても構わないものである。さらに、線路の幅あるいは線路と接地電極との間隔の変化する部分をテーパー状に形成することもでき、これによって第２の分布定数線路１３自身の特性的な不連続性を低減することができ、信号線路全体の整合をさらに良くすることができるものである。
【００２８】
図４に、本発明の電子装置の一実施例の断面図を示す。図４において、図１と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
【００２９】
図４において、電子装置２０は、パッケージ基板１０の一方主面に形成された第１の接地電極４の略中央部に、半導体チップ２１を搭載し、半導体チップ２１と第１の分布定数線路３をワイヤー２２で接続し、さらに、半導体チップ２１とワイヤー２２と第１の分布定数線路３の全体をカバー２３で覆って構成されている。
【００３０】
このように構成された電子装置２０において、半導体チップ２１はワイヤー２２を介してパッケージ基板１０の信号線路と接続されている。そして、パッケージ基板１０の信号線路は、第１の分布定数線路３から端面電極８までの間が不整合が少なくなるように形成されているため、半導体チップ２１からパッケージ基板１０の端面電極８までの間においても不整合が少なく、電子装置２０全体としての高周波特性の劣化を防止することができる。
【００３１】
なお、電子装置２０においては、半導体パッケージに１つの半導体チップを搭載して構成しているが、２つ以上の半導体チップを搭載して構成しても構わないものである。また、パッケージ基板に搭載するチップは半導体チップに限るものではなく、受動素子を形成した誘電体チップや多層誘電体チップなど、別のチップであっても構わないものである。
【００３２】
【発明の効果】
本発明のパッケージ基板によれば、第１のビアホールと第２のビアホールとにより第３の分布定数線路を構成するとともに、第１のビアホールと第２のビアホールとの間隔を定めて、第１の分布定数線路に比べて第３の分布定数線路の特性インピーダンスを低くすることによって、または第３の分布定数線路の両端に生じる浮遊容量を定めることによって、第３の分布定数線路およびその両端に生じる浮遊容量を集中定数的に見て容量性とし、第１の分布定数線路に比べて第２の分布定数線路の線路幅を狭くすることによって、または線路と接地電極との間隔を広くすることによって、第１の分布定数線路に比べて第２の分布定数線路の特性インピーダンスを高くしたことによって、信号線路の不整合を改善し、高周波特性の劣化を防止することができる。
【００３３】
また、第３の分布定数線路およびその両端に生じる浮遊容量を集中定数的に見た容量値を、端面電極と端面接地電極との間に生じる浮遊容量の容量値に一致させることによって、信号線路の不整合をさらに改善し、より高い周波数まで高周波特性の劣化を防止することができる。
【００３４】
また、本発明の電子装置によれば、本発明のパッケージ基板を用いることによって高周波特性の劣化を防止することができる。
【図面の簡単な説明】
【図１】本発明のパッケージ基板の一実施例を示す透視斜視図である。
【図２】図１のパッケージ基板のＢ−Ｂ断面図である。
【図３】図１のパッケージ基板の信号線路の等価回路である。
【図４】本発明の電子装置の一実施例を示す断面図である。
【図５】従来のパッケージ基板を示す透視斜視図である。
【図６】図５のパッケージ基板のＡ−Ａ断面図である。
【図７】図５のパッケージ基板の信号線路の等価回路である。
【符号の説明】
２…基体
２ａ…一方主面
２ｂ…他方主面
３…第１の分布定数線路
４…第１の接地電極
５、１３…第２の分布定数線路
６…第２の接地電極
７…第１のビアホール
８、１４、１５…端面電極
１０…パッケージ基板
１１、１２…第２のビアホール
１６…第３の分布定数線路
２０…電子装置
ｇ１、ｇ２、ｇ３、ｇ４…ギャップ
ｓ１、ｓ２、ｓ３、ｓ４…信号線路の領域
【発明の属する技術分野】
本発明は、パッケージ基板およびそれを用いた電子装置、特に高周波の信号を扱うチップ部品を搭載するパッケージ基板およびそれを用いた電子装置に関する。
【０００２】
【従来の技術】
近年の通信機器の小型化や使用周波数の高周波化にともなって、パッケージ基板に設けられた高周波信号入出力用の信号線路の不整合が原因で、そのパッケージ基板を用いた電子装置の高周波特性を劣化させる可能性が高くなってきており、パッケージ基板の信号線路の不整合の改善が必要となってきている。
【０００３】
図５に、従来のパッケージ基板を示す。図５に示したパッケージ基板１において、基体２の一方主面２ａにはストリップ状の第１の分布定数線路３が形成され、その周囲にはギャップｇ１およびｇ２を介して第１の分布定数線路３に近接して第１の接地電極４が形成されている。ここで、第１の分布定数線路３の特性インピーダンスは、設計や測定における基準となる特性インピーダンス、例えば５０オームに合わせられている。また、基体２の他方主面２ｂにはストリップ状の第２の分布定数線路５が形成され、その周囲にはギャップｇ３およびｇ４を介して第２の分布定数線路５に近接して第２の接地電極６が形成されている。ここで、ギャップｇ１は第１の分布定数線路３の側縁方向における第１の接地電極４との間のギャップを、ギャップｇ２は第１の分布定数線路３の長手方向における第１の接地電極４との間のギャップを示している。また、ギャップｇ３は第２の分布定数線路５の側縁方向における第２の接地電極６との間のギャップを、ギャップｇ４は第２の分布定数線路５の長手方向における第２の接地電極６との間のギャップを示している。そして、第１の分布定数線路３と第２の分布定数線路５は、その一端同士が互いに対向して形成され、第１のビアホール７で接続されている。さらに、第２の分布定数線路５の他端は、基体２の端面に形成されたはんだ付け用の端面電極８に接続されている。そして、第１の分布定数線路３と第１のビアホール７と第２の分布定数線路５と端面電極８とで信号線路を構成している。
【０００４】
ここで、第１の分布定数線路３は、第１の接地電極４との関係で見ればコプレーナ線路となり、第２の接地電極６との関係で見ればマイクロストリップ線路となる。また、第２の分布定数線路５も同様に、第２の接地電極６との関係で見ればコプレーナ線路となり、第１の接地電極４との関係で見ればマイクロストリップ線路となる。
【０００５】
【発明が解決しようとする課題】
図６に、図５に示したパッケージ基板１のＡ−Ａ断面図、すなわち信号線路に沿った断面図を示す。図６において、第１の分布定数線路３から第１のビアホール７と第２の分布定数線路５を経由して端面電極８までを、ｓ１、ｓ２、ｓ３、ｓ４の４つの領域に分けている。ここで、領域ｓ１は基体２の一方主面２ａ側に形成された第１の分布定数線路３を、領域ｓ３は基体２の他方主面２ｂ側に形成された第２の分布定数線路５を、領域ｓ２は第１の分布定数線路３と第２の分布定数線路５を接続するフィードスルー部を、領域ｓ４は端面電極８を示している。
【０００６】
図７に、図５に示したパッケージ基板１の信号線路部分の等価回路を、第１の分布定数線路３から端面電極８までを、ｓ１、ｓ２、ｓ３、ｓ４の４つの領域に分けて示す。図７において、領域ｓ２のＬは第１のビアホール７のインダクタンス成分を、Ｃ２は第１の分布定数線路３と第１の接地電極４との間のギャップｇ２に形成された浮遊容量を、Ｃ４は第２の分布定数線路５と第２の接地電極６との間のギャップｇ４に形成された浮遊容量を示している。そして、領域ｓ４のＣ８は端面電極８およびそれに付着するはんだとその周囲に存在する接地電極との間に形成される浮遊容量を示している。
【０００７】
このように、パッケージ基板１においては、第１のビアホール７の部分が比較的大きなインダクタンス成分Ｌとなり、さらにその両端において浮遊容量Ｃ２、Ｃ４を有し、さらに第２の分布定数線路５の他端にも浮遊容量Ｃ８を有することになる。そのため、たとえ第２の分布定数線路５を第１の分布定数線路３と同じ基準となる特性インピーダンスに設定してあっても、領域ｓ２や領域ｓ４の影響で信号線路全体に不整合が生じてしまうという問題がある。そして、この信号線路の不整合は、この構造を有するパッケージ基板の高周波特性を劣化させ、ひいてはそのパッケージ基板を用いた電子装置の高周波特性を劣化させる原因になるという問題がある。
【０００８】
本発明は上記の問題点を解決することを目的とするもので、信号線路における不整合の生じにくいパッケージ基板およびそれを用いた電子装置を提供する。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明のパッケージ基板は、絶縁体からなる基体と、該基体の一方主面に形成された第１の分布定数線路と、前記基体の他方主面に形成された第２の分布定数線路と、第１の分布定数線路の一端に近接して前記基体の一方主面に形成された第１の接地電極と、第２の分布定数線路の一端に近接して前記基体の他方主面に形成された第２の接地電極と、第１の分布定数線路の一端と第２の分布定数線路の一端とを前記基体の内部で接続する第１のビアホールと、該第１のビアホールに近接する位置で第１の接地電極と第２の接地電極とを前記基体の内部で接続する第２のビアホールと、前記基体の端面に形成されるとともに第２の分布定数線路の他端に接続された端面電極と、前記基体の端面に形成されるとともに第２の接地電極に接続された端面接地電極とを備え、
第１のビアホールと第２のビアホールとにより第３の分布定数線路を構成するとともに、第１のビアホールと第２のビアホールとの間隔を定めて、第１の分布定数線路に比べて第３の分布定数線路の特性インピーダンスを低くすることによって、または第３の分布定数線路の両端に生じる浮遊容量を定めることによって、第３の分布定数線路およびその両端に生じる浮遊容量を集中定数的に見て容量性とし、
第１の分布定数線路に比べて第２の分布定数線路の線路幅を狭くすることによって、または線路と接地電極との間隔を広くすることによって、第１の分布定数線路に比べて第２の分布定数線路の特性インピーダンスを高くしたことを特徴とする。
【００１２】
また、本発明のパッケージ基板は、第３の分布定数線路およびその両端に生じる浮遊容量を集中定数的に見た容量値を、前記端面電極と前記端面接地電極との間に生じる浮遊容量の容量値に一致させてなることを特徴とする。
【００１３】
また、本発明の電子装置は、上記のいずれかに記載のパッケージ基板を用いたことを特徴とする。
【００１４】
このように構成することにより、本発明のパッケージ基板によれば、信号線路における不整合を生じにくくし、高周波特性の劣化を防止することができる。
【００１５】
また、本発明の電子装置においては、高周波特性の劣化を防止することができる。
【００１６】
【発明の実施の形態】
図１に、本発明のパッケージ基板の一実施例を示す。図１において、図５と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
【００１７】
図１に示したパッケージ基板１０において、フィードスルー部には第１のビアホール７に近接して、第１の接地電極４と第２の接地電極６を接続する第２のビアホール１１および１２が設けられている。また、基体２の他方主面２ｂには、第２の分布定数線路１３が、一端と他端の間において、その幅をステップ状に狭くして形成されている。さらに、端面電極８の両側には、第２の接地電極６に接続してはんだ付け用の端面接地電極１４および１５が設けられている。
【００１８】
ここで、図２に、図１に示したパッケージ基板１０のＢ−Ｂ断面図を、すなわちフィードスルー部の断面図を示す。図２において、Ｃ１１は第１のビアホール７と第２のビアホール１１との間に分布的に形成される容量を、Ｃ１２は第１のビアホール７と第２のビアホール１２との間に分布的に形成される容量を示している。これより、パッケージ基板１０においては、フィードスルー部の第１のビアホール７は、図７に示したような単なる集中定数的なインダクタンスではなく、第１のビアホール７を主線路とし、第２のビアホール１１、１２を接地電極とする第３の分布定数線路とみなせることが分かる。そして、第１のビアホール７と第２のビアホール１１、１２の間隔を変えることによって、その特性インピーダンスを比較的自由に設定することができる。
【００１９】
図３に、パッケージ基板１０の線路部分の等価回路を示す。図３において、図７と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
【００２０】
図３において、フィードスルー部である領域ｓ２の、図７ではインダクタンス成分Ｌとなっていた部分が、第１のビアホール７を主線路とし、第２のビアホール１１、１２を接地電極とした第３の分布定数線路１６に置き換わっている。そして、第３の分布定数線路１６の特性インピーダンスは、第１のビアホール７と第２のビアホール１１、１２との間隔を小さくすることによって、基準となる特性インピーダンスである第１の分布定数線路３の特性インピーダンスよりも低く設定してある。そのため、領域２を集中定数的に見ると、容量が接地電極との間に設けられている状態とほぼ等価になる。すなわち、フィードスルー部である領域ｓ２は容量性となる。
【００２１】
一方、領域ｓ３の第２の分布定数線路１３の特性インピーダンスは、線路幅を狭くして基準となる特性インピーダンスである第１の分布定数線路３の特性インピーダンスよりも高く設定されている。そのため、領域ｓ３は集中定数的には直列にインダクタが設けられている状態とほぼ等価になる。すなわち、領域ｓ３の第２の分布定数線路１３は誘導性となる。
【００２２】
その結果、集中定数的に見れば、領域ｓ２は容量性に、領域ｓ３は誘導性に見え、領域ｓ４の浮遊容量Ｃ８を加えると、領域ｓ２からｓ４の間で２つの並列の容量と１つの直列のインダクタからなるπ型のローパスフィルタ回路を構成していることになる。
【００２３】
このように構成されたパッケージ基板１０の信号線路においては、領域ｓ４の浮遊容量Ｃ８を、領域ｓ３のインダクタと領域ｓ２の容量とである程度打ち消すことができ、信号線路全体の不整合を改善することができる。特にπ型のローパスフィルタ回路に形成することによって、整合する周波数帯域、例えば反射損失が−２０ｄＢ以下の周波数帯域を広くすることができ、信号線路を比較的高い周波数まで整合の良い状態に維持することができる。そして、信号線路の不整合を改善することによって、パッケージ基板１０自身の高周波特性の劣化を防止することができる。
【００２４】
次に、パッケージ基板１０においては、フィードスルー部である領域ｓ２を集中定数的に見た場合の容量の値については特に定義しなかったが、これを領域ｓ４の浮遊容量Ｃ８の容量の値と等しくしてもよい。この場合、これに応じて領域ｓ３を集中定数的に見た場合のインダクタの値を決定することによって、特定の周波数において領域ｓ４の浮遊容量Ｃ８を完全に打ち消すことが可能になる。そして、これによって、信号線路がある程度まで整合する周波数帯域をさらに広げることができ、より高い周波数までパッケージ基板の高周波特性の劣化を防止することができる。
【００２５】
ところで、パッケージ基板１０においては、第３の分布定数線路１６の特性インピーダンスを第１の分布定数線路３の特性インピーダンスよりも低く設定することによって、フィードスルー部である領域ｓ２を集中定数的に容量性に見えるようにしている。しかし、第３の分布定数線路１６の両端に形成される浮遊容量Ｃ２とＣ４の容量が大きければ、第３の分布定数線路１６の特性インピーダンスが基準の特性インピーダンスである第１の分布定数線路３の特性インピーダンスと同じか、あるいは少し高くても領域ｓ２は集中定数的に容量性に見える。そのため、第３の分布定数線路１６の特性インピーダンスは、必ずしも第１の分布定数線路３の特性インピーダンスより低くなくても構わないものである。
【００２６】
なお、パッケージ基板１０において、第１のビアホールの数を１つとしたが、これは１つに限られるものではなく、対向して形成された第１の分布定数線路３の一端と第２の分布定数線路１３の一端との間で２つ以上形成しても構わないものである。また、第２のビアホールの数も２つに限られるものではなく、第３の分布定数線路１６の特性インピーダンスをどのような値にするかによって、１つであっても、３つ以上であっても構わないものである。また、第１のビアホールと第２のビアホールとの間隔も、同じく第３の分布定数線路１６の特性インピーダンスをどのような値にするかによって、自由に決定されるものである。
【００２７】
また、パッケージ基板１０においては、領域ｓ３の第２の分布定数線路１３を一端と他端の間において、その幅をステップ状に狭くして形成しているが、線路の幅を変えずに線路と接地電極との間隔を広げることによって特性インピーダンスを高くしても構わないものである。さらに、線路の幅あるいは線路と接地電極との間隔の変化する部分をテーパー状に形成することもでき、これによって第２の分布定数線路１３自身の特性的な不連続性を低減することができ、信号線路全体の整合をさらに良くすることができるものである。
【００２８】
図４に、本発明の電子装置の一実施例の断面図を示す。図４において、図１と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
【００２９】
図４において、電子装置２０は、パッケージ基板１０の一方主面に形成された第１の接地電極４の略中央部に、半導体チップ２１を搭載し、半導体チップ２１と第１の分布定数線路３をワイヤー２２で接続し、さらに、半導体チップ２１とワイヤー２２と第１の分布定数線路３の全体をカバー２３で覆って構成されている。
【００３０】
このように構成された電子装置２０において、半導体チップ２１はワイヤー２２を介してパッケージ基板１０の信号線路と接続されている。そして、パッケージ基板１０の信号線路は、第１の分布定数線路３から端面電極８までの間が不整合が少なくなるように形成されているため、半導体チップ２１からパッケージ基板１０の端面電極８までの間においても不整合が少なく、電子装置２０全体としての高周波特性の劣化を防止することができる。
【００３１】
なお、電子装置２０においては、半導体パッケージに１つの半導体チップを搭載して構成しているが、２つ以上の半導体チップを搭載して構成しても構わないものである。また、パッケージ基板に搭載するチップは半導体チップに限るものではなく、受動素子を形成した誘電体チップや多層誘電体チップなど、別のチップであっても構わないものである。
【００３２】
【発明の効果】
本発明のパッケージ基板によれば、第１のビアホールと第２のビアホールとにより第３の分布定数線路を構成するとともに、第１のビアホールと第２のビアホールとの間隔を定めて、第１の分布定数線路に比べて第３の分布定数線路の特性インピーダンスを低くすることによって、または第３の分布定数線路の両端に生じる浮遊容量を定めることによって、第３の分布定数線路およびその両端に生じる浮遊容量を集中定数的に見て容量性とし、第１の分布定数線路に比べて第２の分布定数線路の線路幅を狭くすることによって、または線路と接地電極との間隔を広くすることによって、第１の分布定数線路に比べて第２の分布定数線路の特性インピーダンスを高くしたことによって、信号線路の不整合を改善し、高周波特性の劣化を防止することができる。
【００３３】
また、第３の分布定数線路およびその両端に生じる浮遊容量を集中定数的に見た容量値を、端面電極と端面接地電極との間に生じる浮遊容量の容量値に一致させることによって、信号線路の不整合をさらに改善し、より高い周波数まで高周波特性の劣化を防止することができる。
【００３４】
また、本発明の電子装置によれば、本発明のパッケージ基板を用いることによって高周波特性の劣化を防止することができる。
【図面の簡単な説明】
【図１】本発明のパッケージ基板の一実施例を示す透視斜視図である。
【図２】図１のパッケージ基板のＢ−Ｂ断面図である。
【図３】図１のパッケージ基板の信号線路の等価回路である。
【図４】本発明の電子装置の一実施例を示す断面図である。
【図５】従来のパッケージ基板を示す透視斜視図である。
【図６】図５のパッケージ基板のＡ−Ａ断面図である。
【図７】図５のパッケージ基板の信号線路の等価回路である。
【符号の説明】
２…基体
２ａ…一方主面
２ｂ…他方主面
３…第１の分布定数線路
４…第１の接地電極
５、１３…第２の分布定数線路
６…第２の接地電極
７…第１のビアホール
８、１４、１５…端面電極
１０…パッケージ基板
１１、１２…第２のビアホール
１６…第３の分布定数線路
２０…電子装置
ｇ１、ｇ２、ｇ３、ｇ４…ギャップ
ｓ１、ｓ２、ｓ３、ｓ４…信号線路の領域
Claims (3)
- 絶縁体からなる基体と、該基体の一方主面に形成された第１の分布定数線路と、前記基体の他方主面に形成された第２の分布定数線路と、第１の分布定数線路の一端に近接して前記基体の一方主面に形成された第１の接地電極と、第２の分布定数線路の一端に近接して前記基体の他方主面に形成された第２の接地電極と、第１の分布定数線路の一端と第２の分布定数線路の一端とを前記基体の内部で接続する第１のビアホールと、該第１のビアホールに近接する位置で第１の接地電極と第２の接地電極とを前記基体の内部で接続する第２のビアホールと、前記基体の端面に形成されるとともに第２の分布定数線路の他端に接続された端面電極と、前記基体の端面に形成されるとともに第２の接地電極に接続された端面接地電極とを備え、
第１のビアホールと第２のビアホールとにより第３の分布定数線路を構成するとともに、第１のビアホールと第２のビアホールとの間隔を定めて、第１の分布定数線路に比べて第３の分布定数線路の特性インピーダンスを低くすることによって、または第３の分布定数線路の両端に生じる浮遊容量を定めることによって、第３の分布定数線路およびその両端に生じる浮遊容量を集中定数的に見て容量性とし、
第１の分布定数線路に比べて第２の分布定数線路の線路幅を狭くすることによって、または線路と接地電極との間隔を広くすることによって、第１の分布定数線路に比べて第２の分布定数線路の特性インピーダンスを高くしたことを特徴とするパッケージ基板。 - 第３の分布定数線路およびその両端に生じる浮遊容量を集中定数的に見た容量値を、前記端面電極と前記端面接地電極との間に生じる浮遊容量の容量値に一致させてなることを特徴とする、請求項１に記載のパッケージ基板。
- 請求項１または２に記載のパッケージ基板を用いたことを特徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00533799A JP3700439B2 (ja) | 1999-01-12 | 1999-01-12 | パッケージ基板およびそれを用いた電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00533799A JP3700439B2 (ja) | 1999-01-12 | 1999-01-12 | パッケージ基板およびそれを用いた電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000208670A JP2000208670A (ja) | 2000-07-28 |
| JP3700439B2 true JP3700439B2 (ja) | 2005-09-28 |
Family
ID=11608426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00533799A Expired - Lifetime JP3700439B2 (ja) | 1999-01-12 | 1999-01-12 | パッケージ基板およびそれを用いた電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3700439B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304761A (ja) | 2003-03-18 | 2004-10-28 | Murata Mfg Co Ltd | チップ型共振部品 |
| JP5506719B2 (ja) * | 2011-03-07 | 2014-05-28 | 三菱電機株式会社 | フィルタ回路 |
| JP6054449B2 (ja) * | 2015-03-18 | 2016-12-27 | Ｎｔｔエレクトロニクス株式会社 | 半導体ｉｃ用パッケージ、マザーボード及び電気信号処理装置 |
-
1999
- 1999-01-12 JP JP00533799A patent/JP3700439B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000208670A (ja) | 2000-07-28 |
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Legal Events
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|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050304 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050304 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050621 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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