WO2022131113A1 - チップ型電子部品 - Google Patents

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capacitor
patterns
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幸生 三嶽
隆史 大塚
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Tdk株式会社
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    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/48—Networks for connecting several sources or loads, working on the same frequency or frequency band, to a common load or source

Definitions

  • the present invention relates to chip-type electronic components, and more particularly to chip-type electronic components including capacitors and inductors.
  • Patent Document 1 discloses a chip-type electronic component including a capacitor and an inductor.
  • the chip-type electronic component described in Patent Document 1 is provided with a capacitive electrode pattern having a narrow pattern width so as to overlap with the inductor pattern, thereby adding an auxiliary capacitance to the inductor pattern while suppressing the chip size.
  • the main capacitors are arranged between the terminal electrodes in a plan view.
  • the chip-type electronic component according to the present invention includes first and second terminal electrodes and first, second and third conductor layers, and the first conductor layer is a first and second terminal electrode, respectively.
  • the first connection pattern is located between the first and second connection patterns provided at the positions overlapping with the first connection pattern and the second connection pattern, and is connected to one of the first and second terminal electrodes.
  • the second conductor layer includes a first upper electrode pattern provided at a position overlapping the first lower electrode pattern and connected to the other of the first and second terminal electrodes.
  • the first lower electrode pattern and the first upper electrode pattern constitute the first capacitor
  • the third conductor layer includes the first inductor pattern having one end connected to the first terminal electrode.
  • the inductor pattern of 1 is characterized by including a first section overlapping the first capacitor and a second section not overlapping the first capacitor.
  • the present invention since a part of the first inductor pattern is provided so as to overlap with the first capacitor, a larger inductance can be obtained with a small chip size. Moreover, since an auxiliary capacitance is generated in the portion of the first inductor pattern that overlaps with the first capacitor, it is possible to improve the characteristics.
  • the chip-type electronic component according to the present invention further includes third and fourth terminal electrodes, and the first conductor layer is provided at a position where it overlaps with the third and fourth terminal electrodes, respectively.
  • a second conductor further comprising a connection pattern and a second lower electrode pattern located between the third connection pattern and the fourth connection pattern and connected to one of the third and fourth terminal electrodes.
  • the layer is provided at a position overlapping the second lower electrode pattern and further includes a second upper electrode pattern connected to the other of the third and fourth terminal electrodes, the second lower electrode pattern and the second lower electrode pattern.
  • the upper electrode pattern constitutes a second capacitor
  • the third conductor layer further includes a second inductor pattern one end connected to the first terminal electrode, and the other end of the first inductor pattern is a third.
  • the other end of the second inductor pattern may be connected to the terminal electrode of the fourth terminal electrode. According to this, it is possible to configure a splitter circuit in which one of the first and second terminal electrodes is used as an input terminal and the third and fourth terminal electrodes are used as a pair of output terminals.
  • a part of the second section of the first inductor pattern is located between the first connection pattern and the third connection pattern or between the second connection pattern and the fourth connection pattern. It doesn't matter. According to this, since the third conductor layer is used more effectively, the chip size can be further reduced.
  • the second inductor pattern may include a third section that overlaps with the second capacitor and a fourth section that does not overlap with the second capacitor. According to this, since the third conductor layer is used more effectively, the chip size can be further reduced. Moreover, since the second inductor pattern has an auxiliary capacitance at a portion overlapping with the second capacitor, it is possible to improve the characteristics.
  • a part of the fourth section of the second inductor pattern is located between the first connection pattern and the third connection pattern or between the second connection pattern and the fourth connection pattern. It doesn't matter. According to this, since the third conductor layer is used more effectively, the chip size can be further reduced.
  • FIG. 1 is a schematic perspective view showing the appearance of a chip-type electronic component 1 according to an embodiment of the present invention.
  • FIG. 2 is a partial schematic cross-sectional view of the chip-type electronic component 1.
  • FIG. 3 is a plan view for explaining the pattern shape of the conductor layer M1.
  • FIG. 4 is a plan view for explaining the pattern shape of the resistance pattern R.
  • FIG. 5 is a plan view for explaining the pattern shape of the insulating layer 22.
  • FIG. 6 is a plan view for explaining the pattern shape of the conductor layer MM.
  • FIG. 7 is a plan view for explaining the pattern shape of the insulating layer 23.
  • FIG. 8 is a plan view for explaining the pattern shape of the conductor layer M2.
  • FIG. 9 is a plan view for explaining the pattern shape of the insulating layer 24.
  • FIG. 10 is a plan view for explaining the pattern shape of the conductor layer M3.
  • FIG. 11 is a plan view for explaining the pattern shape of the insulating layer 25.
  • FIG. 12 is a plan view for explaining the pattern shape of the conductor layer M4.
  • FIG. 13 is a plan view for explaining the pattern shape of the insulating layer 26.
  • FIG. 14 is a plan view for explaining the pattern shape of the conductor layer M5.
  • FIG. 15 is an equivalent circuit diagram of the chip type electronic component 1.
  • FIG. 16 is a graph showing the insertion loss of the chip-type electronic component 1.
  • FIG. 17 is a graph showing the reflection loss of the chip type electronic component 1.
  • FIG. 18 is a graph showing the isolation of the chip-type electronic component 1.
  • FIG. 1 is a schematic perspective view showing the appearance of a chip-type electronic component 1 according to an embodiment of the present invention. Further, FIG. 2 is a partial schematic cross-sectional view of the chip-type electronic component 1.
  • the chip-type electronic component 1 is a splitter that splits a high-frequency signal into two, and includes a main body 10 and terminal electrodes 11 to 14 formed on the surface of the main body 10 as shown in FIG. ing.
  • the terminal electrodes 11 to 14 are arranged at the four corners of the surface of the main body 10.
  • the main body 10 is a conductor layer M1, MM, M2, M3 composed of a substrate 20, a flattening layer 21 covering the surface of the substrate 20, and Cu or the like provided on the flattening layer 21. , M4, M5, insulating layers 22 to 26, and a resistance pattern R.
  • the material of the substrate 20 may be any material that is chemically and thermally stable, generates less stress, and can maintain the smoothness of the surface, and is not particularly limited, but is limited to silicon single crystal, alumina, and the like.
  • Sapphire, aluminum nitride, MgO single crystal, SrTIO 3 single crystal, surface silicon oxide, glass, quartz, ferrite and the like can be used.
  • the conductor layer M1 is a conductor layer located at the lowest layer, and includes connection patterns 31 to 34, lower electrode patterns 35 and 36, and inductor patterns 37 and 38 as shown in FIG.
  • the connection patterns 31 to 34 are provided at positions overlapping with the terminal electrodes 11 to 14, respectively.
  • the lower electrode pattern 35 is arranged between the connection pattern 31 and the connection pattern 32, and is connected to the connection pattern 32.
  • the lower electrode pattern 36 is arranged between the connection pattern 33 and the connection pattern 34 and is connected to the connection pattern 34.
  • Each of the inductor patterns 37 and 38 is a pattern wound for about one turn, and one end thereof is connected to the connection pattern 32.
  • a part of the inductor pattern 37 meanders along the connection patterns 31 and 32 and the lower electrode pattern 35, and a part of the inductor pattern 38 meanders along the connection patterns 33 and 34 and the lower electrode pattern 36.
  • the inductor pattern 37 includes a section located between the connection patterns 31 and 32, a section located between the connection patterns 31 and 33, and a section located between the connection patterns 32 and 34.
  • the inductor pattern 38 includes a section located between the connection patterns 33 and 34, a section located between the connection patterns 31 and 33, and a section located between the connection patterns 32 and 34.
  • a resistance pattern R is provided on the same layer as the conductor layer M1. As shown in FIG. 4, the resistance pattern R is arranged between the connection pattern 33 and the connection pattern 34.
  • the conductor layer M1 is covered with the insulating layer 22.
  • the insulating layer 22 is a thin film made of an inorganic insulating material such as silicon nitride, and constitutes a capacitive insulating film of a capacitor. As shown in FIG. 5, the insulating layer 22 is provided with openings 41 to 48. Of these, the openings 41 to 44 are provided at positions that expose the connection patterns 31 to 34, respectively, and the openings 45 and 46 are provided at positions that expose the other ends of the inductor patterns 37 and 38, respectively, and the openings 47, 48 is provided at a position where both ends of the resistance pattern R are exposed.
  • a conductor layer MM is provided on the insulating layer 22.
  • the conductor layer MM includes the upper electrode patterns 51 and 52.
  • the upper electrode patterns 51 and 52 are provided at positions overlapping with the lower electrode patterns 35 and 36, respectively.
  • the lower electrode pattern 35, the upper electrode pattern 51, and the insulating layer 22 form the first capacitor
  • the lower electrode pattern 36, the upper electrode pattern 52, and the insulating layer 22 form the second capacitor.
  • the conductor layer MM is covered with an insulating layer 23 made of a resin material such as polyimide. As shown in FIG. 7, the insulating layer 23 is provided with openings 60 to 69. Of these, the openings 61 to 64 are provided at positions where the connection patterns 31 to 34 are exposed via the openings 41 to 44, respectively, and the openings 65 and 66 are provided through the openings 45 and 46, respectively. The openings 60 and 67 are provided at positions where the other ends of 38 are exposed, the openings 60 and 67 are provided at positions where the upper electrode patterns 51 and 52 are exposed, respectively, and the openings 68 and 69 are provided through the openings 47 and 48, respectively. It is provided at a position where both ends of R are exposed.
  • a conductor layer M2 is provided on the insulating layer 23.
  • the conductor layer M2 includes connection patterns 70 to 76, 79 and inductor patterns 77, 78.
  • the connection patterns 71 to 74 are provided at positions overlapping the terminal electrodes 11 to 14, respectively, and are connected to the connection patterns 31 to 34 via the openings 61 to 64 and the openings 41 to 44, respectively.
  • the connection patterns 75 and 76 are connected to the upper electrode patterns 51 and 52 via the openings 60 and 67, respectively.
  • the connection patterns 70 and 79 are connected to both ends of the resistance pattern R via the openings 68 and 69 and the openings 47 and 48, respectively.
  • the inductor patterns 77 and 78 are both patterns wound for about one turn.
  • a part of the inductor pattern 77 meanders along the connection patterns 71, 72, 75, and a part of the inductor pattern 78 meanders along the connection patterns 70, 73, 74, 79.
  • the inductor pattern 77 includes a section located between the connection patterns 71 and 72, a section located between the connection patterns 71 and 73, and a section located between the connection patterns 72 and 74.
  • the inductor pattern 78 includes a section located between the connection patterns 73 and 74, a section located between the connection patterns 71 and 73, and a section located between the connection patterns 72 and 74.
  • the conductor layer M2 is covered with an insulating layer 24 made of a resin material such as polyimide. As shown in FIG. 9, the insulating layer 24 is provided with openings 81 to 86. Of these, the openings 81 to 84 are provided at positions that expose the connection patterns 71 to 74, respectively, and the openings 85 and 86 are provided at positions that expose the other ends of the inductor patterns 77 and 78, respectively.
  • a conductor layer M3 is provided on the insulating layer 24. As shown in FIG. 10, the conductor layer M3 includes connection patterns 91 to 94 and inductor patterns 95 and 96.
  • the connection patterns 91 to 94 are provided at positions overlapping the terminal electrodes 11 to 14, respectively, and are connected to the connection patterns 71 to 74 via openings 81 to 84, respectively.
  • One end of the inductor patterns 95 and 96 is connected to the other end of the inductor patterns 77 and 78 via openings 85 and 86, respectively.
  • the inductor patterns 95 and 96 are both patterns wound for about 1.5 turns.
  • a part of the inductor pattern 95 meanders along the connection patterns 91 and 92, and a part of the inductor pattern 96 meanders along the connection patterns 93 and 94.
  • the inductor pattern 95 includes a section located between the connection patterns 91 and 92, a section located between the connection patterns 91 and 93, and a section located between the connection patterns 92 and 94.
  • the inductor pattern 96 includes a section located between the connection patterns 93 and 94, a section located between the connection patterns 91 and 93, and a section located between the connection patterns 92 and 94.
  • the inductor pattern 95 a part of the section located between the connection patterns 91 and 92 is provided at a position overlapping with the first capacitor and the connection pattern 75.
  • the other sections are provided at positions that do not overlap with the first capacitor and the connection pattern 75.
  • a part of the section of the inductor pattern 96 located between the connection patterns 93 and 94 is provided at a position overlapping the second capacitor and the connection pattern 76.
  • the other sections are provided at positions that do not overlap with the second capacitor and the connection pattern 76.
  • the conductor layer M3 is covered with an insulating layer 25 made of a resin material such as polyimide. As shown in FIG. 11, the insulating layer 25 is provided with openings 101 to 106. Of these, the openings 101 to 104 are provided at positions that expose the connection patterns 91 to 94, respectively, and the openings 105 and 106 are provided at positions that expose the other ends of the inductor patterns 95 and 96, respectively.
  • a conductor layer M4 is provided on the insulating layer 25.
  • the conductor layer M4 includes connection patterns 111 to 114 and inductor patterns 115 and 116.
  • the connection patterns 111 to 114 are provided at positions overlapping the terminal electrodes 11 to 14, respectively, and are connected to the connection patterns 91 to 94 via the openings 101 to 104, respectively.
  • One end of the inductor patterns 115 and 116 is connected to the other end of the inductor patterns 95 and 96 via openings 105 and 106, respectively.
  • the other ends of the inductor patterns 115 and 116 are connected to the connection patterns 113 and 114, respectively.
  • the inductor patterns 115 and 116 are both patterns wound for about one turn.
  • the inductor pattern 115 meanders along the connection patterns 111 and 112.
  • the inductor pattern 115 includes a section located between the connection patterns 111 and 112, a section located between the connection patterns 111 and 113, and a section located between the connection patterns 112 and 114.
  • the inductor pattern 116 includes a section located between the connection patterns 113 and 114, a section located between the connection patterns 111 and 113, and a section located between the connection patterns 112 and 114.
  • the conductor layer M4 is covered with an insulating layer 26 made of a resin material such as polyimide. As shown in FIG. 13, the insulating layer 26 is provided with openings 121 to 124. The openings 121 to 124 are provided at positions that expose the connection patterns 111 to 114, respectively.
  • a conductor layer M5 is provided on the insulating layer 26. As shown in FIG. 14, the conductor layer M5 includes terminal electrodes 11 to 14. The terminal electrodes 11 to 14 are connected to the connection patterns 111 to 114 via the openings 121 to 124, respectively. As shown in FIG. 2, the surface of the terminal electrodes 11 to 14 may be covered with the plating film P made of Ni and Au.
  • the chip type electronic component 1 constitutes the splitter circuit shown in FIG.
  • the terminal electrode 11 is grounded to the ground GND, an input signal is supplied to the terminal electrode 12, and an output signal is output from the terminal electrodes 13 and 14.
  • the first capacitor C1 connected between the terminal electrode 11 and the terminal electrode 12 is composed of a lower electrode pattern 35, an upper electrode pattern 51, and an insulating layer 22.
  • the second capacitor C2 connected between the terminal electrode 13 and the terminal electrode 14 is composed of a lower electrode pattern 36, an upper electrode pattern 52, and an insulating layer 22.
  • a resistance pattern R is also connected between the terminal electrode 13 and the terminal electrode 14.
  • the first inductor L1 connected between the terminal electrode 12 and the terminal electrode 13 is composed of inductor patterns 37, 77, 95, 115.
  • the second inductor L2 connected between the terminal electrode 12 and the terminal electrode 14 is composed of inductor patterns 38, 78, 96, 116.
  • a part of the inductor pattern 95 located in the conductor layer M3 overlaps with the connection pattern 75 located in the conductor layer M2. Therefore, a capacitance is generated between the inductor pattern 95 and the connection pattern 75. That is, as shown in FIG. 15, an auxiliary third capacitor C3 is added between the terminal electrode 11 and the first inductor L1.
  • a part of the inductor pattern 96 located in the conductor layer M3 overlaps with the connection pattern 76 located in the conductor layer M2, a capacitance is generated between the inductor pattern 96 and the connection pattern 76. That is, as shown in FIG.
  • an auxiliary fourth capacitor C4 is added between the terminal electrode 13 and the second inductor L2.
  • the insulating layer 24 that separates the conductor layers M2 and M3 is significantly thicker than the insulating layer 22 that is a capacitive insulating film, the capacitances of the third and fourth capacitors C3 and C4 are small. By adding such capacitors C3 and C4, various characteristics described later are improved.
  • 16 to 18 are graphs showing insertion loss, reflection loss and isolation, respectively, the solid line shows the characteristics of the chip type electronic component 1 according to the present embodiment, and the broken line shows the third and fourth capacitors C3 and C4, respectively. Shows the characteristics when is not present. Insertion loss is the loss that occurs when the signal input to the terminal electrode 12 is output from the terminal electrodes 13 and 14, and reflection loss is the component that the signal input to the terminal electrode 12 is reflected by the terminal electrode 12 and is isolated. Is the isolation between the terminal electrode 13 and the terminal electrode 14. As shown in FIGS. 16 to 18, it can be seen that the addition of the third and fourth capacitors C3 and C4 improves all of the insertion loss, the reflection loss and the isolation.
  • the inductor patterns 95 and 96 overlap with the capacitors C1 and C2, respectively, whereby the auxiliary third and fourth capacitors C3 and C3 Since C4 is added, it is possible to improve various characteristics required for the splitter.
  • the section of the inductor pattern 95 located between the adjacent connection patterns 91 and 92 meanders along the connection patterns 91 and 92 and overlaps with the capacitor C1, and is between the adjacent connection patterns 93 and 94 of the inductor pattern 96. Since the section located at is meandering along the connection patterns 93 and 94 and overlaps with the capacitor C2, the wiring length of the inductor patterns 95 and 96 can be lengthened. This makes it possible to reduce the chip size while ensuring the required inductance.
  • both the third and fourth capacitors C3 and C4 are added, but this point is not essential in the present invention, and only the third capacitor C3 may be added.
  • 1 Chip type electronic component 10 Main body 11-14 Terminal electrode 20 Substrate 21 Flattening layer 22-26 Insulation layer 23 Insulation layer 24 Inductor layer 25 Inductor layer 26 Inductor layer 31 Connection pattern 31-34 Connection pattern 35, 36 Lower electrode pattern 36 Lower electrode patterns 37, 38 Inductor patterns 41 to 48 Openings 51, 52 Upper electrode patterns 60 to 69 Openings 70 to 76, 79 Connection patterns 77, 78 Inductor patterns 81 to 86 Openings 91 to 94 Connection patterns 95, 96 Inductor pattern 101 to 106 Opening 111 to 114 Connection pattern 115, 116 Inductor pattern 121 to 124 Opening C1 First capacitor C2 Second capacitor C3 Third capacitor C4 Fourth capacitor L1 First inductor L2 Second Inductors M1, MM, M2, M3, M4, M5 Conductor layer P Plated film R Resistance pattern

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Abstract

【課題】キャパシタとインダクタを含むチップ型電子部品のチップサイズを縮小する。 【解決手段】チップ型電子部品１は、下部電極パターン３６、上部電極パターン５２及び絶縁層２２によって構成されるキャパシタＣ２と、キャパシタＣ２を覆う絶縁層２４と、絶縁層２４上に設けられたインダクタパターン９６とを備える。インダクタパターン９６はキャパシタＣ２と重なる区間を有し、これにより、補助的なキャパシタＣ４が付加される。このように、インダクタパターン９６の一部がキャパシタＣ２と重なるように設けられていることから、小さなチップサイズでより大きなインダクタンスを得ることができる。しかも、補助的なキャパシタンスによって特性を改善することも可能となる。

Description

チップ型電子部品
　本発明はチップ型電子部品に関し、特に、キャパシタとインダクタを含むチップ型電子部品に関する。
　特許文献１には、キャパシタとインダクタを含むチップ型電子部品が開示されている。特許文献１に記載されたチップ型電子部品は、インダクタパターンと重なるようパターン幅の細い容量電極パターンを設けることによって、チップサイズを抑えつつ、インダクタパターンに補助的なキャパシタンスを付加している。主となるキャパシタについては、平面視で端子電極間に配置されている。
特開２０１６－２０１５１７号公報
　しかしながら、特許文献１に記載されたチップ型電子部品においては、主となるキャパシタの上部が有効活用されていないことから、十分なインダクタンスを得るためにはチップサイズを拡大しなければならない場合があった。
　したがって、本発明は、キャパシタとインダクタを含むチップ型電子部品のチップサイズを縮小することを目的とする。
　本発明によるチップ型電子部品は、第１及び第２の端子電極と、第１、第２及び第３の導体層とを備え、第１の導体層は、それぞれ第１及び第２の端子電極と重なる位置に設けられた第１及び第２の接続パターンと、第１の接続パターンと第２の接続パターンの間に位置し、第１及び第２の端子電極の一方に接続された第１の下部電極パターンとを含み、第２の導体層は、第１の下部電極パターンと重なる位置に設けられ、第１及び第２の端子電極の他方に接続された第１の上部電極パターンを含み、第１の下部電極パターン及び第１の上部電極パターンは第１のキャパシタを構成し、第３の導体層は、一端が第１の端子電極に接続された第１のインダクタパターンを含み、第１のインダクタパターンは、第１のキャパシタと重なる第１の区間と、第１のキャパシタと重ならない第２の区間を含むことを特徴とする。
　本発明によれば、第１のインダクタパターンの一部が第１のキャパシタと重なるように設けられていることから、小さなチップサイズでより大きなインダクタンスを得ることができる。しかも、第１のインダクタパターンには、第１のキャパシタと重なる部分において補助的なキャパシタンスが生じることから、特性を改善することも可能となる。
　本発明によるチップ型電子部品は、第３及び第４の端子電極をさらに備え、第１の導体層は、それぞれ第３及び第４の端子電極と重なる位置に設けられた第３及び第４の接続パターンと、第３の接続パターンと第４の接続パターンの間に位置し、第３及び第４の端子電極の一方に接続された第２の下部電極パターンとをさらに含み、第２の導体層は、第２の下部電極パターンと重なる位置に設けられ、第３及び第４の端子電極の他方に接続された第２の上部電極パターンをさらに含み、第２の下部電極パターン及び第２の上部電極パターンは第２のキャパシタを構成し、第３の導体層は、一端が第１の端子電極に接続された第２のインダクタパターンをさらに含み、第１のインダクタパターンの他端は第３の端子電極に接続され、第２のインダクタパターンの他端は第４の端子電極に接続されるものであっても構わない。これによれば、第１及び第２の端子電極の一方を入力端子とし、第３及び第４の端子電極を一対の出力端子とするスプリッタ回路を構成することが可能となる。
　本発明において、第１のインダクタパターンの第２の区間の一部は、第１の接続パターンと第３の接続パターンの間または第２の接続パターンと第４の接続パターンの間に位置しても構わない。これによれば、第３の導体層がより有効に活用されることから、チップサイズをより縮小することが可能となる。
　本発明において、第２のインダクタパターンは、第２のキャパシタと重なる第３の区間と、第２のキャパシタと重ならない第４の区間を含んでいても構わない。これによれば、第３の導体層がより有効に活用されることから、チップサイズをより縮小することが可能となる。しかも、第２のインダクタパターンには、第２のキャパシタと重なる部分において補助的なキャパシタンスが生じることから、特性を改善することも可能となる。
　本発明において、第２のインダクタパターンの第４の区間の一部は、第１の接続パターンと第３の接続パターンの間または第２の接続パターンと第４の接続パターンの間に位置しても構わない。これによれば、第３の導体層がより有効に活用されることから、チップサイズをより縮小することが可能となる。
　このように、本発明によれば、キャパシタとインダクタを含むチップ型電子部品のチップサイズを縮小することが可能となる。
図１は、本発明の一実施形態によるチップ型電子部品１の外観を示す略斜視図である。 図２は、チップ型電子部品１の部分的な略断面図である。 図３は、導体層Ｍ１のパターン形状を説明するための平面図である。 図４は、抵抗パターンＲのパターン形状を説明するための平面図である。 図５は、絶縁層２２のパターン形状を説明するための平面図である。 図６は、導体層ＭＭのパターン形状を説明するための平面図である。 図７は、絶縁層２３のパターン形状を説明するための平面図である。 図８は、導体層Ｍ２のパターン形状を説明するための平面図である。 図９は、絶縁層２４のパターン形状を説明するための平面図である。 図１０は、導体層Ｍ３のパターン形状を説明するための平面図である。 図１１は、絶縁層２５のパターン形状を説明するための平面図である。 図１２は、導体層Ｍ４のパターン形状を説明するための平面図である。 図１３は、絶縁層２６のパターン形状を説明するための平面図である。 図１４は、導体層Ｍ５のパターン形状を説明するための平面図である。 図１５は、チップ型電子部品１の等価回路図である。 図１６は、チップ型電子部品１の挿入損失を示すグラフである。 図１７は、チップ型電子部品１の反射損失を示すグラフである。 図１８は、チップ型電子部品１のアイソレーションを示すグラフである。
　以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
　図１は、本発明の一実施形態によるチップ型電子部品１の外観を示す略斜視図である。また、図２は、チップ型電子部品１の部分的な略断面図である。
　本実施形態によるチップ型電子部品１は、高周波信号を２分岐させるスプリッタであり、図１に示すように、本体部１０と、本体部１０の表面に形成された端子電極１１～１４とを備えている。端子電極１１～１４は、本体部１０の表面の四隅に配置されている。図２に示すように、本体部１０は、基板２０と、基板２０の表面を覆う平坦化層２１と、平坦化層２１上に設けられたＣｕなどからなる導体層Ｍ１，ＭＭ，Ｍ２，Ｍ３，Ｍ４，Ｍ５、絶縁層２２～２６及び抵抗パターンＲとを備えている。基板２０の材料としては、化学的・熱的に安定で応力発生が少なく、表面の平滑性を保つことができる材料であればよく、特に限定されるものではないが、シリコン単結晶、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ3単結晶、表面酸化シリコン、ガラス、石英、フェライトなどを用いることができる。平坦化層２１としては、アルミナや酸化シリコンなどを用いることができる。
　導体層Ｍ１は最下層に位置する導体層であり、図３に示すように、接続パターン３１～３４、下部電極パターン３５，３６及びインダクタパターン３７，３８を含んでいる。接続パターン３１～３４は、それぞれ端子電極１１～１４と重なる位置に設けられる。下部電極パターン３５は、接続パターン３１と接続パターン３２の間に配置され、接続パターン３２に接続される。下部電極パターン３６は、接続パターン３３と接続パターン３４の間に配置され、接続パターン３４に接続される。インダクタパターン３７，３８はいずれも約１ターン巻回されたパターンであり、その一端はいずれも接続パターン３２に接続される。インダクタパターン３７の一部は接続パターン３１，３２及び下部電極パターン３５に沿って蛇行し、インダクタパターン３８の一部は接続パターン３３，３４及び下部電極パターン３６に沿って蛇行している。インダクタパターン３７は、接続パターン３１，３２間に位置する区間、接続パターン３１，３３間に位置する区間、接続パターン３２，３４間に位置する区間を含んでいる。同様に、インダクタパターン３８は、接続パターン３３，３４間に位置する区間、接続パターン３１，３３間に位置する区間、接続パターン３２，３４間に位置する区間を含んでいる。
　導体層Ｍ１と同じ層には、抵抗パターンＲが設けられる。図４に示すように、抵抗パターンＲは接続パターン３３と接続パターン３４の間に配置される。
　導体層Ｍ１は、絶縁層２２で覆われる。絶縁層２２は窒化シリコンなどの無機絶縁材料からなる薄膜であり、キャパシタの容量絶縁膜を構成する。図５に示すように、絶縁層２２には開口部４１～４８が設けられる。このうち、開口部４１～４４はそれぞれ接続パターン３１～３４を露出させる位置に設けられ、開口部４５，４６はそれぞれインダクタパターン３７，３８の他端を露出させる位置に設けられ、開口部４７，４８は抵抗パターンＲの両端を露出させる位置に設けられる。
　絶縁層２２上には導体層ＭＭが設けられる。図６に示すように、導体層ＭＭは、上部電極パターン５１，５２を含んでいる。上部電極パターン５１，５２は、それぞれ下部電極パターン３５，３６と重なる位置に設けられる。これにより、下部電極パターン３５、上部電極パターン５１及び絶縁層２２によって第１のキャパシタが構成され、下部電極パターン３６、上部電極パターン５２及び絶縁層２２によって第２のキャパシタが構成される。
　導体層ＭＭは、ポリイミドなどの樹脂材料からなる絶縁層２３で覆われる。図７に示すように、絶縁層２３には開口部６０～６９が設けられる。このうち、開口部６１～６４はそれぞれ開口部４１～４４を介して接続パターン３１～３４を露出させる位置に設けられ、開口部６５，６６はそれぞれ開口部４５，４６を介してインダクタパターン３７，３８の他端を露出させる位置に設けられ、開口部６０，６７はそれぞれ上部電極パターン５１，５２を露出させる位置に設けられ、開口部６８，６９はそれぞれ開口部４７，４８を介して抵抗パターンＲの両端を露出させる位置に設けられる。
　絶縁層２３上には導体層Ｍ２が設けられる。図８に示すように、導体層Ｍ２は、接続パターン７０～７６，７９及びインダクタパターン７７，７８を含んでいる。接続パターン７１～７４は、それぞれ端子電極１１～１４と重なる位置に設けられ、それぞれ開口部６１～６４と開口部４１～４４を介して接続パターン３１～３４に接続される。接続パターン７５，７６は、それぞれ開口部６０，６７を介して上部電極パターン５１，５２に接続される。接続パターン７０，７９は、それぞれ開口部６８，６９と開口部４７，４８を介して抵抗パターンＲの両端に接続される。インダクタパターン７７，７８の一端は、それぞれ開口部６５，６６と開口部４５，４６を介してインダクタパターン３７，３８の他端に接続される。インダクタパターン７７，７８はいずれも約１ターン巻回されたパターンである。インダクタパターン７７の一部は接続パターン７１，７２，７５に沿って蛇行し、インダクタパターン７８の一部は接続パターン７０，７３，７４，７９に沿って蛇行している。インダクタパターン７７は、接続パターン７１，７２間に位置する区間、接続パターン７１，７３間に位置する区間、接続パターン７２，７４間に位置する区間を含んでいる。同様に、インダクタパターン７８は、接続パターン７３，７４間に位置する区間、接続パターン７１，７３間に位置する区間、接続パターン７２，７４間に位置する区間を含んでいる。
　導体層Ｍ２は、ポリイミドなどの樹脂材料からなる絶縁層２４で覆われる。図９に示すように、絶縁層２４には開口部８１～８６が設けられる。このうち、開口部８１～８４はそれぞれ接続パターン７１～７４を露出させる位置に設けられ、開口部８５，８６はそれぞれインダクタパターン７７，７８の他端を露出させる位置に設けられる。
　絶縁層２４上には導体層Ｍ３が設けられる。図１０に示すように、導体層Ｍ３は、接続パターン９１～９４及びインダクタパターン９５，９６を含んでいる。接続パターン９１～９４は、それぞれ端子電極１１～１４と重なる位置に設けられ、それぞれ開口部８１～８４を介して接続パターン７１～７４に接続される。インダクタパターン９５，９６の一端は、それぞれ開口部８５，８６を介してインダクタパターン７７，７８の他端に接続される。インダクタパターン９５，９６はいずれも約１．５ターン巻回されたパターンである。インダクタパターン９５の一部は接続パターン９１，９２に沿って蛇行し、インダクタパターン９６の一部は接続パターン９３，９４に沿って蛇行している。インダクタパターン９５は、接続パターン９１，９２間に位置する区間、接続パターン９１，９３間に位置する区間、接続パターン９２，９４間に位置する区間を含んでいる。同様に、インダクタパターン９６は、接続パターン９３，９４間に位置する区間、接続パターン９１，９３間に位置する区間、接続パターン９２，９４間に位置する区間を含んでいる。
　さらに、インダクタパターン９５のうち、接続パターン９１，９２間に位置する区間の一部は、第１のキャパシタ及び接続パターン７５と重なる位置に設けられる。その他の区間は、第１のキャパシタ及び接続パターン７５とは重ならない位置に設けられる。同様に、インダクタパターン９６のうち、接続パターン９３，９４間に位置する区間の一部は、第２のキャパシタ及び接続パターン７６と重なる位置に設けられる。その他の区間は、第２のキャパシタ及び接続パターン７６とは重ならない位置に設けられる。
　導体層Ｍ３は、ポリイミドなどの樹脂材料からなる絶縁層２５で覆われる。図１１に示すように、絶縁層２５には開口部１０１～１０６が設けられる。このうち、開口部１０１～１０４はそれぞれ接続パターン９１～９４を露出させる位置に設けられ、開口部１０５，１０６はそれぞれインダクタパターン９５，９６の他端を露出させる位置に設けられる。
　絶縁層２５上には導体層Ｍ４が設けられる。図１２に示すように、導体層Ｍ４は、接続パターン１１１～１１４及びインダクタパターン１１５，１１６を含んでいる。接続パターン１１１～１１４は、それぞれ端子電極１１～１４と重なる位置に設けられ、それぞれ開口部１０１～１０４を介して接続パターン９１～９４に接続される。インダクタパターン１１５，１１６の一端は、それぞれ開口部１０５，１０６を介してインダクタパターン９５，９６の他端に接続される。インダクタパターン１１５，１１６の他端は、それぞれ接続パターン１１３，１１４に接続される。インダクタパターン１１５，１１６はいずれも約１ターン巻回されたパターンである。インダクタパターン１１５の一部は接続パターン１１１，１１２に沿って蛇行している。インダクタパターン１１５は、接続パターン１１１，１１２間に位置する区間、接続パターン１１１，１１３間に位置する区間、接続パターン１１２，１１４間に位置する区間を含んでいる。同様に、インダクタパターン１１６は、接続パターン１１３，１１４間に位置する区間、接続パターン１１１，１１３間に位置する区間、接続パターン１１２，１１４間に位置する区間を含んでいる。
　導体層Ｍ４は、ポリイミドなどの樹脂材料からなる絶縁層２６で覆われる。図１３に示すように、絶縁層２６には開口部１２１～１２４が設けられる。開口部１２１～１２４は、それぞれ接続パターン１１１～１１４を露出させる位置に設けられる。
　絶縁層２６上には導体層Ｍ５が設けられる。図１４に示すように、導体層Ｍ５は、端子電極１１～１４を含んでいる。端子電極１１～１４は、それぞれ開口部１２１～１２４を介して接続パターン１１１～１１４に接続される。端子電極１１～１４の表面は、図２に示すようにＮｉ及びＡｕからなるメッキ膜Ｐで覆われていても構わない。
　かかる構成により、本実施形態によるチップ型電子部品１は、図１５に示すスプリッタ回路を構成する。実使用時においては、端子電極１１がグランドＧＮＤに接地され、端子電極１２に入力信号が供給され、端子電極１３，１４から出力信号が出力される。ここで、端子電極１１と端子電極１２の間に接続される第１のキャパシタＣ１は、下部電極パターン３５、上部電極パターン５１及び絶縁層２２によって構成される。端子電極１３と端子電極１４の間に接続される第２のキャパシタＣ２は、下部電極パターン３６、上部電極パターン５２及び絶縁層２２によって構成される。端子電極１３と端子電極１４の間には、抵抗パターンＲも接続される。端子電極１２と端子電極１３の間に接続される第１のインダクタＬ１は、インダクタパターン３７，７７，９５，１１５によって構成される。端子電極１２と端子電極１４の間に接続される第２のインダクタＬ２は、インダクタパターン３８，７８，９６，１１６によって構成される。
　さらに、本実施形態によるチップ型電子部品１は、導体層Ｍ３に位置するインダクタパターン９５の一部区間が導体層Ｍ２に位置する接続パターン７５と重なりを有している。このため、インダクタパターン９５と接続パターン７５の間にキャパシタンスが生じる。つまり、図１５に示すように、端子電極１１と第１のインダクタＬ１の間に補助的な第３のキャパシタＣ３が追加される。同様に、導体層Ｍ３に位置するインダクタパターン９６の一部区間が導体層Ｍ２に位置する接続パターン７６と重なりを有しているため、インダクタパターン９６と接続パターン７６の間にキャパシタンスが生じる。つまり、図１５に示すように、端子電極１３と第２のインダクタＬ２の間に補助的な第４のキャパシタＣ４が追加される。ここで、導体層Ｍ２，Ｍ３間を分離する絶縁層２４は容量絶縁膜である絶縁層２２よりも大幅に厚いため、第３及び第４のキャパシタＣ３，Ｃ４のキャパシタンスは僅かであるが、このようなキャパシタＣ３，Ｃ４が追加されることにより、後述する各種特性が改善される。
　図１６～図１８は、それぞれ挿入損失、反射損失及びアイソレーションを示すグラフであり、実線は本実施形態によるチップ型電子部品１の特性を示し、破線は第３及び第４のキャパシタＣ３，Ｃ４が存在しない場合の特性を示している。挿入損失は端子電極１２に入力した信号が端子電極１３及び１４から出力される際に生じる損失であり、反射損失は端子電極１２に入力した信号が端子電極１２に反射する成分であり、アイソレーションは端子電極１３と端子電極１４の間のアイソレーションである。図１６～図１８に示すように、第３及び第４のキャパシタＣ３，Ｃ４が付加されることにより、挿入損失、反射損失及びアイソレーションがいずれも改善されていることが分かる。
　以上説明したように、本実施形態によるチップ型電子部品１は、インダクタパターン９５，９６がそれぞれキャパシタＣ１，Ｃ２と重なりを有しており、これによって補助的な第３及び第４のキャパシタＣ３，Ｃ４が付加されることから、スプリッタに求められる各種特性を向上させることが可能となる。しかも、インダクタパターン９５のうち隣接する接続パターン９１，９２間に位置する区間は、接続パターン９１，９２に沿って蛇行するとともにキャパシタＣ１と重なり、インダクタパターン９６のうち隣接する接続パターン９３，９４間に位置する区間は、接続パターン９３，９４に沿って蛇行するとともにキャパシタＣ２と重なることから、インダクタパターン９５，９６の配線長を長くすることができる。これにより、必要となるインダクタンスを確保しつつ、チップサイズを縮小することも可能となる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　例えば、上記実施形態では、第３及び第４のキャパシタＣ３，Ｃ４の両方が付加されているが、本発明においてこの点は必須でなく、第３のキャパシタＣ３のみを付加しても構わない。
１　　チップ型電子部品
１０　　本体部
１１～１４　　端子電極
２０　　基板
２１　　平坦化層
２２～２６　　絶縁層
２３　　絶縁層
２４　　絶縁層
２５　　絶縁層
２６　　絶縁層
３１　　接続パターン
３１～３４　　接続パターン
３５，３６　　下部電極パターン
３６　　下部電極パターン
３７，３８　　インダクタパターン
４１～４８　　開口部
５１，５２　　上部電極パターン
６０～６９　　開口部
７０～７６，７９　　接続パターン
７７，７８　　インダクタパターン
８１～８６　　開口部
９１～９４　　接続パターン
９５，９６　　インダクタパターン
１０１～１０６　　開口部
１１１～１１４　　接続パターン
１１５，１１６　　インダクタパターン
１２１～１２４　　開口部
Ｃ１　　第１のキャパシタ
Ｃ２　　第２のキャパシタ
Ｃ３　　第３のキャパシタ
Ｃ４　　第４のキャパシタ
Ｌ１　　第１のインダクタ
Ｌ２　　第２のインダクタ
Ｍ１，ＭＭ，Ｍ２，Ｍ３，Ｍ４，Ｍ５　　導体層
Ｐ　　メッキ膜
Ｒ　　抵抗パターン

Claims (5)

  1. 　第１及び第２の端子電極と、
    　第１、第２及び第３の導体層と、を備え、
    　前記第１の導体層は、それぞれ前記第１及び第２の端子電極と重なる位置に設けられた第１及び第２の接続パターンと、前記第１の接続パターンと前記第２の接続パターンの間に位置し、前記第１及び第２の端子電極の一方に接続された第１の下部電極パターンとを含み、
    　前記第２の導体層は、前記第１の下部電極パターンと重なる位置に設けられ、前記第１及び第２の端子電極の他方に接続された第１の上部電極パターンを含み、
    　前記第１の下部電極パターン及び前記第１の上部電極パターンは、第１のキャパシタを構成し、
    　前記第３の導体層は、一端が前記第１の端子電極に接続された第１のインダクタパターンを含み、
    　前記第１のインダクタパターンは、前記第１のキャパシタと重なる第１の区間と、前記第１のキャパシタと重ならない第２の区間を含むことを特徴とするチップ型電子部品。
  2. 　第３及び第４の端子電極をさらに備え、
    　前記第１の導体層は、それぞれ前記第３及び第４の端子電極と重なる位置に設けられた第３及び第４の接続パターンと、前記第３の接続パターンと前記第４の接続パターンの間に位置し、前記第３及び第４の端子電極の一方に接続された第２の下部電極パターンとをさらに含み、
    　前記第２の導体層は、前記第２の下部電極パターンと重なる位置に設けられ、前記第３及び第４の端子電極の他方に接続された第２の上部電極パターンをさらに含み、
    　前記第２の下部電極パターン及び前記第２の上部電極パターンは、第２のキャパシタを構成し、
    　前記第３の導体層は、一端が前記第１の端子電極に接続された第２のインダクタパターンをさらに含み、
    　前記第１のインダクタパターンの他端は前記第３の端子電極に接続され、前記第２のインダクタパターンの他端は前記第４の端子電極に接続されることを特徴とする請求項１に記載のチップ型電子部品。
  3. 　前記第１のインダクタパターンの前記第２の区間の一部は、前記第１の接続パターンと前記第３の接続パターンの間または前記第２の接続パターンと前記第４の接続パターンの間に位置することを特徴とする請求項２に記載のチップ型電子部品。
  4. 　前記第２のインダクタパターンは、前記第２のキャパシタと重なる第３の区間と、前記第２のキャパシタと重ならない第４の区間を含むことを特徴とする請求項２又は３に記載のチップ型電子部品。
  5. 　前記第２のインダクタパターンの前記第４の区間の一部は、前記第１の接続パターンと前記第３の接続パターンの間または前記第２の接続パターンと前記第４の接続パターンの間に位置することを特徴とする請求項４に記載のチップ型電子部品。
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