WO2024101272A1 - 集積化受動部品、及び集積化受動部品の製造方法 - Google Patents

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WO2024101272A1
WO2024101272A1 PCT/JP2023/039618 JP2023039618W WO2024101272A1 WO 2024101272 A1 WO2024101272 A1 WO 2024101272A1 JP 2023039618 W JP2023039618 W JP 2023039618W WO 2024101272 A1 WO2024101272 A1 WO 2024101272A1
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WO
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insulating film
passive component
integrated passive
capacitor
multilayer wiring
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PCT/JP2023/039618
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English (en)
French (fr)
Inventor
丈 木倉
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks

Definitions

  • the present invention relates to an integrated passive component and a method for manufacturing an integrated passive component.
  • An integrated passive component in which a smoothing layer is disposed on a substrate, and a capacitor and an inductor are disposed on the smoothing layer.
  • the inductor is composed of a plurality of wires in a multilayer wiring structure in which a plurality of resin layers and a plurality of wires are alternately laminated.
  • silicon single crystal, alumina, sapphire, aluminum nitride, MgO single crystal, SrTiO3 single crystal, surface-oxidized silicon, glass, quartz, ferrite, etc. are used for the substrate.
  • the object of the present invention is to provide an integrated passive component that is less susceptible to cracks and peeling caused by thermal stress, and a method for manufacturing the same.
  • An integrated passive component having oppositely facing top and bottom surfaces, an insulating film having a first surface facing the same direction as the upper surface and a second surface facing the same direction as the lower surface; a capacitor disposed in the insulating film; a multilayer wiring structure disposed on the first surface of the insulating film, the multilayer wiring structure includes a plurality of resin layers and a plurality of wiring layers that are alternately laminated, each of the plurality of wiring layers includes a plurality of wirings, and at least a portion of the plurality of wirings constitutes an inductor; the insulating film includes an inorganic material layer made of an inorganic insulating material, and a thickness of the inorganic material layer is smaller than a sum of thicknesses of the plurality of resin layers of the multilayer wiring structure; An integrated passive component is provided, the second surface of the insulating film forming the lower surface.
  • An integrated passive component having oppositely facing top and bottom surfaces, an insulating film having a first surface facing the same direction as the upper surface and a second surface facing the same direction as the lower surface; a capacitor disposed in the insulating film; a multilayer wiring structure disposed on the first surface of the insulating film; a support member made of an insulating resin attached to the second surface of the insulating film, the multilayer wiring structure includes a plurality of resin layers and a plurality of wiring layers that are alternately laminated, each of the plurality of wiring layers includes a plurality of wirings, and at least a portion of the plurality of wirings constitutes an inductor;
  • An integrated passive component is provided in which the insulating film includes an inorganic material layer made of an inorganic insulating material, and the thickness of the inorganic material layer is thinner than the sum of the thicknesses of the multiple resin layers of the multilayer wiring structure.
  • a lower insulating film is formed on one surface of a temporary substrate made of a semiconductor; forming a capacitor on a partial region of the lower insulating film; forming an upper insulating film on the lower insulating film so as to cover the capacitor; forming a multilayer wiring structure in which a plurality of resin layers and a plurality of wirings constituting an inductor are alternately laminated on the upper insulating film; A method for manufacturing an integrated passive component is provided in which the temporary substrate is removed to expose the lower insulating film.
  • the thickness of the inorganic material layer is thinner than the sum of the thicknesses of the multiple resin layers in the multilayer wiring structure, the occurrence of thermal stress can be suppressed.
  • the difference in linear expansion coefficient between the support member and each of the multiple resin layers in the multilayer wiring structure is small. This makes it possible to suppress the occurrence of thermal stress. This makes it possible to suppress the occurrence of cracks and peeling caused by thermal stress.
  • FIG. 1A is a diagram showing the shapes and positional relationships in a plan view of the components of an integrated passive component according to a first embodiment
  • FIG. 1B is an equivalent circuit diagram of the integrated passive component according to the first embodiment
  • FIG. 2 is a cross-sectional view taken along dashed line 2-2 of FIG. 1A
  • 3A to 3C are cross-sectional views of an integrated passive component according to a first embodiment at intermediate stages in its manufacture.
  • 4A to 4C are cross-sectional views of an integrated passive component according to a first embodiment at intermediate stages in its manufacture.
  • 5A and 5B are cross-sectional views of the integrated passive component according to the first embodiment at intermediate stages in its manufacture.
  • FIG. 6A and 6B are cross-sectional views of the integrated passive component according to the first embodiment at intermediate stages in its manufacture.
  • FIG. 7 is a cross-sectional view of the integrated passive component according to the first embodiment at an intermediate stage in its manufacture.
  • FIG. 8 is a cross-sectional view of an integrated passive component according to a second embodiment.
  • FIG. 9 is a cross-sectional view of an integrated passive component according to a third embodiment.
  • FIG. 10A is a diagram showing the shapes and positional relationships in a plan view of the components of an integrated passive component according to the fourth embodiment
  • FIG. 10B is an equivalent circuit diagram of the integrated passive component according to the fourth embodiment.
  • FIG. 1A An integrated passive component and a manufacturing method thereof according to a first embodiment will be described with reference to FIGS. 1A to 7.
  • FIG. 1A An integrated passive component and a manufacturing method thereof according to a first embodiment will be described with reference to FIGS. 1A to 7.
  • FIG. 1A An integrated passive component and a manufacturing method thereof according to a first embodiment will be described with reference to FIGS. 1A to 7.
  • FIG. 1A An integrated passive component and a manufacturing method thereof according to a first embodiment will be described with reference to FIGS. 1A to 7.
  • FIG. 1A is a diagram showing the shape and positional relationship of each of the components of an integrated passive component 10 according to the first embodiment in a plan view
  • FIG. 1B is an equivalent circuit diagram of the integrated passive component 10 according to the first embodiment.
  • the integrated passive component 10 according to the first embodiment has a capacitor 20, an inductor 40, an input terminal In, an output terminal Out, a ground terminal GND, and a dummy terminal DMY, which are provided on a common insulating film.
  • an inductor 40 is connected between the input terminal In and the output terminal Out, and a capacitor 20 is connected between the input terminal In and the ground terminal GND.
  • the integrated passive component 10 according to the first embodiment functions as a low-pass filter.
  • the integrated passive component 10 includes three wiring layers, from the first to third layers.
  • a plurality of external connection terminals such as an input terminal In, an output terminal Out, and a ground terminal GND, are arranged on the third wiring layer.
  • each wire in the first wiring layer is hatched with relatively darker lines slanting upward to the right, and each wire in the second wiring layer is hatched with relatively lighter lines slanting downward to the right.
  • the outlines of the external connection terminals are represented by the thickest solid lines, and the outlines of each wire in the third wiring layer are represented by the second thickest solid lines.
  • the first layer of wiring that constitutes inductor 40 makes approximately one revolution along the outer perimeter of the square
  • the second layer of wiring has a spiral shape with approximately 2 revolutions
  • the third layer of wiring has a spiral shape with approximately 1+3/4 revolutions.
  • one electrode of the capacitor 20 is connected to one end of the wiring in the first layer.
  • the other electrode of the capacitor 20 is connected to the ground terminal GND via the wiring in the first to third layers.
  • FIG. 2 is a cross-sectional view taken along dashed line 2-2 of FIG. 1A.
  • the integrated passive component 10 according to the first embodiment has an upper surface 10U and a lower surface 10L facing in opposite directions.
  • the integrated passive component 10 includes an insulating film 11 and a multilayer wiring structure 30.
  • the insulating film 11 has a first surface 11U facing in the same direction as the upper surface 10U of the integrated passive component 10, and a second surface 11L facing in the same direction as the lower surface 10L.
  • the multilayer wiring structure 30 is disposed on the first surface 11U of the insulating film 11.
  • the lower surface 10L of the integrated passive component 10 and the second surface 11L of the insulating film 11 are the same surface, and the second surface 11L of the insulating film 11 forms the lower surface 10L of the integrated passive component 10.
  • the capacitor 20 is disposed within the insulating film 11. Next, the configuration of the insulating film 11 and the capacitor 20 will be described.
  • the insulating film 11 includes a lower insulating film 11A having a second surface 11L, and an upper insulating film 11B disposed thereon and having a first surface 11U.
  • the capacitor 20 is disposed between the lower insulating film 11A and the upper insulating film 11B.
  • the capacitor 20 is disposed in a partial region of the upper surface of the lower insulating film 11A, and the upper insulating film 11B covers the capacitor 20.
  • Each of the lower insulating film 11A and the upper insulating film 11B is formed of an inorganic insulating material, such as silicon oxide or silicon nitride.
  • the capacitor 20 includes a lower electrode layer 20L, a capacitor dielectric film 20D, and an upper electrode layer 20U, which are stacked in this order on the lower insulating film 11A.
  • An opening is provided in a part of the capacitor dielectric film 20D, and a contact electrode 20C arranged on the capacitor dielectric film 20D is connected to the lower electrode layer 20L through this opening.
  • the capacitor dielectric film 20D does not necessarily need to have an opening.
  • the two conductor patterns arranged on the capacitor dielectric film 20D constitute a pair of electrodes of the capacitor 20.
  • the multilayer wiring structure 30 includes multiple resin layers and multiple wiring layers that are alternately stacked.
  • the integrated passive component 10 according to the first embodiment includes three resin layers 31, 32, and 33 and three wiring layers. Multiple wirings 35 are arranged in the first wiring layer, multiple wirings 36 are arranged in the second wiring layer, and multiple wirings 37 are arranged in the third wiring layer. Note that a multilayer structure of two layers or four or more layers may be used if necessary.
  • the two resin layers 31 and 32 are present between two adjacent layers of wiring 35, 36, and 37 of the multiple wiring layers, respectively, and in the region where wiring 36 is not arranged, the resin layer 31 and the resin layer 32 are in contact.
  • the resin layer 33 is present between the wiring 37 of the uppermost wiring layer and the external connection terminal 38, and in the region where wiring 37 is not arranged, the resin layer 32 and the resin layer 33 are in contact. In the region where two adjacent resin layers are in contact with each other, the interface between them may not be clearly observed.
  • the multilayer wiring structure 30 may include at least one of a resin layer arranged between the wiring 35 of the lowermost wiring layer and the insulating film 11 constituting its base, and a resin layer covering the surface of the external connection terminal 38 and the resin layer 33 constituting its base.
  • a number of external connection terminals 38 are arranged on the topmost resin layer 33. Solder 39 is placed on the external connection terminals 38. The external connection terminals 38 are connected to the underlying wiring 37 through via holes provided in the resin layer 33. Some of the multiple wirings in the multilayer wiring structure 30 form the inductor 40. The wirings 35, 36, and 37 that form the inductor 40 are arranged across the three wiring layers from the first to the third layers.
  • One of the first-layer wirings 35 is connected to the upper electrode layer 20U of the capacitor 20 through an opening provided in the upper insulating film 11B, and the other of the first-layer wirings 35 is connected to the contact electrode 20C through an opening provided in the upper insulating film 11B, and is connected to the lower electrode layer 20L of the capacitor 20 via the contact electrode 20C.
  • the input terminal In which is one of the multiple external connection terminals 38, is connected to the lower electrode layer 20L of the capacitor 20 via the wiring 37, 36, 35 of each wiring layer and the contact electrode 20C.
  • external connection terminals such as the output terminal Out, the ground terminal GND, and the dummy terminal DMY are disposed on the resin layer 33 as shown in FIG. 1A.
  • FIG. 3A to 7 is a cross-sectional view of the integrated passive component 10 according to the first embodiment at an intermediate stage in the manufacturing process.
  • a lower insulating film 11A is formed on one surface (hereinafter sometimes referred to as the upper surface) of a temporary substrate 55 made of a semiconductor.
  • a silicon substrate for example, is used as the temporary substrate 55.
  • the lower insulating film 11A is formed of an inorganic insulating material.
  • a material containing silicon and oxygen as constituent elements for example, silicon oxide
  • a material containing silicon and nitrogen as constituent elements for example, silicon nitride
  • sputtering, plasma chemical vapor deposition (plasma CVD), metal organic chemical vapor deposition (MOCVD), etc. are used to form the lower insulating film 11A.
  • the silicon oxide or silicon nitride that constitutes the lower insulating film 11A may contain impurities.
  • a photoresist film 60 is formed on the lower insulating film 11A, and an opening 60H is formed in the area where the lower electrode layer 20L (FIG. 2) of the capacitor 20 is to be formed.
  • a conductor film 61 is formed on the lower insulating film 11A exposed at the bottom of the opening and on the photoresist film 60.
  • the conductor film 61 is made of, for example, Cu or an alloy mainly composed of Cu, and is formed by, for example, vacuum deposition.
  • the photoresist film 60 and the conductor film 61 (FIG. 3B) deposited thereon are removed. This leaves the lower electrode layer 20L of the capacitor 20 on the lower insulating film 11A.
  • a dielectric film 62 is formed so as to cover the exposed surfaces of the lower electrode layer 20L and the lower insulating film 11A.
  • the dielectric film 62 is made of a dielectric material such as silicon oxide or silicon nitride.
  • the dielectric film 62 is formed by, for example, sputtering, plasma CVD, MOCVD, or the like.
  • FIG. 4B when the top surface of temporary substrate 55 is viewed from above (hereinafter sometimes simply referred to as "viewed from above"), an opening 20H is formed through dielectric film 62 at a location overlapping with a portion of lower insulating film 11A. At this time, unnecessary portions of dielectric film 62 (FIG. 4A) (portions deposited on lower insulating film 11A) may be removed. A capacitor dielectric film 20D formed from a portion of dielectric film 62 (FIG. 4A) remains on lower electrode layer 20L.
  • an upper electrode layer 20U and a contact electrode 20C are formed on the capacitor dielectric film 20D.
  • the contact electrode 20C is connected to the lower electrode layer 20L through an opening 20H provided in the capacitor dielectric film 20D.
  • the method for forming the upper electrode layer 20U and the contact electrode 20C is the same as the method for forming the lower electrode layer 20L.
  • An upper insulating film 11B is formed on the lower insulating film 11A so as to cover the upper electrode layer 20U and the contact electrode 20C.
  • the upper insulating film 11B is made of an inorganic insulating material, such as silicon oxide or silicon nitride, and is formed in the same manner as the lower insulating film 11A. Note that the silicon oxide or silicon nitride constituting the upper insulating film 11B may contain impurities.
  • An opening 11H is formed in the upper insulating film 11B to expose a portion of each of the upper electrode layer 20U and the contact electrode 20C.
  • a metal film 63 is formed so as to cover the upper insulating film 11B.
  • the metal film 63 also covers the bottom and side surfaces of the opening 11H provided in the upper insulating film 11B.
  • the metal film 63 is composed of two layers: a Ti layer and a Cu layer disposed on top of the Ti layer.
  • the metal film 63 is formed by, for example, sputtering.
  • a photoresist film 64 is formed on the metal film 63, and an opening 64H is formed in the area where the first layer of wiring 35 is to be formed.
  • the metal film 63 is used as a seed layer, and Cu is precipitated by electrolytic plating. This forms the first layer of wiring 35 in the opening 64H.
  • the photoresist film 64 (FIG. 5A) is removed. This exposes a portion of the metal film 63 (FIG. 5A). The exposed metal film 63 is removed by wet etching. The metal film 63 used as a seed layer remains between the first layer of wiring 35 and the upper insulating film 11B. This method of forming wiring 35 is called a semi-additive method.
  • a first resin layer 31 is formed on the first wiring layer 35 and upper insulating film 11B.
  • the resin layer 31 can be formed by adhering a semi-cured resin film containing a photosensitive material using a vacuum lamination method.
  • a semi-cured resin film containing a photosensitive material For example, an epoxy resin film or a polyimide resin film is used as the resin film.
  • an epoxy resin film or a polyimide resin film is used as the resin film.
  • Predetermined areas of the resin layer 31 are exposed to light and then developed to form multiple via holes.
  • One via hole 31H for example, exposes a portion of the wiring 35 connected to the lower electrode layer 20L of the capacitor 20 via the contact electrode 20C.
  • a heat treatment is performed to harden the semi-cured resin layer 31.
  • a second layer of wiring 36 is formed on the first layer of resin layer 31.
  • the second layer of wiring 36 can be formed using a semi-additive method similar to that used to form the first layer of wiring 35.
  • a second resin layer 32, a third wiring layer 37, a third resin layer 33, and an external connection terminal 38 are formed.
  • a vacuum lamination method is used to form the resin layers 32 and 33, and a semi-additive method can be used to form the wiring 37 and the external connection terminal 38.
  • Solder 39 is placed on the upper surface of the external connection terminal 38.
  • the temporary substrate 55 is removed while the top surface of the third resin layer 33 and the external connection terminals 38 are protected with adhesive tape or the like.
  • the temporary substrate 55 to be removed is indicated by a dashed line.
  • the integrated passive component 10 is divided into individual pieces, and the adhesive tape used for protection is peeled off, completing the integrated passive component 10 shown in FIG. 2.
  • the temporary substrate 55 can be removed by wet etching using tetramethylammonium hydroxide (TMAH) or the like. Note that a portion of the temporary substrate 55 may be ground or polished, and then the remaining portion may be wet etched. For example, the thickness of the temporary substrate 55 may be 700 ⁇ m, and the 500 ⁇ m portion may be ground or polished first, and the remaining 200 ⁇ m portion may be wet etched.
  • thermal stress occurs due to the difference between the linear expansion coefficient of the resin layers 31, 32, and 33 and the linear expansion coefficient of the temporary substrate 55.
  • the linear expansion coefficient of resins such as polyimide and epoxy is about 20 ppm/°C or more and 65 ppm/°C or less.
  • the linear expansion coefficient of single crystal silicon used in the temporary substrate 55 is about 3 ppm/°C.
  • the wiring 35, 36, 37 and resin layers 31, 32, 33 are thickened and the number of layers in the multilayer wiring structure 30 is increased in order to improve the electrical characteristics of the integrated passive component 10, cracks and peeling are more likely to occur.
  • the temporary substrate 55 is removed, so thermal stress is less likely to occur. As a result, cracks and peeling are less likely to occur, and deterioration in the quality of the integrated passive component 10 can be suppressed.
  • the thicknesses of the resin layers 31, 32, 33 and the wirings 35, 36, 37 of the multilayer wiring structure 30 are thick, a significant effect is obtained by adopting a configuration in which the temporary substrate 55 is removed.
  • a significant effect is obtained when the thicknesses of the resin layers 31, 32, 33 are 10 ⁇ m or more and the thicknesses of the wirings 35, 36, 37 are 5 ⁇ m or more.
  • the thicknesses of the resin layers 31, 32, 33 are made thicker than necessary, there is almost no further improvement in the electrical characteristics, and on the contrary, the difficulty of manufacturing increases. Therefore, it is preferable to make the thicknesses of the resin layers 31, 32, 33 30 ⁇ m or less, and the thicknesses of the wirings 35, 36, 37 15 ⁇ m or less.
  • the moisture resistance of the integrated passive component 10 can be improved. Furthermore, if silicon oxide is used for the upper insulating film 11B, a general semiconductor microfabrication process can be applied to the step of forming the opening 11H (FIG. 4C) in the upper insulating film 11B.
  • the processing accuracy of the lower electrode layer 20L, the capacitor dielectric film 20D, and the upper electrode layer 20U decreases, and the accuracy of the capacitance decreases.
  • each thickness of the multiple wirings 35, 36, and 37 that constitute the inductor 40 is preferable to be set to be larger than the thicker thickness of the lower electrode layer 20L and the upper electrode layer 20U of the capacitor 20, and more preferably to set it to 5 times or more.
  • the number of layers in the multilayer wiring structure 30 when the number of layers in the multilayer wiring structure 30 is large, a significant effect can be obtained by adopting a configuration in which the temporary substrate 55 is removed. In particular, a significant effect can be obtained when the number of layers in the multilayer wiring structure 30 is three or more.
  • the multiple wirings 35, 36, and 37 that make up the inductor 40 are arranged across three or more wiring layers, thereby making it possible to improve the electrical characteristics of the inductor.
  • the design inductance value per unit area can be increased compared to a configuration in which the multiple wirings 35, 36, and 37 that make up the inductor 40 are arranged across two or fewer wiring layers.
  • the minimum value of the distance in the stacking direction between adjacent wires in the stacking direction of the multilayer wiring structure 30 i.e., the distance in the stacking direction between wires 35 and 36, and the distance in the stacking direction between wires 36 and 37
  • the minimum value of the distance in the stacking direction between adjacent wires in the stacking direction of the multilayer wiring structure 30 i.e., the distance in the stacking direction between wires 35 and 36, and the distance in the stacking direction between wires 36 and 37
  • the multilayer wiring structure 30 it is also possible to configure the multilayer wiring structure 30 so that the distance in the stacking direction between adjacent wires in the stacking direction is equal to or greater than the maximum thickness of each of the multiple wires 35, 36, and 37 that make up the inductor 40. In this case, it is also possible to suppress to some extent the degradation of the characteristics of the inductor 40 due to the influence of the parasitic capacitance between the wires.
  • FIG. 8 is a cross-sectional view of an integrated passive component 10 according to a second embodiment.
  • the upper insulating film 11B is formed from an inorganic insulating material.
  • the upper insulating film 11B is formed from an organic insulating material, for example, an insulating resin material containing epoxy, polyimide, or the like as a main component. Note that the resin that constitutes the upper insulating film 11B may contain impurities.
  • the upper insulating film 11B made of an organic insulating material can be formed, for example, by a coating method. In this case, the upper surface of the upper insulating film 11B is almost flat.
  • the second embodiment can also suppress the occurrence of cracks and peeling caused by thermal stress, and can also suppress the deterioration of electrical characteristics.
  • the upper insulating film 11B is formed from an organic insulating material, it is easier to make the upper insulating film 11B thicker than in the first embodiment.
  • the distance in the stacking direction between the capacitor 20 and the inductor 40 becomes longer.
  • the electrical isolation between the passive elements is improved, and the excellent effect of reducing the eddy current loss of the inductor 40 is obtained.
  • the thickness of the inorganic material layer of the insulating film 11 is equal to the total thickness of the lower insulating film 11A and the upper insulating film 11B. In the first embodiment, it is preferable that the thickness of this inorganic material layer, i.e., the total thickness of the lower insulating film 11A and the upper insulating film 11B, is thinner than the sum of the thicknesses of the multiple resin layers 31, 32, and 33 of the multilayer wiring structure 30.
  • the thickness of the inorganic material layer of the insulating film 11 is equal to the thickness of the lower insulating film 11A. Since the upper insulating film 11B is formed of an organic insulating material, the linear expansion coefficient of the upper insulating film 11B is close to the linear expansion coefficient of each of the resin layers 31, 32, and 33. In order to reduce the effects of thermal stress, it is preferable to make the thickness of the lower insulating film 11A, which is an inorganic material layer, thinner than the sum of the thicknesses of each of the multiple resin layers 31, 32, and 33 of the multilayer wiring structure 30.
  • FIG. 9 is a cross-sectional view of an integrated passive component 10 according to a third embodiment.
  • the bottom surface 10L of the integrated passive component 10 is formed by the second surface 11L of the insulating film 11.
  • a support member 50 made of an insulating material is adhered to the second surface 11L of the insulating film 11, and the bottom surface 10L of the integrated passive component 10 is formed by the surface of the support member 50 facing in the opposite direction to the surface adhered to the insulating film 11.
  • An insulating resin film is used as the support member 50.
  • the support member 50 is adhered to the second surface 11L of the insulating film 11, for example, by the adhesiveness of the resin.
  • the support member 50 may be adhered to the second surface 11L of the insulating film 11 using an adhesive.
  • the difference between the linear expansion coefficient of the support member 50 and the linear expansion coefficient of each of the multiple resin layers 31, 32, and 33 of the multilayer wiring structure 30 is smaller than the difference between the linear expansion coefficient of the temporary substrate 55 (FIG. 7) and the linear expansion coefficient of each of the multiple resin layers 31, 32, and 33 of the multilayer wiring structure 30.
  • a single crystal silicon substrate is used as the temporary substrate 55.
  • the difference between the linear expansion coefficient of the support member 50 and the linear expansion coefficient of each of the multiple resin layers 31, 32, and 33 of the multilayer wiring structure 30 is smaller than the difference between the linear expansion coefficient of single crystal silicon and the linear expansion coefficient of each of the multiple resin layers 31, 32, and 33 of the multilayer wiring structure 30.
  • a support member 50 is bonded to the second surface 11L of the insulating film 11, and the difference between the linear expansion coefficient of the support member 50 and the linear expansion coefficient of each of the multiple resin layers 31, 32, and 33 of the multilayer wiring structure 30 is smaller than the difference between the linear expansion coefficient of the temporary substrate 55 (FIG. 7) and the linear expansion coefficient of each of the multiple resin layers 31, 32, and 33 of the multilayer wiring structure 30. Therefore, compared to a configuration in which the temporary substrate 55 remains, the occurrence of cracks and peeling due to thermal stress can be suppressed.
  • the mechanical strength of the integrated passive component 10 can be increased compared to the first embodiment.
  • a material for the support member 50 that has a thermal conductivity lower than that of the lower insulating film 11A.
  • a material called a high thermal conductivity resin for the support member 50 it is preferable to use a material called a high thermal conductivity resin for the support member 50.
  • an insulating resin is used for the support member 50, but an inorganic insulating material may be used. For example, ceramics, glass, etc. may be used.
  • an inorganic insulating material for example, ceramics, glass, etc. may be used.
  • FIG. 10A is a diagram showing the shape and positional relationship of the components of an integrated passive component 10 according to the fourth embodiment in a plan view
  • FIG. 10B is an equivalent circuit diagram of the integrated passive component 10 according to the fourth embodiment.
  • the integrated passive component 10 according to the fourth embodiment has a capacitor, an inductor, an input terminal In, an output terminal Out, a ground terminal GND, and a dummy terminal DMY provided on a common insulating film.
  • the integrated passive component 10 according to the fourth embodiment includes multiple capacitors C1, C2, C3, C4, C5, C6, and multiple inductors L1, L2, L3, L4, L5, forming a bandpass filter.
  • a capacitor C1, an inductor L1, and a capacitor C2 are connected in series, in that order from the input terminal In side.
  • a series circuit of a capacitor C3 and an inductor L2 and a series circuit of a capacitor C4 and an inductor L3 are connected in parallel with each other.
  • a series circuit of a capacitor C5 and an inductor L4 and a series circuit of a capacitor C6 and an inductor L5 are connected in parallel with each other.
  • Each of the multiple capacitors C1, C2, C3, C4, C5, and C6 is composed of a lower electrode layer, a capacitor dielectric film, and an upper electrode layer, similar to the capacitor 20 (FIG. 2) of the integrated passive component 10 according to the first embodiment.
  • the upper electrode layer may be composed of two conductor patterns separated from each other, and these two conductor patterns may be used as a pair of electrode terminals of the capacitor.
  • Each of the multiple inductors L1, L2, L3, L4, and L5 is composed of multiple wires in the multilayer wiring structure 30, similar to the inductor 40 (FIG. 2) of the integrated passive component 10 according to the first embodiment.
  • the wires in the first wiring layer are marked with relatively darker hatching slanting upwards to the right, and the wires in the second wiring layer are marked with relatively lighter hatching slanting downwards to the right.
  • the outline of the external connection terminal is shown with the thickest solid line, and the outline of the wires in the third wiring layer is shown with the second thickest solid line.
  • inductors L1, L2, L3, L4, and L5 and six capacitors C1, C2, C3, C4, C5, and C6 are arranged so that they do not overlap each other in a planar view.
  • the wiring that constitutes each of the inductors L1, L2, and L4 is arranged across three wiring layers.
  • the wiring that constitutes each of the inductors L3 and L5 is arranged across two wiring layers.
  • the fourth embodiment can also suppress the occurrence of cracks and peeling caused by thermal stress, and can also suppress the deterioration of electrical characteristics. Furthermore, as with the fourth embodiment, by arranging multiple capacitors and multiple inductors on a common insulating film 11, various passive circuits can be realized.

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Abstract

集積化受動部品が、相互に反対方向を向く上面及び下面を有する。集積化受動部品は、絶縁膜が、上面と同一方向を向く第１面及び下面と同一方向を向く第２面を有する絶縁膜と、絶縁膜内に配置されたキャパシタと、絶縁膜の第１面に配置された多層配線構造とを含む。多層配線構造は、交互に積層された複数の樹脂層と複数の配線層とを含み、複数の配線層の各々は複数の配線を含み、複数の配線の少なくとも一部がインダクタを構成している。絶縁膜は、無機絶縁材料からなる無機材料層を含み、無機材料層の厚さは、多層配線構造の複数の樹脂層のそれぞれの厚さの和よりも薄い。絶縁膜の第２面は集積化受動部品の下面を構成している。

Description

集積化受動部品、及び集積化受動部品の製造方法
　本発明は、集積化受動部品、及び集積化受動部品の製造方法に関する。
　基板の上に平滑化層を配置し、その上にキャパシタ及びインダクタを配置した集積化受動部品が公知である（特許文献１）。インダクタは、複数の樹脂層と複数の配線とを交互に積層した多層配線構造の複数の配線により構成される。基板には、例えばシリコン単結晶、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ３単結晶、表面酸化シリコン、ガラス、石英、フェライト等が用いられる。
国際公開第２０２１／１９３１３２号
　集積化受動部品において、電気的特性向上のために、インダクタを構成する配線や樹脂層の厚膜化及び多層化が求められる。配線や樹脂層が厚くなると、樹脂層と基板との線膨張係数の差に起因して生じる熱応力により、樹脂層にクラックが生じやすくなる。また、樹脂層と平滑化層との界面で剥離が生じやすくなる。クラックや剥離が生じると耐湿性が低下してしまう。クラックや剥離が生じないようにするために、樹脂層の厚さや積層数が制限されることにより、集積化受動部品の電気的特性の向上が制約を受ける。
　本発明の目的は、熱応力に起因するクラックや剥離が生じにくい集積化受動部品及びその製造方法を提供することである。
　本発明の一観点によると、
　相互に反対方向を向く上面及び下面を有する集積化受動部品であって、
　前記上面と同一方向を向く第１面及び前記下面と同一方向を向く第２面を有する絶縁膜と、
　前記絶縁膜内に配置されたキャパシタと、
　前記絶縁膜の前記第１面に配置された多層配線構造と
を含み、
　前記多層配線構造は、交互に積層された複数の樹脂層と複数の配線層とを含み、前記複数の配線層の各々は複数の配線を含み、前記複数の配線の少なくとも一部がインダクタを構成しており、
　前記絶縁膜は、無機絶縁材料からなる無機材料層を含み、前記無機材料層の厚さは、前記多層配線構造の前記複数の樹脂層のそれぞれの厚さの和よりも薄く、
　前記絶縁膜の前記第２面は前記下面を構成している集積化受動部品が提供される。
　本発明の他の観点によると、
　相互に反対方向を向く上面及び下面を有する集積化受動部品であって、
　前記上面と同一方向を向く第１面及び前記下面と同一方向を向く第２面を有する絶縁膜と、
　前記絶縁膜内に配置されたキャパシタと、
　前記絶縁膜の前記第１面に配置された多層配線構造と、
　前記絶縁膜の前記第２面に貼り付けられた絶縁性の樹脂からなる支持部材と
を含み、
　前記多層配線構造は、交互に積層された複数の樹脂層と複数の配線層とを含み、前記複数の配線層の各々は複数の配線を含み、前記複数の配線の少なくとも一部がインダクタを構成しており、
　前記絶縁膜は、無機絶縁材料からなる無機材料層を含み、前記無機材料層の厚さは、前記多層配線構造の前記複数の樹脂層のそれぞれの厚さの和よりも薄い集積化受動部品が提供される。
　本発明のさらに他の観点によると、
半導体からなる仮基板の一方の面に下側絶縁膜を形成し、
　前記下側絶縁膜の一部の領域の上に、キャパシタを形成し、
　前記キャパシタを覆うように、前記下側絶縁膜の上に上側絶縁膜を形成し、
　前記上側絶縁膜の上に、複数の樹脂層と、インダクタを構成する複数の配線とが交互に積層された多層配線構造を形成し、
　前記仮基板を除去して、前記下側絶縁膜を露出させる集積化受動部品の製造方法が提供される。
　無機材料層の厚さが、多層配線構造の複数の樹脂層のそれぞれの厚さの和よりも薄くなっているため、熱応力の発生を抑制することができる。また、支持部材に樹脂が用いられるため、支持部材と多層配線構造の複数の樹脂層のそれぞれとの線膨張係数の差が小さい。このため、熱応力の発生を抑制することができる。これにより、熱応力に起因するクラックや剥離の発生を抑制することができる。
図１Ａは、第１実施例による集積化受動部品の構成要素のそれぞれの平面視における形状及び位置関係を示す図であり、図１Ｂは、第１実施例による集積化受動部品の等価回路図である。 図２は、図１Ａの一点鎖線２－２における断面図である。 図３Ａから図３Ｃまでの各図面は、第１実施例による集積化受動部品の製造途中段階における断面図である。 図４Ａから図４Ｃまでの各図面は、第１実施例による集積化受動部品の製造途中段階における断面図である。 図５Ａ及び図５Ｂは、第１実施例による集積化受動部品の製造途中段階における断面図である。 図６Ａ及び図６Ｂは、第１実施例による集積化受動部品の製造途中段階における断面図である。 図７は、第１実施例による集積化受動部品の製造途中段階における断面図である。 図８は、第２実施例による集積化受動部品の断面図である。 図９は、第３実施例による集積化受動部品の断面図である。 図１０Ａは、第４実施例による集積化受動部品の構成要素のそれぞれの平面視における形状及び位置関係を示す図であり、図１０Ｂは、第４実施例による集積化受動部品の等価回路図である。
　［第１実施例］
　図１Ａから図７までの図面を参照して第１実施例による集積化受動部品及びその製造方法について説明する。
　図１Ａは、第１実施例による集積化受動部品１０の構成要素のそれぞれの平面視における形状及び位置関係を示す図であり、図１Ｂは、第１実施例による集積化受動部品１０の等価回路図である。第１実施例による集積化受動部品１０は、共通の絶縁膜の上に設けられたキャパシタ２０、インダクタ４０、入力端子Ｉｎ、出力端子Ｏｕｔ、グランド端子ＧＮＤ、及びダミー端子ＤＭＹを有する。
　図１Ｂに示すように、入力端子Ｉｎと出力端子Ｏｕｔとの間にインダクタ４０が接続されており、入力端子Ｉｎとグランド端子ＧＮＤとの間にキャパシタ２０が接続されている。第１実施例による集積化受動部品１０はローパスフィルタとして機能する。
　図１Ａに示すように、第１実施例による集積化受動部品１０は、１層目から３層目までの３層の配線層を含む。３層目の配線層の上に、入力端子Ｉｎ、出力端子Ｏｕｔ、グランド端子ＧＮＤ等の複数の外部接続端子が配置されている。図１Ａにおいて、１層目の配線層の各配線に相対的に濃い右上がりのハッチングを付し、２層目の配線層の各配線に相対的に淡い右下がりのハッチングを付している。外部接続端子の輪郭を最も太い実線で表し、３層目の配線層の各配線の輪郭を２番目に太い実線で表している。
　インダクタ４０を構成する１層目の配線は、正方形の外周線に沿ってほぼ１周しており、２層目の配線は、周回数が約２のスパイラル形状を有し、３層目の配線は、周回数が約１＋３／４のスパイラル形状を有する。１層目から３層目までの配線が直列に接続されることにより、周回数が約４＋３／４のインダクタ４０が構成される。１層目の配線の一方の端部が、２層目及び３層目の配線を介して入力端子Ｉｎに接続されており、３層目の配線の一方の端部に出力端子Ｏｕｔが接続されている。
　さらに、１層目の配線の一方の端部にキャパシタ２０の一方の電極が接続されている。キャパシタ２０の他方の電極は、１層目から３層目までの配線を介してグランド端子ＧＮＤに接続されている。
　図２は、図１Ａの一点鎖線２－２における断面図である。
　第１実施例による集積化受動部品１０は、相互に反対方向を向く上面１０Ｕ及び下面１０Ｌを有する。集積化受動部品１０は、絶縁膜１１及び多層配線構造３０を含む。絶縁膜１１は、集積化受動部品１０の上面１０Ｕと同一方向を向く第１面１１Ｕ、及び下面１０Ｌと同一方向を向く第２面１１Ｌを有する。多層配線構造３０は絶縁膜１１の第１面１１Ｕの上に配置されている。集積化受動部品１０の下面１０Ｌと絶縁膜１１の第２面１１Ｌとは同一の面であり、絶縁膜１１の第２面１１Ｌによって集積化受動部品１０の下面１０Ｌが構成される。
　絶縁膜１１内に、キャパシタ２０が配置されている。次に、絶縁膜１１及びキャパシタ２０の構成について説明する。絶縁膜１１は、第２面１１Ｌを有する下側絶縁膜１１Ａと、その上に配置され、第１面１１Ｕを有する上側絶縁膜１１Ｂを含む。キャパシタ２０は、下側絶縁膜１１Ａと上側絶縁膜１１Ｂとの間に配置されている。例えば、キャパシタ２０は、下側絶縁膜１１Ａの上面の一部の領域に配置されており、上側絶縁膜１１Ｂがキャパシタ２０を覆っている。下側絶縁膜１１Ａ及び上側絶縁膜１１Ｂの各々は、無機絶縁材料、例えば酸化シリコン、窒化シリコン等で形成される。
　キャパシタ２０は、下側絶縁膜１１Ａの上に順番に積層された下側電極層２０Ｌ、キャパシタ誘電体膜２０Ｄ、及び上側電極層２０Ｕを含む。キャパシタ誘電体膜２０Ｄの一部に開口が設けられており、キャパシタ誘電体膜２０Ｄの上に配置されたコンタクト電極２０Ｃがこの開口を通って下側電極層２０Ｌに接続されている。なお、キャパシタ誘電体膜２０Ｄに開口が設けられていなくてもよい。この場合、キャパシタ誘電体膜２０Ｄの上に配置される２つの導体パターンがキャパシタ２０の一対の電極を構成することになる。
　多層配線構造３０は、交互に積層された複数の樹脂層と複数の配線層とを含む。第１実施例による集積化受動部品１０は、３層の樹脂層３１、３２、３３と３層の配線層とを含む。１層目の配線層に複数の配線３５が配置され、２層目の配線層に複数の配線３６が配置され、３層目の配線層に複数の配線３７が配置されている。なお、必要に応じて２層、または４層以上の多層構造としてもよい。
　２層の樹脂層３１、３２は、それぞれ、複数の配線層の配線３５、３６、３７のうち上下に隣り合う２層の配線の間に存在するとともに、配線３６が配置されていない領域においては、樹脂層３１及び樹脂層３２が接触する。樹脂層３３は、最も上の配線層の配線３７と外部接続端子３８との間に存在するとともに、配線３７が配置されていない領域においては、樹脂層３２及び樹脂層３３が接触する。上下に隣り合う２層の樹脂層同士が接触する領域においては、両者の界面が明確には観察されない場合もある。多層配線構造３０は、最も下の配線層の配線３５とその下地を構成する絶縁膜１１との間に配置された樹脂層、及び外部接続端子３８とその下地を構成する樹脂層３３の表面とを覆う樹脂層の少なくとも一方を含んでもよい。
　最も上の樹脂層３３の上に、複数の外部接続端子３８が配置されている。外部接続端子３８の上にハンダ３９が載せられている。外部接続端子３８は、樹脂層３３に設けられたビアホールを通って下層の配線３７に接続されている。多層配線構造３０の複数の配線の一部が、インダクタ４０を構成する。インダクタ４０を構成する配線３５、３６、３７は、１層目から３層目までの３層の配線層に亘って配置されている。
　１層目の配線３５のうち１つは、上側絶縁膜１１Ｂに設けられた開口を通ってキャパシタ２０の上側電極層２０Ｕに接続されており、１層目の配線３５のうち他の１つは、上側絶縁膜１１Ｂに設けられた開口を通ってコンタクト電極２０Ｃに接続され、コンタクト電極２０Ｃを介してキャパシタ２０の下側電極層２０Ｌに接続されている。
　複数の外部接続端子３８のうちの１つである入力端子Ｉｎが、各配線層の配線３７、３６、３５、及びコンタクト電極２０Ｃを介してキャパシタ２０の下側電極層２０Ｌに接続されている。なお、図２に示した断面図には現れていないが、図１Ａに示したように、出力端子Ｏｕｔ、グランド端子ＧＮＤ、及びダミー端子ＤＭＹ等の外部接続端子が、樹脂層３３の上に配置されている。
　次に、図３Ａから図７までの図面を参照して、第１実施例による集積化受動部品１０の製造方法について説明する。図３Ａから図７までの各図面は、第１実施例による集積化受動部品１０の製造途中段階における断面図である。
　図３Ａに示すように、半導体からなる仮基板５５の一方の面（以下、上面という場合がある。）の上に、下側絶縁膜１１Ａを形成する。仮基板５５として、例えばシリコン基板が用いられる。下側絶縁膜１１Ａは、無機絶縁材料で形成される。例えば、下側絶縁膜１１Ａには、構成元素としてケイ素と酸素とを含む材料（例えば酸化シリコン）、または構成元素としてケイ素と窒素とを含む材料（例えば窒化シリコン）が用いられる。下側絶縁膜１１Ａの形成には、例えばスパッタリング、プラズマ化学気相堆積（プラズマＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）等が用いられる。なお、下側絶縁膜１１Ａを構成する酸化シリコンまたは窒化シリコンには、不純物が含まれていてもよい。
　図３Ｂに示すように、下側絶縁膜１１Ａの上にフォトレジスト膜６０を形成し、キャパシタ２０の下側電極層２０Ｌ（図２）を形成する領域に開口６０Ｈを形成する。この開口の底面に露出した下側絶縁膜１１Ａ及びフォトレジスト膜６０の上に導体膜６１を形成する。導体膜６１には、例えばＣｕまたはＣｕを主成分とする合金が用いられ、導体膜６１の形成には、例えば真空蒸着が用いられる。
　図３Ｃに示すように、フォトレジスト膜６０及びその上に堆積している導体膜６１（図３Ｂ）を除去する。これにより、下側絶縁膜１１Ａの上にキャパシタ２０の下側電極層２０Ｌが残る。
　図４Ａに示すように、下側電極層２０Ｌ及び下側絶縁膜１１Ａの露出した表面を覆うように、誘電体膜６２を形成する。誘電体膜６２には、例えば酸化シリコン、窒化シリコン等の誘電体材料がもちいられる。誘電体膜６２の形成には、例えばスパッタリング、プラズマＣＶＤ、ＭＯＣＶＤ等が用いられる。
　図４Ｂに示すように、仮基板５５の上面を平面視したとき（以下、単に「平面視」という場合がある。）、下側絶縁膜１１Ａの一部分と重なる箇所に、誘電体膜６２を貫通する開口２０Ｈを形成する。このとき、誘電体膜６２（図４Ａ）の不要な部分（下側絶縁膜１１Ａの上に堆積している部分）を除去してもよい。下側電極層２０Ｌの上に、誘電体膜６２（図４Ａ）の一部で形成されたキャパシタ誘電体膜２０Ｄが残る。
　図４Ｃに示すように、キャパシタ誘電体膜２０Ｄの上に上側電極層２０Ｕ及びコンタクト電極２０Ｃを形成する。コンタクト電極２０Ｃは、キャパシタ誘電体膜２０Ｄに設けられた開口２０Ｈを通って下側電極層２０Ｌに接続される。上側電極層２０Ｕ及びコンタクト電極２０Ｃの形成方法は、下側電極層２０Ｌの形成方法と同一である。
　上側電極層２０Ｕ及びコンタクト電極２０Ｃを覆うように、下側絶縁膜１１Ａの上に上側絶縁膜１１Ｂを形成する。上側絶縁膜１１Ｂには、無機絶縁材料、例えば酸化シリコン、窒化シリコン等が用いられ、下側絶縁膜１１Ａと同じ方法で形成される。なお、上側絶縁膜１１Ｂを構成する酸化シリコンまたは窒化シリコンには、不純物が含まれていてもよい。上側絶縁膜１１Ｂに、上側電極層２０Ｕ及びコンタクト電極２０Ｃのそれぞれの一部を露出させる開口１１Ｈを形成する。
　図５Ａに示すように、上側絶縁膜１１Ｂを覆うように、金属皮膜６３を形成する。金属皮膜６３は、上側絶縁膜１１Ｂに設けられた開口１１Ｈの底面及び側面をも覆う。金属皮膜６３は、Ｔｉ層とその上に配置されたＣｕ層との２層で構成される。金属皮膜６３の形成には、例えばスパッタリングが用いられる。
　金属皮膜６３の上にフォトレジスト膜６４を形成し、１層目の配線３５を形成すべき領域に開口６４Ｈを形成する。金属皮膜６３をシード層として用い、電解メッキ法によりＣｕを析出させる。これにより、開口６４Ｈ内に１層目の配線３５が形成される。
　図５Ｂに示すように、フォトレジスト膜６４（図５Ａ）を除去する。これにより金属皮膜６３（図５Ａ）の一部分が露出する。露出した金属皮膜６３を、ウェットエッチングにより除去する。１層目の配線３５と上側絶縁膜１１Ｂとの間には、シード層として用いた金属皮膜６３が残る。このような配線３５の形成方法は、セミアディティブ法といわれる。
　図６Ａに示すように、１層目の配線３５及び上側絶縁膜１１Ｂの上に、１層目の樹脂層３１を形成する。樹脂層３１は、感光材料が混在された半硬化状態の樹脂フィルムを、真空ラミネート法を用いて接着することにより形成することができる。樹脂フィルムには、例えばエポキシ樹脂フィルム、ポリイミド樹脂フィルムが用いられる。樹脂層３１の下地表面には凹凸が存在するが、樹脂層３１の上面はほぼ平坦化される。
　樹脂層３１の所定の領域を感光させた後、現像することにより、複数のビアホールを形成する。１つのビアホール３１Ｈは、例えば、コンタクト電極２０Ｃを介してキャパシタ２０の下側電極層２０Ｌに接続された配線３５の一部を露出させる。ビアホールを形成した後、熱処理を行うことにより、半硬化状態の樹脂層３１を硬化させる。
　図６Ｂに示すように、１層目の樹脂層３１の上に、２層目の配線３６を形成する。２層目の配線３６の形成には、１層目の配線３５の形成と同様のセミアディティブ法を用いることができる。
　図７に示すように、２層目の樹脂層３２、３層目の配線３７、３層目の樹脂層３３、及び外部接続端子３８を形成する。樹脂層３２、３３の形成には、真空ラミネート法を用い、配線３７及び外部接続端子３８の形成には、セミアディティブ法を用いることができる。外部接続端子３８の上面にハンダ３９を載せる。
　その後、３層目の樹脂層３３の上面及び外部接続端子３８を粘着テープ等で保護した状態で、仮基板５５を除去する。図７において、除去される仮基板５５を破線で表している。仮基板５５を除去した後、集積化受動部品１０を個片化し、保護のために用いた粘着テープを剥離することにより、図２に示した集積化受動部品１０が完成する。仮基板５５の除去には、水酸化テトラメチルアンモニウム（ＴＭＡＨ）等によるウェットエッチングを用いることができる。なお、仮基板５５の一部を研削または研磨し、その後残りの部分をウェットエッチングしてもよい。例えば、仮基板５５の厚さが７００μｍであり、まず５００μｍの厚さ部分を研削または研磨し、残りの２００μｍの厚さ部分をウェットエッチングしてもよい。
　次に、第１実施例の優れた効果について説明する。
　仮基板５５（図７）が除去されていない構成では、樹脂層３１、３２、３３の線膨張係数と仮基板５５の線膨張係数との差に起因して熱応力が発生する。例えば、ポリイミドやエポキシ等の樹脂の線膨張係数は、２０ｐｐｍ／℃以上６５ｐｐｍ／℃以下程度である。これに対して仮基板５５に用いられる単結晶シリコンの線膨張係数は３ｐｐｍ／℃程度である。熱応力によって樹脂層３１、３２、３３にクラックが発生しやすくなるとともに、絶縁膜１１と樹脂層３１との界面で剥離が発生しやすくなる。クラックや剥離が発生すると耐湿性が低下し、集積化受動部品１０の品質が低下してしまう。
　特に、集積化受動部品１０の電気的特性の向上を目的として、配線３５、３６、３７、樹脂層３１、３２、３３を厚くし、多層配線構造３０の層数を増加させると、クラックや剥離が生じ易くなる。第１実施例では、仮基板５５を除去しているため、熱応力が発生しにくい。その結果、クラックや剥離が発生しにくくなり、集積化受動部品１０の品質低下を抑制することができる。
　特に、多層配線構造３０の樹脂層３１、３２、３３、及び配線３５、３６、３７の厚さが厚くなると、仮基板５５を除去する構成を採用することの顕著な効果が得られる。例えば、樹脂層３１、３２、３３の各々の厚さが１０μｍ以上、配線３５、３６、３７の厚さが５μｍ以上の場合に、顕著な効果が得られる。さらに、集積化受動部品１０の電気的特性を高めるために、樹脂層３１、３２、３３の各々の厚さを２０μｍ以上、配線３５、３６、３７の厚さを１０μｍ以上にすることがより好ましい。なお、樹脂層３１、３２、３３及び配線３５、３６、３７を必要以上に厚くしても、電気的特性のさらなる向上はほとんど見られず、逆に製造上の困難さが増大する。したがって、樹脂層３１、３２、３３の各々の厚さを３０μｍ以下にすることが好ましく、配線３５、３６、３７の各々の厚さを１５μｍ以下にすることが好ましい。
　無機絶縁材料からなる下側絶縁膜１１Ａ及び上側絶縁膜１１Ｂを厚くすると、絶縁膜１１の線膨張係数と樹脂層３１、３２、３３の線膨張係数との差に起因する熱応力が顕在化する。絶縁膜１１の線膨張係数と樹脂層３１、３２、３３の線膨張係数との差に起因する熱応力の影響が顕在化しないようにするために、絶縁膜１１に含まれる無機材料層の厚さ、すなわち、下側絶縁膜１１Ａと上側絶縁膜１１Ｂとの合計の厚さを、多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの厚さの和よりも薄くすることが好ましく、多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの厚さの和の１／２以下にすることがより好ましい。
　下側絶縁膜１１Ａとして窒化シリコンを用いると、集積化受動部品１０の耐湿性の向上を図ることができる。また、上側絶縁膜１１Ｂとして酸化シリコンを用いると、上側絶縁膜１１Ｂに開口１１Ｈ（図４Ｃ）を形成する工程で、一般的な半導体微細加工プロセスを適用することができる。
　キャパシタ２０を厚くしすぎると、下側電極層２０Ｌ、キャパシタ誘電体膜２０Ｄ、及び上側電極層２０Ｕの加工精度が低下し、キャパシタンスの精度が低下する。キャパシタ２０のキャパシタンスの精度の低下を抑制するために、下側電極層２０Ｌ、キャパシタ誘電体膜２０Ｄ、及び上側電極層２０Ｕの合計の厚さを、２μｍ以下にすることが好ましい。キャパシタ２０のキャパシタンスの精度の低下を抑制し、かつインダクタ４０の特性の低下を抑制するために、インダクタ４０を構成する複数の配線３５、３６、３７のそれぞれの厚さの最小値を、キャパシタ２０の下側電極層２０Ｌ及び上側電極層２０Ｕのうち厚い方の厚さより大きくすることが好ましく、５倍以上にすることがより好ましい。インダクタ４０を構成する複数の配線３５、３６、３７を厚くすることにより、配線の電気抵抗を低減させることができる。
　また、多層配線構造３０の層数が多くなると、仮基板５５を除去する構成を採用することの顕著な効果が得られる。特に、多層配線構造３０の層数が３層以上の場合に、顕著な効果が得られる。多層配線構造３０の層数を３層以上にした構成において、インダクタ４０を構成する複数の配線３５、３６、３７を、３層以上の配線層に亘って配置することにより、インダクタの電気的特性の向上を図ることが可能になる。さらに、インダクタ４０を構成する複数の配線３５、３６、３７を、２層以下の配線層に亘って配置する構成と比べて、単位面積当たりの設計インダクタンス値を大きくすることができる。
　多層配線構造３０の積層方向に隣り合う２つの配線３５、３６、及び配線３６、３７の積層方向の距離が短くなると、配線間の寄生容量の影響により、インダクタ４０の特性が低下してしまう。インダクタ４０の特性の低下を抑制するために、多層配線構造３０の積層方向に隣り合う配線の積層方向の距離（すなわち、配線３５と３６との積層方向の距離、配線３６と３７との積層方向の距離）の最小値を、インダクタ４０を構成する複数の配線３５、３６、３７のそれぞれの厚さの最大値以上とすることが好ましい。
　なお、多層配線構造３０の積層方向に隣り合う配線の一部分において、積層方向の距離が、インダクタ４０を構成する複数の配線３５、３６、３７のそれぞれの厚さの最大値以上である構成としてもよい。この場合にも、配線間の寄生容量の影響によるインダクタ４０の特性の低下をある程度抑制することができる。
　［第２実施例］
　次に、図８を参照して第２実施例による集積化受動部品について説明する。以下、図１Ａから図７までの図面を参照して説明した第１実施例による集積化受動部品と共通の構成については説明を省略する。
　図８は、第２実施例による集積化受動部品１０の断面図である。第１実施例（図２）では、上側絶縁膜１１Ｂが無機絶縁材料で形成されている。これに対して第２実施例では、上側絶縁膜１１Ｂが有機絶縁材料、例えばエポキシやポリイミド等を主成分として含む絶縁性の樹脂材料で形成されている。なお、上側絶縁膜１１Ｂを構成する樹脂には、不純物が含まれていてもよい。有機絶縁材料からなる上側絶縁膜１１Ｂは、例えば塗布法により形成することができる。この場合、上側絶縁膜１１Ｂの上面はほぼ平坦になる。
　次に、第２実施例の優れた効果について説明する。第２実施例においても第１実施例と同様に、熱応力に起因するクラックや剥離の発生を抑制することができるとともに、電気的特性の低下を抑制することができる。
　さらに、第２実施例では、上側絶縁膜１１Ｂが有機絶縁材料で形成されているため、第１実施例と比べて上側絶縁膜１１Ｂを厚くすることが容易である。上側絶縁膜１１Ｂが厚くなると、キャパシタ２０とインダクタ４０との積層方向の距離が長くなる。その結果、受動素子間の電気的な分離が良好になるとともに、インダクタ４０の渦電流損を低減させることができるという優れた効果が得られる。
　第１実施例（図２）では、絶縁膜１１の無機材料層の厚さが、下側絶縁膜１１Ａと上側絶縁膜１１Ｂとの合計の厚さに等しい。第１実施例では、この無機材料層の厚さ、すなわち下側絶縁膜１１Ａと上側絶縁膜１１Ｂとの合計の厚さを、多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの厚さの和よりも薄くすることが好ましい。
　これに対して第２実施例では、絶縁膜１１の無機材料層の厚さが、下側絶縁膜１１Ａの厚さに等しい。上側絶縁膜１１Ｂは有機絶縁材料で形成されているため、上側絶縁膜１１Ｂの線膨張係数は、樹脂層３１、３２、３３のそれぞれの線膨張係数に近い。熱応力の影響を低減させるために、無機材料層である下側絶縁膜１１Ａの厚さを、多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの厚さの和よりも薄くすることが好ましい。
　［第３実施例］
　次に、図９を参照して第３実施例による集積化受動部品について説明する。以下、図１Ａから図７までの図面を参照して説明した第１実施例による集積化受動部品と共通の構成については説明を省略する。
　図９は、第３実施例による集積化受動部品１０の断面図である。第１実施例（図２）では、絶縁膜１１の第２面１１Ｌにより、集積化受動部品１０の下面１０Ｌが構成されている。これに対して第３実施例では、絶縁膜１１の第２面１１Ｌに、絶縁材料からなる支持部材５０が接着されており、支持部材５０の、絶縁膜１１に接着された面とは反対方向を向く面により、集積化受動部品１０の下面１０Ｌが構成されている。
　支持部材５０として、絶縁性の樹脂フィルムが用いられる。支持部材５０は、例えば、樹脂の持つ粘着性により、絶縁膜１１の第２面１１Ｌに接着される。なお、接着剤を用いて支持部材５０を絶縁膜１１の第２面１１Ｌに接着してもよい。支持部材５０の線膨張係数と多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの線膨張係数との差は、仮基板５５（図７）の線膨張係数と多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの線膨張係数との差より小さい。一般的に、仮基板５５として単結晶シリコン基板が用いられる。この場合、支持部材５０の線膨張係数と多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの線膨張係数との差は、単結晶シリコンの線膨張係数と多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの線膨張係数との差より小さい。
　次に、第３実施例の優れた効果について説明する。第３実施例では、絶縁膜１１の第２面１１Ｌに支持部材５０が接着されているが、支持部材５０の線膨張係数と多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの線膨張係数との差は、仮基板５５（図７）の線膨張係数と多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの線膨張係数との差より小さい。このため、仮基板５５が残されている構成と比べて、熱応力に起因するクラックや剥離の発生を抑制することができる。
　さらに、絶縁膜１１に支持部材５０を接着しているため、第１実施例と比べて、集積化受動部品１０の機械的強度を高めることができる。十分な機械的強度を得るために、支持部材５０の厚さを、下側絶縁膜１１Ａの厚さより厚くすることが好ましい。
　支持部材５０を通した十分な放熱性を確保するために、支持部材５０の材料として、下側絶縁膜１１Ａの熱伝導率より小さい熱伝導率を有するものを用いることが好ましい。例えば、支持部材５０として、高熱伝導樹脂と呼ばれるものを用いることが好ましい。
　次に、第３実施例の変形例について説明する。
　第３実施例では、支持部材５０に絶縁性樹脂を用いているが、無機絶縁材料を用いてもよい。例えば、セラミックス、ガラス等を用いてもよい。この場合も、支持部材５０の線膨張係数と多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの線膨張係数との差を、仮基板５５（図７）の線膨張係数と多層配線構造３０の複数の樹脂層３１、３２、３３のそれぞれの線膨張係数との差より小さくすることが好ましい。
　［第４実施例］
　次に、図１０Ａ及び図１０Ｂを参照して、第４実施例による集積化受動部品について説明する。以下、図１Ａから図７までの図面を参照して説明した第１実施例による集積化受動部品と共通の構成については説明を省略する。
　図１０Ａは、第４実施例による集積化受動部品１０の構成要素の平面視における形状及び位置関係を示す図であり、図１０Ｂは、第４実施例による集積化受動部品１０の等価回路図である。第４実施例による集積化受動部品１０も第１実施例による集積化受動部品１０（図１Ａ）と同様に、共通の絶縁膜の上に設けられたキャパシタ、インダクタ、入力端子Ｉｎ、出力端子Ｏｕｔ、グランド端子ＧＮＤ、及びダミー端子ＤＭＹを有する。ただし、第４実施例による集積化受動部品１０は、複数のキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、及び複数のインダクタＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５を含み、バンドパスフィルタを構成している。
　図１０Ｂに示すように、入力端子Ｉｎと出力端子Ｏｕｔとの間に、入力端子Ｉｎ側から順番にキャパシタＣ１、インダクタＬ１、及びキャパシタＣ２が直列に接続されている。入力端子Ｉｎとグランド端子ＧＮＤとの間に、キャパシタＣ３とインダクタＬ２との直列回路、及びキャパシタＣ４とインダクタＬ３との直列回路が相互に並列に接続されている。出力端子Ｏｕｔとグランド端子ＧＮＤとの間に、キャパシタＣ５とインダクタＬ４との直列回路、及びキャパシタＣ６とインダクタＬ５との直列回路が相互の並列に接続されている。
　複数のキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６各々は、第１実施例による集積化受動部品１０のキャパシタ２０（図２）と同様に、下側電極層、キャパシタ誘電体膜、及び上側電極層で構成される。なお、上側電極層を相互に分離された２つの導体パターンで構成し、この２つの導体パターンをキャパシタの一対の電極端子として用いてもよい。複数のインダクタＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５の各々は、第１実施例による集積化受動部品１０のインダクタ４０（図２）と同様に、多層配線構造３０内の複数の配線で構成される。
　図１０Ａにおいて、１層目の配線層の配線に、相対的に濃い右上がりのハッチングを付し、２層目の配線層の配線に、相対的に淡い右下がりのハッチングを付している。外部接続端子の輪郭線を最も太い実線で表し、３層目の配線層の配線の輪郭線を、２番目に太い実線で表している。
　５個のインダクタＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、及び６個のキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６が、平面視において相互に重ならないように配置されている。インダクタＬ１、Ｌ２、Ｌ４のそれぞれを構成する配線は、３層の配線層に亘って配置されている。インダクタＬ３、Ｌ５のそれぞれを構成する配線は、２層の配線層に亘って配置されている。
　次に、第４実施例の優れた効果について説明する。第４実施例においても第１実施例と同様に、熱応力に起因するクラックや剥離の発生を抑制することができるとともに、電気的特性の低下を抑制することができる。また、第４実施例のように、複数のキャパシタ及び複数のインダクタを共通の絶縁膜１１の上に配置することにより、種々の受動回路を実現することができる。
　上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１０　集積化受動部品
１０Ｌ　集積化受動部品の下面
１０Ｕ　集積化受動部品の上面
１１　絶縁膜
１１Ａ　下側絶縁膜
１１Ｂ　上側絶縁膜
１１Ｈ　開口
１１Ｌ　絶縁膜の第２面
１１Ｕ　絶縁膜の第１面
２０　キャパシタ
２０Ｃ　コンタクト電極
２０Ｄ　キャパシタ誘電体膜
２０Ｈ　開口
２０Ｌ　キャパシタの下側電極層
２０Ｕ　キャパシタの上側電極層
３０　多層配線構造
３１、３２、３３　樹脂層
３１Ｈ　ビアホール
３５、３６、３７　配線
３８　外部接続端子
３９　ハンダ
４０　インダクタ
５０　支持部材
５５　仮基板
６０　フォトレジスト膜
６０Ｈ　開口
６１　導体層
６２　誘電体膜
６３　金属皮膜
６４　フォトレジスト膜
６４Ｈ　開口
 

Claims (13)

  1. 　相互に反対方向を向く上面及び下面を有する集積化受動部品であって、
    　前記上面と同一方向を向く第１面及び前記下面と同一方向を向く第２面を有する絶縁膜と、
    　前記絶縁膜内に配置されたキャパシタと、
    　前記絶縁膜の前記第１面に配置された多層配線構造と
    を含み、
    　前記多層配線構造は、交互に積層された複数の樹脂層と複数の配線層とを含み、前記複数の配線層の各々は複数の配線を含み、前記複数の配線の少なくとも一部がインダクタを構成しており、
    　前記絶縁膜は、無機絶縁材料からなる無機材料層を含み、前記無機材料層の厚さは、前記多層配線構造の前記複数の樹脂層のそれぞれの厚さの和よりも薄く、
    　前記絶縁膜の前記第２面は前記下面を構成している集積化受動部品。
  2. 　相互に反対方向を向く上面及び下面を有する集積化受動部品であって、
    　前記上面と同一方向を向く第１面及び前記下面と同一方向を向く第２面を有する絶縁膜と、
    　前記絶縁膜内に配置されたキャパシタと、
    　前記絶縁膜の前記第１面に配置された多層配線構造と、
    　前記絶縁膜の前記第２面に貼り付けられた絶縁性の樹脂からなる支持部材と
    を含み、
    　前記多層配線構造は、交互に積層された複数の樹脂層と複数の配線層とを含み、前記複数の配線層の各々は複数の配線を含み、前記複数の配線の少なくとも一部がインダクタを構成しており、
    　前記絶縁膜は、無機絶縁材料からなる無機材料層を含み、前記無機材料層の厚さは、前記多層配線構造の前記複数の樹脂層のそれぞれの厚さの和よりも薄い集積化受動部品。
  3. 　前記支持部材は、エポキシまたはポリイミドを主成分とする樹脂で形成されている請求項２に記載の集積化受動部品。
  4. 　前記支持部材の熱伝導率が、前記絶縁膜の前記無機材料層の熱伝導率より高い請求項２または３に記載の集積化受動部品。
  5. 　前記インダクタを構成する前記複数の配線は、前記複数の配線層のうち３層以上の配線層に亘って配置されている請求項１乃至４のいずれか１項に記載の集積化受動部品。
  6. 　前記多層配線構造の積層方向に隣り合う配線の少なくとも一部分において、積層方向の距離が、前記インダクタを構成する前記複数の配線のそれぞれの厚さの最大値以上である請求項５に記載の集積化受動部品。
  7. 　前記キャパシタは、下側電極層、前記下側電極層より前記上面の側に配置された上側電極層、及び前記下側電極層と前記上側電極層との間に配置されたキャパシタ誘電体膜とを含み、
    　前記インダクタを構成する前記複数の配線のそれぞれの厚さの最小値は、前記キャパシタの前記下側電極層及び前記上側電極層のうち厚い方の厚さより大きい請求項１乃至６のいずれか１項に記載の集積化受動部品。
  8. 　前記複数の配線は、ＣｕまたはＣｕを主成分とする合金で形成されている請求項１乃至７のいずれか１項に記載の集積化受動部品。
  9. 　前記絶縁膜は、前記第２面を有する下側絶縁膜と、前記第１面を有する上側絶縁膜とを含み、
    　前記キャパシタは、前記下側絶縁膜と前記上側絶縁膜との間に配置されており、
    　前記上側絶縁膜は酸化シリコンで形成されている請求項１乃至８のいずれか１項に記載の集積化受動部品。
  10. 　前記絶縁膜は、前記第２面を有する下側絶縁膜と、前記第１面を有する上側絶縁膜とを含み、
    　前記キャパシタは、前記下側絶縁膜と前記上側絶縁膜との間に配置されており、
    　前記上側絶縁膜は樹脂で形成されている請求項１乃至８のいずれか１項に記載の集積化受動部品。
  11. 　前記下側絶縁膜は窒化シリコンで形成されている請求項９または１０に記載の集積化受動部品。
  12. 　半導体からなる仮基板の一方の面に下側絶縁膜を形成し、
    　前記下側絶縁膜の一部の領域の上に、キャパシタを形成し、
    　前記キャパシタを覆うように、前記下側絶縁膜の上に上側絶縁膜を形成し、
    　前記上側絶縁膜の上に、複数の樹脂層と、インダクタを構成する複数の配線とが交互に積層された多層配線構造を形成し、
    　前記仮基板を除去して、前記下側絶縁膜を露出させる集積化受動部品の製造方法。
  13. 　前記仮基板を除去した後、露出した前記下側絶縁膜の表面に、絶縁性の支持部材を貼り付ける工程を含み、
    　前記支持部材の線膨張係数と前記多層配線構造の前記複数の樹脂層のそれぞれの線膨張係数との差は、前記仮基板の線膨張係数と前記多層配線構造の前記複数の樹脂層のそれぞれの線膨張係数との差より小さい請求項１２に記載の集積化受動部品の製造方法。
     
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