JP5720261B2 - 電子回路及び送受信システム - Google Patents

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Description

本願開示は、一般に電子回路に関し、詳しくはトランジスタをスイッチとして用いた電子回路に関する。
混成回路技術において、増幅器応用に用いられるトランジスタを搭載した半導体チップは、一般的にその半導体基板の厚さが薄い。増幅器としてトランジスタを用いる場合、ゲートに入力された高周波信号が、トランジスタにより増幅されて、ドレイン側に出力される。ソースは、金のワイヤボンド等を介して、半導体チップの下面側に位置する接地金属面に接地されている。ソースと接地との間に存在する金のワイヤボンドのインダクタンスは、増幅器用のトランジスタの特性劣化を引き起こす。そこでソースと接地との間のインダクタンスをなるべく小さくするために、トランジスタが搭載されている半導体基板の厚みは薄いものとなっている。また増幅器では、発生する熱を逃がすためにも薄い基板が好まれる。基板が薄くなると、ソース対接地容量が大きくなるが、ソースが接地されるためにソース対接地容量の値はトランジスタの動作に影響を与えない。
しかしながら、上記のトランジスタを、トランジスタのＯＮ及びＯＦＦによりドレイン及びソース間の導通及び非導通を制御するスイッチ応用に用いる場合には、半導体基板の薄さが問題となる。半導体基板が薄いと、トランジスタのソース対接地容量及びドレイン対接地容量が大きくなり、これらの対接地容量を介して、ドレイン側に入力された高周波の信号が接地側に漏洩してしまう。その結果、信号電力の通過損が増大してしまう。このように、増幅器応用に一般的に用いられるトランジスタをスイッチ用として用いた場合には、通過損が大きくなってしまうという問題がある。また大電力を扱う場合、その大電力に耐えるためには、大きなサイズ（広いゲート幅）のトランジスタチップを使用することが好ましい。その場合、ソース対接地容量及びドレイン対接地容量が更に大きくなり、通過損が更に大きくなる。
特許文献１には、小電力のコードレス電話（周波数１．９ＧＨｚ）を対象として、インダクタを介して接地電位と接続することにより、高周波スイッチにおけるトランジスタの対接地容量の影響を相殺し、通過損を低減する手法が示されている。しかしながら、ゲート幅が大きく対接地容量が大きな大電力用のトランジスタの場合は、インダクタによる相殺が難しく、帯域幅が狭くなってしまう。
特許文献２には、電流量を増加させるために並列接続された複数のパワー半導体素子がヒートシンク上に固着される構造が示される。低周波の大電力スイッチの場合であれば、周波数特性の低下を問題にする必要はなく、ゲート幅の広いトランジスタの下に大きなヒートシンクを用いて放熱の向上を図ることができる。
特許文献３には、受動素子において寄生成分を低減する手法として、作成する誘電体基板の誘電率を変化させる手法が開示されている。しかしトランジスタ等の能動素子にこの手法を用いて、トランジスタが構成されている基板自体の材料を変化させたのでは、トランジスタの寄生容量以外の特性（例えば耐電力性能）にも影響を及ぼしてしまう。
特開平６−１５２３６１号公報 特開平６−３１０６２７号公報 特開２００６−１９６６０８号公報 特開昭５８−０８７８３７号公報 特開昭５３−００２０７９号公報 特開昭６３−１８１３７３号公報 特開平０１−１３２１４１号公報 特開平１１−３４０７０９号公報
以上を鑑みると、増幅器応用に用いられる薄い半導体基板のトランジスタチップをスイッチとして用いる際に、トランジスタチップの対接地容量を低減し、広帯域に亘って通過損を低減することが望まれる。
電子回路は、接地導体面と、前記接地導体面上に設けられた誘電体基板と、前記誘電体基板上に設けられた第１の配線及び第２の配線と、前記誘電体基板上に設けられトランジスタを搭載した第１のチップとを含み、前記第１の配線に前記トランジスタのソースが接続され前記第２の配線に前記トランジスタのドレインが接続され、前記接地導体面は前記トランジスタの前記ソース及び前記ドレインに前記誘電体基板を介して最も近い接地電位面であることを特徴とする。
送受信システムは、第１の増幅器と、前記第１の増幅器により増幅された信号を通過又は遮断する第１のスイッチと、前記第１のスイッチを通過した信号を送信するアンテナと、前記アンテナにより受信された信号を通過又は遮断する第２のスイッチと、前記第２のスイッチを通過した信号を増幅する第２の増幅器とを含み、前記第１のスイッチ及び前記第２のスイッチの少なくとも一方は、接地導体面と、前記接地導体面上に設けられた誘電体基板と、前記誘電体基板上に設けられた第１の配線及び第２の配線と、前記誘電体基板上に設けられトランジスタを搭載した第１のチップとを含み、前記第１の配線に前記トランジスタのソースが接続され前記第２の配線に前記トランジスタのドレインが接続され、前記接地導体面は前記トランジスタの前記ソース及び前記ドレインに前記誘電体基板を介して最も近い接地電位面であることを特徴とする。
本願開示の少なくとも１つの実施例によれば、増幅器応用に用いられる薄い半導体基板のトランジスタチップをスイッチとして用いる際に、トランジスタチップの対接地容量を低減し、広帯域に亘って通過損を低減することができる。
トランジスタを搭載するチップをスイッチとして用いる電子回路の構成の一例を示す図である。 図１に示す電子回路の断面図である。 トランジスタを搭載するチップをスイッチとして用いる電子回路の変形例を示す図である。 図３に示す電子回路の断面図である。 図１の電子回路の模式的なサイズの例を示す図である。 トランジスタを搭載するチップをスイッチ及び増幅器として用いる電子回路の構成の一例を示す図である。 図６に示す電子回路の断面図である。 トランジスタを搭載するチップをスイッチ及び増幅器として用いる電子回路の構成の別の一例を示す図である。 図８に示す電子回路の断面図である。 スイッチ用の電子回路を適用したシステムの一例を示す図である。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図１は、トランジスタを搭載するチップをスイッチとして用いる電子回路の構成の一例を示す図である。図１に示す電子回路は、接地導体面１１、誘電体基板１２、第１の配線１３、第２の配線１４、チップ１５、ボンディングワイヤ１６乃至１８、制御バイアス印加回路１９、及び制御回路２０を含む。接地導体面１１上に設けられた誘電体基板１２は、裏面（下面）がメタライズ面となっており、接着剤や金錫はんだ等により接地導体面１１に接合されている。誘電体基板１２上には、第１の配線１３及び第２の配線１４が、金等の金属導体の配線パターンとして設けられている。また誘電体基板１２上には、更に、トランジスタを搭載した半導体装置であるチップ１５が設けられる。チップ１５は、裏面（下面）がメタライズ面となっており、接着剤により誘電体基板１２に接合される。誘電体基板１２の材料は、低損失性に優れたＡl２Ｏ３であってよく、或いは放熱性に優れたＡｌＮ等であってもよい。
チップ１５は、表面（上面）が回路形成面となっており、ドレイン領域、ソース領域、ゲート電極等がチップ１５の半導体基板の上面側に形成されている。第１の配線１３に、例えば金のボンディングワイヤ１６を介してチップ１５のトランジスタのソースが接続され、第２の配線１４に、例えば金のボンディングワイヤ１７を介してチップ１５のトランジスタのドレインが電気的に接続される。
接地導体面１１は、第1の配線１３及び第２の配線１４の線路に対して接地側の線路として機能する。これにより、接地導体面１１及び第1の配線１３、又は、接地導体面１１及び第２の配線１４により、高周波信号を伝送するための伝送線路を形成する。チップ１５のトランジスタのゲートは、例えば金のボンディングワイヤ１８を介して、制御バイアス印加回路１９に電気的に接続される。制御バイアス印加回路１９は、例えば抵抗素子、コンデンサ素子、及びインダクタ素子の少なくとも１つを含む。制御バイアス印加回路１９は、制御回路２０に接続されている。制御回路２０からの制御信号が、制御バイアス印加回路１９を介して、チップ１５のトランジスタのゲートに印加される。
チップ１５のトランジスタが制御回路２０からの制御信号によりＯＮ状態となると、スイッチが導通状態となり、第２の配線１４から入力された高周波信号が第１の配線１３に伝達される。チップ１５のトランジスタが制御回路２０からの制御信号によりＯＦＦ状態となると、スイッチが非導通状態となり、第２の配線１４から入力された高周波信号は第１の配線１３に伝達されない。
チップ１５は、増幅器応用を想定して製造されたチップであってよい。前述のように、増幅器用のチップは、ソースと接地との間のインダクタンスをなるべく小さくするため、更には発生する熱を逃がすために、半導体基板の厚みが薄いものとなっている。この結果、半導体基板の裏面（下面）の直ぐ下に接地導体面が配置されてしまうと、ソース対接地容量及びドレイン対接地容量が大きい値となってしまう。更には、大電力を扱う場合、大きなサイズ（広いゲート幅）のトランジスタを使用するので、ソース対接地容量及びドレイン対接地容量が更に大きい値となってしまう。図１に示す電子回路の構成では、チップ１５の回路形成面とは反対側の面である裏面の直ぐ下には、誘電体基板１２が設けられ、その下に接地導体面１１が配置される。この構成では、トランジスタのソースと接地導体面１１とが、誘電体基板１２を間に挟んで接地容量を形成する。またトランジスタのドレインと接地導体面１１とが、誘電体基板１２を間に挟んで接地容量を形成する。即ち、トランジスタのソース及びドレインに最も近い接地電位面は、トランジスタが設けられる誘電体基板１２の面（上面）とは反対側の面（下面）に設けられる接地導体面１１である。
従って、トランジスタのソースと接地との間の距離、並びに、トランジスタのドレインと接地との間の距離が開き、チップ１５の裏面（下面）の直ぐ下に接地導体面を配置した場合と比較して、対接地容量を実効的に低減することができる。従って、スイッチ用に新規にトランジスタチップを開発することなく、大電力の増幅器用のトランジスタチップを流用して、低損失大電力スイッチを実現することができる。これにより、回路の低コスト化をはかることができる。
図２は、図１に示す電子回路の断面図である。図２において、図１と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。誘電体基板１２の裏面（下面）にはメタライズ部２５が設けられており、このメタライズ部２５が、接着剤又は金錫はんだ等により接地導体面１１に固着される。チップ１５の半導体基板２６の裏面（下面）にはメタライズ部２４が設けられており、このメタライズ部２４が、接着剤により誘電体基板１２に固着される。チップ１５の半導体基板２６の上面（回路形成面）には、ゲート電極２１、ソース電極２２、及びドレイン電極２３が設けられている。ソース電極２２は、ボンディングワイヤ１６を介して第１の配線１３に電気的に接続される。ドレイン電極２３は、ボンディングワイヤ１７を介して第２の配線１４に電気的に接続される。図２から分かるように、ソース電極２２と接地導体面１１との距離、並びに、ドレイン電極２３と接地導体面１１との距離は、誘電体基板１２を設けることによりその分増大し、対接地容量が小さくなる。
図３は、トランジスタを搭載するチップをスイッチとして用いる電子回路の変形例を示す図である。図３において図１と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。図３に示す電子回路は、図１に示す電子回路と比較して、誘電体基板１２の上面のチップ１５を設ける領域に例えば金等の金属パターン３０を形成してある点が異なる。この金属パターン３０はチップ１５の大きさと同程度以上の大きさであり、この金属パターン３０の上に、金錫はんだ等を用いてチップ１５が固着される。図１の構成のようにチップ１５を接着剤で固定した場合に比較して、チップ１５がより強固に固着してはがれにくくなる。
図４は、図３に示す電子回路の断面図である。図４において、図３と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。誘電体基板１２の上面には、金属パターン３０が設けられている。チップ１５の半導体基板２６の裏面（下面）に設けられたメタライズ部２４が、金錫はんだ等により金属パターン３０に固着されている。
図５は、図１の電子回路の模式的なサイズの例を示す図である。図５において、図１と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。チップ１５の大きさは、例えば長さ１８００μｍ、幅５００μｍ、厚さ１５０μｍである。チップ１５は、増幅器用のトランジスタチップであり、厚さは２００μｍ以下であることが好ましい。金属パターン３０は、チップ１５よりも若干大きい。第１の配線１３及び第２の配線１４は、一定幅を有する線路部分と、この幅から最大幅が例えばトランジスタチップ１５の長さ１８００μｍと同程度以上にまで広がる接続部とを含む。一定幅を有する線路部分と接地導体面１１とは、特性インピーダンスが５０Ωである伝送線路を形成する。最大幅がトランジスタチップ１５の長さ１８００μｍと同程度以上にまで広がる接続部の長さは例えばトランジスタがＯＮ状態でスイッチが導通となるときに通過損が少なくなるような長さである。誘電体基板１２は、厚さが例えば６３５μｍであり、その材質はＡｌ２Ｏ３であり、非誘電率は９．８である。誘電体基板１２の厚さは、第１の配線１３及び第２の配線１４を伝搬する信号の波長の１／１０以下であることが好ましい。
図６は、トランジスタを搭載するチップをスイッチ及び増幅器として用いる電子回路の構成の一例を示す図である。図６において、図１と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。図６の左側に示すように、接地導体面１１上には誘電体基板１２が設けられ、その誘電体基板１２の上には第１のチップ１５、第１の配線１３、及び第２の配線１４が設けられている。この回路部分はスイッチとして機能する部分であり、図１に示す電子回路に相当する。
図６の中央に示されるように、接地導体面１１上には更に誘電体基板４２が設けられる。また図６の右側に示されるように、接地導体面１１上には更に誘電体基板５２が設けられる。誘電体基板４２上には、導体の配線パターン４３及び４４、チップ素子４５及び４６が設けられる。また誘電体基板５２上には、導体の配線パターン５３及び５４、チップ素子５５及び５６が設けられる。誘電体基板４２と誘電体基板５２との間には、トランジスタを搭載した第２のチップ６５が接地導体面１１に設けられている。この第２のチップ６５は、第１のチップ１５のように誘電体基板の上に設けられるのではなく、接地導体面１１の上面に誘電体基板を介することなく直接に設けられる。
第２のチップ６５のトランジスタは、増幅器として用いられる。即ち、第２のチップ６５のトランジスタのソースは接地導体面１１に接地されている。具体的には、接地導体面１１に固着されて電気的に接続された金属ブロック６０に、第２のチップ６５のトランジスタのソース電極が、ボンディングワイヤを介して電気的に接続される。また第２のチップ６５のトランジスタのドレインは、誘電体基板４２上に設けられた配線パターン４３にボンディングワイヤを介して電気的に接続される。更に第２のチップ６５のトランジスタのゲートは、誘電体基板５２上に設けられた配線パターン５３にボンディングワイヤを介して電気的に接続される。
配線パターン５４は、高周波の入力信号を外部から印加するための配線である。配線パターン５４は、ボンディングワイヤを介してチップ素子５５に接続され、このチップ素子５５が配線パターン５３に接続される。チップ素子５５は、例えば抵抗、コンデンサ、及びインダクタの少なくとも１つを含み、単独で或いは配線パターン５３と共に、外部からの入力信号を整合させるための整合回路として機能する。これにより、配線パターン５４からの入力信号が、配線パターン５３を介して、第２のチップ６５のトランジスタのゲートに印加される。チップ素子５６は外部の入力側バイアス電源に電気的に接続される。チップ素子５６は、例えば抵抗、コンデンサ、及びインダクタの少なくとも１つを含み、単独で或いは配線パターン５３と共に入力側バイアス回路として機能する。これにより、チップ素子５６を介して印加される入力側バイアス電圧が、配線パターン５３を介して、第２のチップ６５のトランジスタのゲートに印加される。配線パターン５３は途中で２つの線路に分かれており、電力分配回路として機能する。第２のチップ６５には複数のトランジスタが設けられており、配線パターン５３により分配された電力は、複数のトランジスタのそれぞれに並列に印加される。
第２のチップ６５の複数のトランジスタにより増幅された信号は、誘電体基板４２上に設けられた配線パターン４３にボンディングワイヤを介して伝達される。配線パターン４３は、２つの線路が合流する形となっており、電力合成回路として機能する。この電力合成回路として機能する配線パターン４３により、複数のトランジスタのそれぞれにより並列に増幅された信号が１つの信号に合成される。配線パターン４３は、ボンディングワイヤを介してチップ素子４５に接続され、このチップ素子４５が配線パターン４４に接続される。配線パターン４４は、誘電体基板１２上に設けられた第２の配線１４にボンディングワイヤを介して電気的に接続される。チップ素子４５は、例えば抵抗、コンデンサ、及びインダクタの少なくとも１つを含み、単独で或いは配線パターン４３及び４４と共に、信号を整合させるための整合回路として機能する。これにより、第２のチップ６５のトランジスタにより増幅された信号が、配線パターン４３、チップ素子４５、及び配線パターン４４を介して第２の配線１４に伝達される。配線パターン４３はまた、ボンディングワイヤを介してチップ素子４６に電気的に接続される。このチップ素子４６は、外部の出力側バイアス電源に電気的に接続される。チップ素子４６は、例えば抵抗、コンデンサ、及びインダクタの少なくとも１つを含み、単独で或いは配線パターン４３と共に出力側バイアス回路として機能する。これにより、チップ素子４６を介して印加される出力側バイアス電圧が、配線パターン４３を介して、第２のチップ６５のトランジスタのドレインに印加される。
上記のようにして、第２の配線１４には、第２のチップ６５のトランジスタにより増幅された信号が印加される。この第２の配線１４は、第１のチップ１５にボンディングワイヤを介して接続され、この第１のチップ１５が、第１の配線１３にボンディングワイヤを介して電気的に接続される。チップ１５のトランジスタが制御回路からの制御信号によりＯＮ状態となると、スイッチが導通状態となり、第２の配線１４に印加された増幅後の高周波信号が第１の配線１３に伝達される。チップ１５のトランジスタが制御回路からの制御信号によりＯＦＦ状態となると、スイッチが非導通状態となり、第２の配線１４に印加された増幅後の高周波信号は第１の配線１３に伝達されない。
第１のチップ１５と第２のチップ６５とは、略同一の厚さの基板を有するものであってよい。この第１のチップ１５と第２のチップ６５とは、増幅器応用を想定して製造されたチップであってよい。前述のように、増幅器用のチップは、ソースと接地との間のインダクタンスをなるべく小さくするため、更には発生する熱を逃がすために、半導体基板の厚みが薄いものとなっている。第２のチップ６５は、接地導体面１１の上面に直接に接合されているので、半導体基板の薄さのためにソースと接地との間のインダクタンスは無視できるものとなり、増幅器用のトランジスタの特性劣化は生じない。また第１のチップ１５は、接地導体面１１の上面に直接に接合されるのではなく、接地導体面１１上に設けられた誘電体基板１２の上に設けられている。従って、トランジスタのソースと接地との間の距離、並びに、トランジスタのドレインと接地との間の距離が開き、第１のチップ１５の裏面（下面）の直ぐ下に接地導体面を配置した場合と比較して、対接地容量を実効的に低減することができる。なお第１のチップ１５は、増幅器用の第２のチップ６５と同一の品種のトランジスタチップ、又は類似の品種のトランジスタチップであってよい。従って、スイッチ用に新規にトランジスタチップを開発することなく、大電力の増幅器用のトランジスタチップを流用して、低損失大電力スイッチを実現することができる。これにより、回路の低コスト化をはかることができる。
なお誘電体基板４２及び誘電体基板５２は、誘電体基板１２と比較して薄いものであってよい。誘電体基板４２及び誘電体基板５２は、誘電体基板４２上の配線パターン４３や誘電体基板５２上の配線パターン５３等が、高周波信号に対して適切な伝送線路となるような厚みであってよい。誘電体基板１２は、第１のチップ１５の対接地容量を小さくするために所定の厚み以上のものであることが望ましいが、誘電体基板４２及び誘電体基板５２については、特に厚くすることに対する要求はない。
図７は、図６に示す電子回路の断面図である。図７において、図６と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。図７に示すのは、図６に示す電子回路のうち、第２のチップ６５及びその周辺部分の線Ａ−Ａ’に沿った断面図である。なお誘電体基板１２及びその上に搭載された第１のチップ１５の部分の断面図は、図２に示すものと同様である。
図７において、誘電体基板４２の裏面（下面）にはメタライズ部４８が設けられており、このメタライズ部４８が、接着剤又は金錫はんだ等により接地導体面１１に固着される。同様に、誘電体基板５２の裏面（下面）にはメタライズ部５８が設けられており、このメタライズ部５８が、接着剤又は金錫はんだ等により接地導体面１１に固着される。第２のチップ６５の半導体基板６６の裏面（下面）にはメタライズ部７４が設けられており、このメタライズ部７４が、接着剤又は金錫はんだ等により接地導体面１１に固着される。第２のチップ６５の半導体基板６６の上面（回路形成面）には、ゲート電極７１、ソース電極７２、及びドレイン電極７３が設けられている。ソース電極７２は、ボンディングワイヤ７６及び金属ブロック６０を介して接地導体面１１に電気的に接続される（接地される）。ドレイン電極７３は、ボンディングワイヤ７７を介して、誘電体基板４２上の配線パターン４３に電気的に接続される。ゲート電極７１は、ボンディングワイヤ７５を介して、誘電体基板５２上の配線パターン５３に電気的に接続される。
図８は、トランジスタを搭載するチップをスイッチ及び増幅器として用いる電子回路の構成の別の一例を示す図である。図８において、図１と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。図８の左側に示すように、接地導体面１１上には誘電体基板１２が設けられ、その誘電体基板１２の上には第１のチップ１５、第１の配線１３、及び第２の配線１４が設けられている。この回路部分はスイッチとして機能する部分であり、図１に示す電子回路に相当する。
図８の中央から右に示されるように、接地導体面１１上には更に誘電体基板８２が設けられる。誘電体基板８２上には、導体の配線パターン４３及び４４、チップ素子４５及び４６、導体の配線パターン５３及び５４、チップ素子５５及び５６、トランジスタを搭載した第２のチップ６５、及び金属ブロック６０が設けられる。第２のチップ６５及び金属ブロック６０が設けられる位置において、誘電体基板８２には例えば金属ビアホールが設けられてよい。この金属ビアホールを介して、第２のチップ６５の下面のメタライズ部が接地導体面１１に電気的に接続される（接地される）。図６の場合と同様に、第２のチップ６５のトランジスタは、増幅器として用いられる。即ち、第２のチップ６５のトランジスタのソースは接地導体面１１に接地されている。具体的には、接地導体面１１に上記金属ビアホールを介して電気的に接続された金属ブロック６０に、第２のチップ６５のトランジスタのソース電極が、ボンディングワイヤを介して電気的に接続される。第２のチップ６５及び金属ブロック６０以外の回路要素、即ち導体の配線パターン４３及び４４、チップ素子４５及び４６、導体の配線パターン５３及び５４、並びにチップ素子５５及び５６の構成及び機能は、図６において説明したものと同様である。
第１のチップ１５と第２のチップ６５とは、略同一の厚さの基板を有するものであってよい。この第１のチップ１５と第２のチップ６５とは、増幅器応用を想定して製造されたチップであってよい。前述のように、増幅器用のチップは、ソースと接地との間のインダクタンスをなるべく小さくするため、更には発生する熱を逃がすために、半導体基板の厚みが薄いものとなっている。第２のチップ６５の裏面（下面）のメタライズ部は、金属ビアホールを介して接地導体面１１に電気的に接続され接地電位となっている。従って、半導体基板の薄さのためにソースと接地との間のインダクタンスは無視できるものとなり、増幅器用のトランジスタの特性劣化は生じない。
誘電体基板８２は、誘電体基板１２と比較して薄いものであってよい。誘電体基板８２は、誘電体基板８２上の配線パターン４３や配線パターン５３等が、高周波信号に対して適切な伝送線路となるような厚みであってよい。誘電体基板１２は、第１のチップ１５の対接地容量を小さくするために所定の厚み以上のものであることが望ましいが、誘電体基板８２については、特に厚くすることに対する要求はない。
図９は、図８に示す電子回路の断面図である。図９において、図７及び８と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。図９に示すのは、図８に示す電子回路のうち、第２のチップ６５及びその周辺部分の線Ｂ−Ｂ’に沿った断面図である。なお誘電体基板１２及びその上に搭載された第１のチップ１５の部分の断面図は、図２に示すものと同様である。
図９において、誘電体基板８２の裏面（下面）にはメタライズ部８８が設けられており、このメタライズ部８８が、接着剤又は金錫はんだ等により接地導体面１１に固着される。第２のチップ６５の半導体基板６６の裏面（下面）にはメタライズ部７４が設けられており、このメタライズ部７４が、誘電体基板８２上に設けられたメタライズ部９０に接着剤又は金錫はんだ等により固着される。また金属ブロック６０が、メタライズ部９０に接着剤又は金錫はんだ等により固着される。メタライズ部９０は、誘電体基板８２を貫通して設けられた金属ビアホール９１及びメタライズ部８８を介して、接地導体面１１に電気的に接続される。なお金属ビアホール９１を、メタライズ部９０を介することなく直接にメタライズ部７４及び金属ブロック６０に接続してもよい。この場合、メタライズ部９０は不要となる。
第２のチップ６５の半導体基板６６の上面（回路形成面）には、ゲート電極７１、ソース電極７２、及びドレイン電極７３が設けられている。ソース電極７２は、ボンディングワイヤ７６を介して金属ブロック６０に電気的に接続される（接地される）。ドレイン電極７３は、ボンディングワイヤ７７を介して、誘電体基板８２上の配線パターン４３に電気的に接続される。ゲート電極７１は、ボンディングワイヤ７５を介して、誘電体基板８２上の配線パターン５３に電気的に接続される。
図１０は、図１や図３に示したスイッチ用の電子回路を適用したシステムの一例を示す図である。図１０に示すシステムは、レーダー用の送受信システムを想定している。この送受信システムは、アンテナ１００、受信側スイッチ１０１、フィルタ１０２、低雑音増幅器１０３、送信側スイッチ１０４、フィルタ１０５、及び大電力増幅器１０６を含む。受信側スイッチ１０１及び送信側スイッチ１０４に、図１や図３に示したスイッチ用の電子回路を用いてよい。
レーダー波の送信時には、受信側スイッチ１０１をＯＦＦにして、送信側スイッチ１０４をＯＮにする。内部回路から供給された送信信号が、大電力増幅器１０６により大電力の信号に増幅され、その後、フィルタ１０５によりフィルタリング処理される。増幅され更にフィルタリング処理された後の大電力信号は、送信側スイッチ１０４を介してアンテナ１００から送信される。
レーダー波の受信時には、受信側スイッチ１０１をＯＮにして、送信側スイッチ１０４をＯＦＦにする。アンテナ１００により受信された受信信号は、受信側スイッチ１０１を介してフィルタ１０２に印加される。フィルタ１０２によりフィルタリング処理された後の受信信号は、低雑音増幅器１０３により増幅され、増幅後の受信信号として内部回路に供給される。
このように、大電力増幅器１０６により増幅された信号を通過又は遮断する送信側スイッチ１０４と、送信側スイッチ１０４を通過した信号を送信するアンテナ１００とを設ける。また更に、アンテナ１００により受信された信号を通過又は遮断する受信側スイッチ１０１と、受信側スイッチ１０１を通過した信号を増幅する低雑音増幅器１０３とを設ける。そして、受信側スイッチ１０１及び送信側スイッチ１０４の少なくとも一方は、図１や図３に示したスイッチ用の電子回路を用いる。この構成では、スイッチ用に新規にトランジスタチップを開発することなく、大電力の増幅器用のトランジスタチップを流用することができる。これにより、回路の低コスト化をはかることができる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
１１ 接地導体面
１２ 誘電体基板
１３ 第１の配線
１４ 第２の配線
１５ チップ
１６〜１８ ボンディングワイヤ
１９ 制御バイアス印加回路
２０ 制御回路

Claims (7)

  1. 接地導体面と、
    前記接地導体面上に設けられた誘電体基板と、
    前記誘電体基板上に設けられた第１の配線及び第２の配線と、
    前記誘電体基板上に設けられトランジスタを搭載した第１のチップと
    を含み、前記第１の配線に前記トランジスタのソースが接続され前記第２の配線に前記トランジスタのドレインが接続され、前記接地導体面は前記トランジスタの前記ソース及び前記ドレインに前記誘電体基板を介して最も近い接地電位面であることを特徴とする電子回路。
  2. 前記接地導体面上に設けられトランジスタを搭載した第２のチップを更に含み、前記第２のチップのトランジスタのソースは前記接地導体面に接地されていることを特徴とする請求項１記載の電子回路。
  3. 前記第１のチップと前記第２のチップとは略同一の厚さの基板を有することを特徴とする請求項２記載の電子回路。
  4. 前記第１のチップは、前記誘電体基板の上面に設けられた金属パターンの上に設けられていることを特徴とする請求項１乃至３何れか一項記載の電子回路。
  5. 前記第１のチップの基板の厚みが２００μｍ以下であることを特徴とする請求項１乃至４何れか一項記載の電子回路。
  6. 前記誘電体基板の厚みが前記第１の配線及び前記第２の配線を伝搬する信号の波長の１／１０以下であることを特徴とする請求項１乃至４何れか一項記載の電子回路。
  7. 第１の増幅器と、
    前記第１の増幅器により増幅された信号を通過又は遮断する第１のスイッチと、
    前記第１のスイッチを通過した信号を送信するアンテナと、
    前記アンテナにより受信された信号を通過又は遮断する第２のスイッチと、
    前記第２のスイッチを通過した信号を増幅する第２の増幅器と
    を含み、前記第１のスイッチ及び前記第２のスイッチの少なくとも一方は、
    接地導体面と、
    前記接地導体面上に設けられた誘電体基板と、
    前記誘電体基板上に設けられた第１の配線及び第２の配線と、
    前記誘電体基板上に設けられトランジスタを搭載した第１のチップと
    を含み、前記第１の配線に前記トランジスタのソースが接続され前記第２の配線に前記トランジスタのドレインが接続され、前記接地導体面は前記トランジスタの前記ソース及び前記ドレインに前記誘電体基板を介して最も近い接地電位面であることを特徴とする送受信システム。
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