JP3506647B2 - 整合回路およびそれを用いた高周波高出力半導体装置 - Google Patents
整合回路およびそれを用いた高周波高出力半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波等の高
周波信号を伝送する回路におけるインピーダンス不整合
を解消するために用いられる整合回路とこれを用いた高
周波高出力半導体装置に関し、特にチップコンデンサな
どの整合回路用の部品を使用することなく低インピーダ
ンスの回路とインピーダンス整合をとることができるよ
うにした整合回路とこれを用いた高周波高出力半導体装
置に関するものである。
周波信号を伝送する回路におけるインピーダンス不整合
を解消するために用いられる整合回路とこれを用いた高
周波高出力半導体装置に関し、特にチップコンデンサな
どの整合回路用の部品を使用することなく低インピーダ
ンスの回路とインピーダンス整合をとることができるよ
うにした整合回路とこれを用いた高周波高出力半導体装
置に関するものである。
【０００２】
【従来の技術】通信システムの伝送線路においては一般
的に特性インピーダンスが５０Ωの伝送線路が採用され
ている。ところが、マイクロ波帯で用いられる高出力増
幅器（通常、ＭＥＳＦＥＴにより構成される）において
は、出力電力を大きくするために、単位セル（単位ＦＥ
Ｔ）を並列に多数接続する構成を採っているため、高出
力化に伴って、入出力インピーダンスが低下し、５０Ω
の伝送線路との不整合が生じ、半導体デバイスの入・出
力部においてマイクロ波電力の反射が生じるようにな
る。これを避けるために、マイクロ波帯高出力半導体装
置においては、従来より、５０Ωの外部インピーダンス
と整合できる回路をパッケージに内蔵することが行われ
てきた。
的に特性インピーダンスが５０Ωの伝送線路が採用され
ている。ところが、マイクロ波帯で用いられる高出力増
幅器（通常、ＭＥＳＦＥＴにより構成される）において
は、出力電力を大きくするために、単位セル（単位ＦＥ
Ｔ）を並列に多数接続する構成を採っているため、高出
力化に伴って、入出力インピーダンスが低下し、５０Ω
の伝送線路との不整合が生じ、半導体デバイスの入・出
力部においてマイクロ波電力の反射が生じるようにな
る。これを避けるために、マイクロ波帯高出力半導体装
置においては、従来より、５０Ωの外部インピーダンス
と整合できる回路をパッケージに内蔵することが行われ
てきた。
【０００３】図６は、パッケージ内に整合回路を設ける
ために用いられる従来の回路基板の平面図であり、図７
は、この回路基板を用いた従来のマイクロ波高出力半導
体装置の平面図である。図６に示されるように、回路基
板６００は、アルミナセラミックなどからなる絶縁基板
６３の表面にマイクロ波伝送線路６１とスタブ６２とが
形成され、裏面にグランドプレーン（図示なし）が形成
されたものである。したがって、マイクロ波伝送線路６
１はマイクロストリップ線路として機能している。マイ
クロ波伝送線路６１は途中で分岐・合波するように構成
されており、高出力化のために複数の半導体デバイスが
並列接続で搭載される場合に対応できるようになされて
いる。
ために用いられる従来の回路基板の平面図であり、図７
は、この回路基板を用いた従来のマイクロ波高出力半導
体装置の平面図である。図６に示されるように、回路基
板６００は、アルミナセラミックなどからなる絶縁基板
６３の表面にマイクロ波伝送線路６１とスタブ６２とが
形成され、裏面にグランドプレーン（図示なし）が形成
されたものである。したがって、マイクロ波伝送線路６
１はマイクロストリップ線路として機能している。マイ
クロ波伝送線路６１は途中で分岐・合波するように構成
されており、高出力化のために複数の半導体デバイスが
並列接続で搭載される場合に対応できるようになされて
いる。
【０００４】図７に示されるように、パッケージ７６内
には、図６に示された回路基板が入力側回路基板７００
ａ、出力側回路基板７００ｂとして搭載されている。そ
して、パッケージ中央部には一対の半導体デバイス７５
が搭載され、その入力側と出力側とにそれぞれ一対のチ
ップコンデンサ７７、７８がマウントされている。ま
た、パッケージ７６には入・出力端子として入力リード
７２と出力リード７４とが備えられている。そして、入
力リード７２と入力側回路基板７００ａのマイクロ波伝
送線路７１ａとの間は金線７３ａにより接続され、伝送
線路７１ａとチップコンデンサ７７との間は金線７３ｂ
により接続されている。また、半導体デバイス７５とチ
ップコンデンサ７７、７８との間はそれぞれ金線７３
ｃ、７３ｄにより接続されている。さらに、チップコン
デンサ７８と出力側回路基板７００ｂのマイクロ波伝送
線路７１ｂとの間、および、伝送線路７１ｂと出力リー
ド７４との間は、それぞれ金線７３ｅ、７３ｆにより接
続されている。
には、図６に示された回路基板が入力側回路基板７００
ａ、出力側回路基板７００ｂとして搭載されている。そ
して、パッケージ中央部には一対の半導体デバイス７５
が搭載され、その入力側と出力側とにそれぞれ一対のチ
ップコンデンサ７７、７８がマウントされている。ま
た、パッケージ７６には入・出力端子として入力リード
７２と出力リード７４とが備えられている。そして、入
力リード７２と入力側回路基板７００ａのマイクロ波伝
送線路７１ａとの間は金線７３ａにより接続され、伝送
線路７１ａとチップコンデンサ７７との間は金線７３ｂ
により接続されている。また、半導体デバイス７５とチ
ップコンデンサ７７、７８との間はそれぞれ金線７３
ｃ、７３ｄにより接続されている。さらに、チップコン
デンサ７８と出力側回路基板７００ｂのマイクロ波伝送
線路７１ｂとの間、および、伝送線路７１ｂと出力リー
ド７４との間は、それぞれ金線７３ｅ、７３ｆにより接
続されている。
【０００５】
【発明が解決しようとする課題】上述した従来のマイク
ロ波高出力半導体装置においては、チップコンデンサを
用いて半導体デバイスと外部回路とのインピーダンス整
合を図ってきたが、チップコンデンサは一般に酸化チタ
ンやチタン酸バリウムなどの高誘電率材料を用いて形成
されている。しかし、この種の高誘電率材料は、基板材
料として用いられているアルミナセラミックに比較して
高周波での損失が大きいため、半導体装置の利得低下、
出力低下を誘発する問題があった。そこで、チップコン
デンサを用いることなく、回路基板７００ａ、７００ｂ
の線路の幅、基板の厚さ、基板の比誘電率を調整するこ
とによって回路基板そのものが整合機能を担うことがで
きるようにすることが考えられる。しかし、基板の厚さ
は基板強度の制約を受けるために、下限（０．１ｍｍ以
下は困難）が存在し、また、線路の幅はパッケージサイ
ズの制約を受けるために、上限〔一般的に１／４λ
g（λgは実効的な波長）以上は困難〕が存在し、また、
基板を高誘電率材料を用いて形成することは上述したよ
うに、利得の低下や特性の劣化を招くために実現するこ
とができなかった。また、チップコンデンサを用いる従
来技術では、部品点数が多くなる外、組み立て工数の増
大と半導体装置の大型化を招きコストアップの要因とな
っていた。
ロ波高出力半導体装置においては、チップコンデンサを
用いて半導体デバイスと外部回路とのインピーダンス整
合を図ってきたが、チップコンデンサは一般に酸化チタ
ンやチタン酸バリウムなどの高誘電率材料を用いて形成
されている。しかし、この種の高誘電率材料は、基板材
料として用いられているアルミナセラミックに比較して
高周波での損失が大きいため、半導体装置の利得低下、
出力低下を誘発する問題があった。そこで、チップコン
デンサを用いることなく、回路基板７００ａ、７００ｂ
の線路の幅、基板の厚さ、基板の比誘電率を調整するこ
とによって回路基板そのものが整合機能を担うことがで
きるようにすることが考えられる。しかし、基板の厚さ
は基板強度の制約を受けるために、下限（０．１ｍｍ以
下は困難）が存在し、また、線路の幅はパッケージサイ
ズの制約を受けるために、上限〔一般的に１／４λ
g（λgは実効的な波長）以上は困難〕が存在し、また、
基板を高誘電率材料を用いて形成することは上述したよ
うに、利得の低下や特性の劣化を招くために実現するこ
とができなかった。また、チップコンデンサを用いる従
来技術では、部品点数が多くなる外、組み立て工数の増
大と半導体装置の大型化を招きコストアップの要因とな
っていた。
【０００６】したがって、本発明の解決しようとする課
題は、低インピーダンスの半導体デバイスとの整合をと
る場合の利得低下などの特性劣化の問題を解消しかつ部
品点数を削減して工数の短縮と半導体装置の小型化を実
現できるようにすることである。
題は、低インピーダンスの半導体デバイスとの整合をと
る場合の利得低下などの特性劣化の問題を解消しかつ部
品点数を削減して工数の短縮と半導体装置の小型化を実
現できるようにすることである。
【０００７】
【課題を解決するための手段】上記の課題を達成するた
め、本発明によれば、第１の回路に接続される第１ポー
トと前記第１の回路よりインピーダンスの低い第２の回
路に接続される第２ポートとを有する整合回路であっ
て、絶縁性基板と、前記絶縁性基板の裏面に形成された
グランドプレーンと、前記絶縁性基板の表面側に形成さ
れた、前記第１ポートと前記第２ポートとの間を接続す
る伝送線路と、前記伝送線路の前記第２ポート寄りの部
分をグランドコプレナー線路とするために該伝送線路の
該部分の両サイドに配置されたグランドパターンと、を
有することを特徴とする整合回路、が提供される。そし
て、好ましくは、前記伝送線路が前記第１ポートから前
記第２ポートに向かって途中で複数に分岐している。ま
た、好ましくは、前記絶縁性基板がアルミナセラミック
により作製される。
め、本発明によれば、第１の回路に接続される第１ポー
トと前記第１の回路よりインピーダンスの低い第２の回
路に接続される第２ポートとを有する整合回路であっ
て、絶縁性基板と、前記絶縁性基板の裏面に形成された
グランドプレーンと、前記絶縁性基板の表面側に形成さ
れた、前記第１ポートと前記第２ポートとの間を接続す
る伝送線路と、前記伝送線路の前記第２ポート寄りの部
分をグランドコプレナー線路とするために該伝送線路の
該部分の両サイドに配置されたグランドパターンと、を
有することを特徴とする整合回路、が提供される。そし
て、好ましくは、前記伝送線路が前記第１ポートから前
記第２ポートに向かって途中で複数に分岐している。ま
た、好ましくは、前記絶縁性基板がアルミナセラミック
により作製される。
【０００８】また、上記の課題を達成するため、本発明
によれば、半導体増幅素子と、前記半導体増幅素子の入
力側に接続された入力側整合回路と、前記半導体増幅素
子の出力側に接続された出力側整合回路と、を備える高
周波高出力半導体装置において、前記入力側整合回路
（または前記出力側整合回路）が、前記第２ポートが前
記半導体増幅素子の入力側（または出力側）に接続され
た上記の整合回路によって構成されていることを特徴と
する高周波高出力半導体装置、が提供される。
によれば、半導体増幅素子と、前記半導体増幅素子の入
力側に接続された入力側整合回路と、前記半導体増幅素
子の出力側に接続された出力側整合回路と、を備える高
周波高出力半導体装置において、前記入力側整合回路
（または前記出力側整合回路）が、前記第２ポートが前
記半導体増幅素子の入力側（または出力側）に接続され
た上記の整合回路によって構成されていることを特徴と
する高周波高出力半導体装置、が提供される。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態を実施
例に即して図面を参照して説明する。図１（ａ）は、本
発明の第１の実施例である、二分岐・合波する整合回路
１００の平面図であり、図１（ｂ）は図１（ａ）のＡ−
Ａ線での断面図である。図１（ａ）に示されるように、
絶縁基板１３上には、マイクロストリップ線路を構成す
るマイクロ波伝送線路１１と、整合回路のインピーダン
スを調整するためのスタブ１２と、マイクロ波伝送線路
１１の一部をグランドコプレナー線路とするためのグラ
ンドパターン１４とが形成されている。また、図１
（ｂ）に示されるように、基板裏面にはグランドプレー
ン１５が形成されており、グランドプレーン１５と基板
表面のグランドパターン１４とは基板を貫通するヴィア
ホール１６により接続されている。ヴィアホールを介し
て接続する方法に代え、側面導電層によってグランドプ
レーンとグランドパターンを接続するようにしてもよ
い。
例に即して図面を参照して説明する。図１（ａ）は、本
発明の第１の実施例である、二分岐・合波する整合回路
１００の平面図であり、図１（ｂ）は図１（ａ）のＡ−
Ａ線での断面図である。図１（ａ）に示されるように、
絶縁基板１３上には、マイクロストリップ線路を構成す
るマイクロ波伝送線路１１と、整合回路のインピーダン
スを調整するためのスタブ１２と、マイクロ波伝送線路
１１の一部をグランドコプレナー線路とするためのグラ
ンドパターン１４とが形成されている。また、図１
（ｂ）に示されるように、基板裏面にはグランドプレー
ン１５が形成されており、グランドプレーン１５と基板
表面のグランドパターン１４とは基板を貫通するヴィア
ホール１６により接続されている。ヴィアホールを介し
て接続する方法に代え、側面導電層によってグランドプ
レーンとグランドパターンを接続するようにしてもよ
い。
【００１０】絶縁基板１３の比誘電率は、従来例で説明
したように、伝送線路の特性インピーダンスを決めるパ
ラメータの１つで重要である。Ｌ帯（３９０ＭＨｚ〜
１．５５ＧＨｚ）以上の周波数では、一般的にアルミナ
セラミック（εr＝９．６）が用いられ、本実施例でも
この材料が用いられている。図１に示された整合回路１
００は、以下のように作製される。ヴィアホール形成個
所に透孔が開けられたアルミナセラミック製の絶縁基板
に下地金属層と金層とを蒸着し、フォトリソグラフィ法
によりめっきマスク層を形成する。このめっきマスク層
をマスクとして電解めっき法により所定のパターンの金
めっき層を形成する。そして、めっきマスク層を除去し
た後、露出した蒸着膜をエッチング除去する。以上のよ
うにして作製された整合回路により、例えば５０Ωの線
路と低入・出力インピーダンスの半導体デバイスとの間
の整合を図ることができる。しかし、製作された回路に
よって整合がとれなかった場合には、金線によってマイ
クロ波伝送線路１１をスタブ１３に接続し、伝送線路の
インピーダンス調整を行うことができる。
したように、伝送線路の特性インピーダンスを決めるパ
ラメータの１つで重要である。Ｌ帯（３９０ＭＨｚ〜
１．５５ＧＨｚ）以上の周波数では、一般的にアルミナ
セラミック（εr＝９．６）が用いられ、本実施例でも
この材料が用いられている。図１に示された整合回路１
００は、以下のように作製される。ヴィアホール形成個
所に透孔が開けられたアルミナセラミック製の絶縁基板
に下地金属層と金層とを蒸着し、フォトリソグラフィ法
によりめっきマスク層を形成する。このめっきマスク層
をマスクとして電解めっき法により所定のパターンの金
めっき層を形成する。そして、めっきマスク層を除去し
た後、露出した蒸着膜をエッチング除去する。以上のよ
うにして作製された整合回路により、例えば５０Ωの線
路と低入・出力インピーダンスの半導体デバイスとの間
の整合を図ることができる。しかし、製作された回路に
よって整合がとれなかった場合には、金線によってマイ
クロ波伝送線路１１をスタブ１３に接続し、伝送線路の
インピーダンス調整を行うことができる。
【００１１】このように構成された整合回路において
は、従来のマイクロストリップ線路において基板の厚さ
を薄くしたのと同じような効果が得られ、伝送線路のグ
ランドコプレナー部の特性インピーダンスを低くするこ
とができる。このことを裏付けることとして、周波数１
０ＧＨｚにおいて、本発明整合回路（図１）および従来
の回路（図６）と入力リードとの接続部を５０Ωとし、
整合することができる最適な負荷を電磁界シミュレーシ
ョンによって計算したところ、従来回路が９Ωの負荷に
しか整合することができないのに対し、本発明回路の整
合できる負荷はこれより約２５％低い６．８Ωであるこ
とが分かった。図２に、この本発明回路において最適で
あった負荷（６．８Ω）を本発明回路および従来回路
（図６）に接続した場合のＳ11を電磁界シミュレータに
よって計算した結果を示す。図のように、周波数１０Ｇ
Ｈｚにおいて、本発明回路のＳ11＜従来回路のＳ11が顕
著に表れており、反射が少なく、より良好な整合が得ら
れることが分かる。
は、従来のマイクロストリップ線路において基板の厚さ
を薄くしたのと同じような効果が得られ、伝送線路のグ
ランドコプレナー部の特性インピーダンスを低くするこ
とができる。このことを裏付けることとして、周波数１
０ＧＨｚにおいて、本発明整合回路（図１）および従来
の回路（図６）と入力リードとの接続部を５０Ωとし、
整合することができる最適な負荷を電磁界シミュレーシ
ョンによって計算したところ、従来回路が９Ωの負荷に
しか整合することができないのに対し、本発明回路の整
合できる負荷はこれより約２５％低い６．８Ωであるこ
とが分かった。図２に、この本発明回路において最適で
あった負荷（６．８Ω）を本発明回路および従来回路
（図６）に接続した場合のＳ11を電磁界シミュレータに
よって計算した結果を示す。図のように、周波数１０Ｇ
Ｈｚにおいて、本発明回路のＳ11＜従来回路のＳ11が顕
著に表れており、反射が少なく、より良好な整合が得ら
れることが分かる。
【００１２】図３は、図１に示した第１の実施例の整合
回路を入力側および出力側に搭載して構成したマイクロ
波高出力半導体装置の平面図である。図３に示されるよ
うに、パッケージ３６内には、図１に示された整合回路
が入力整合回路３００ａ、出力整合回路３００ｂとして
搭載され、そして、パッケージ中央部には一対の半導体
デバイス３５が搭載されている。また、パッケージ３６
には入・出力端子として入力リード３２と出力リード３
４とが備えられている。そして、入力リード３２と入力
整合回路３００ａのマイクロ波伝送線路３１ａとの間は
金線３３ａにより接続され、伝送線路３１ａと半導体デ
バイス３５の入力端子（ゲートパッド）との間は金線３
３ｂにより接続されている。また、半導体デバイス３５
の出力端子（ドレインパッド）と出力整合回路３００ｂ
のマイクロ波伝送線路３１ｂとの間は金線３３ｃにより
接続され、伝送線路３１ｂと出力リード３４との間は金
線３３ｄにより接続されている。
回路を入力側および出力側に搭載して構成したマイクロ
波高出力半導体装置の平面図である。図３に示されるよ
うに、パッケージ３６内には、図１に示された整合回路
が入力整合回路３００ａ、出力整合回路３００ｂとして
搭載され、そして、パッケージ中央部には一対の半導体
デバイス３５が搭載されている。また、パッケージ３６
には入・出力端子として入力リード３２と出力リード３
４とが備えられている。そして、入力リード３２と入力
整合回路３００ａのマイクロ波伝送線路３１ａとの間は
金線３３ａにより接続され、伝送線路３１ａと半導体デ
バイス３５の入力端子（ゲートパッド）との間は金線３
３ｂにより接続されている。また、半導体デバイス３５
の出力端子（ドレインパッド）と出力整合回路３００ｂ
のマイクロ波伝送線路３１ｂとの間は金線３３ｃにより
接続され、伝送線路３１ｂと出力リード３４との間は金
線３３ｄにより接続されている。
【００１３】図４は、本発明の第２の実施例の整合回路
をパッケージに搭載したマイクロ波高出力半導体装置の
平面図である。図４において、図３に示した先の実施例
の半導体装置と共通する部分には下１桁が共通する参照
番号が付せられているので、重複する説明は省略する。
本実施例においては、入力側には、別々の絶縁基板にて
構成された入力側回路基板４００ａと入力整合回路４０
０ｂとが搭載され、また出力側には別々の絶縁基板にて
構成された出力整合回路４００ｃと出力側回路基板４０
０ｄとが搭載されている。
をパッケージに搭載したマイクロ波高出力半導体装置の
平面図である。図４において、図３に示した先の実施例
の半導体装置と共通する部分には下１桁が共通する参照
番号が付せられているので、重複する説明は省略する。
本実施例においては、入力側には、別々の絶縁基板にて
構成された入力側回路基板４００ａと入力整合回路４０
０ｂとが搭載され、また出力側には別々の絶縁基板にて
構成された出力整合回路４００ｃと出力側回路基板４０
０ｄとが搭載されている。
【００１４】そして、入力側回路基板４００ａに形成さ
れたマイクロ波伝送線路４１ａと入力整合回路４００ｂ
に形成されたマイクロ波伝送線路４１ｂとが金線４３ｅ
により接続され、また出力整合回路４００ｃに形成され
たマイクロ波伝送線路４１ｃと出力側回路基板４００ｄ
に形成されたマイクロ波伝送線路４１ｄとが金線４３ｆ
により接続されている。この構成にすると、第１の実施
例と比較して、入・出力の基板がそれぞれ２個に分割さ
れているため、パッケージ上への搭載部品点数が増加
し、組み立てに時間がかかるという短所を持つ一方で、
入・出力共に、回路基板と整合回路とで異なった厚さの
基板を用いることができるため、回路の特性インピーダ
ンスを制御するパラメータが増加し、より整合がとりや
すくなるという長所が得られる。
れたマイクロ波伝送線路４１ａと入力整合回路４００ｂ
に形成されたマイクロ波伝送線路４１ｂとが金線４３ｅ
により接続され、また出力整合回路４００ｃに形成され
たマイクロ波伝送線路４１ｃと出力側回路基板４００ｄ
に形成されたマイクロ波伝送線路４１ｄとが金線４３ｆ
により接続されている。この構成にすると、第１の実施
例と比較して、入・出力の基板がそれぞれ２個に分割さ
れているため、パッケージ上への搭載部品点数が増加
し、組み立てに時間がかかるという短所を持つ一方で、
入・出力共に、回路基板と整合回路とで異なった厚さの
基板を用いることができるため、回路の特性インピーダ
ンスを制御するパラメータが増加し、より整合がとりや
すくなるという長所が得られる。
【００１５】図５（ａ）は、本発明の第３の実施例の整
合回路を示す平面図であり、図５（ｂ）は、図５（ａ）
のＢ−Ｂ線での断面図である。図５において、図１に示
した第１の実施例の部分と共通する部分には下１桁が共
通する参照番号が付せられているので、重複する説明は
省略する。本実施例の整合回路５００においては、マイ
クロ波伝送線路５１とグランドパターン５４との間のギ
ャップを埋めるとともにそのギャップの周辺部の伝送線
路５１上とグランドパターン５４上を覆う誘電体被膜５
７が形成されている。この誘電体被膜は、図示されてい
るように、伝送線路とグランドパターン間のギャップと
その周辺部のみを覆うようにしてもよいが、ボンディン
グパッド部を除く全伝送線路上と全グランドパターン上
を被覆するようにしてもよい。この構成によると、第１
の実施例と比較して、誘電体被膜が形成されたことによ
り、より低いインピーダンスの回路への整合を図ること
ができるようになるとともに、誘電体被膜の誘電率や被
覆面積を調整することにより、回路の特性インピーダン
スを制御することが可能になり、より整合がとりやすく
なるという長所が得られる。
合回路を示す平面図であり、図５（ｂ）は、図５（ａ）
のＢ−Ｂ線での断面図である。図５において、図１に示
した第１の実施例の部分と共通する部分には下１桁が共
通する参照番号が付せられているので、重複する説明は
省略する。本実施例の整合回路５００においては、マイ
クロ波伝送線路５１とグランドパターン５４との間のギ
ャップを埋めるとともにそのギャップの周辺部の伝送線
路５１上とグランドパターン５４上を覆う誘電体被膜５
７が形成されている。この誘電体被膜は、図示されてい
るように、伝送線路とグランドパターン間のギャップと
その周辺部のみを覆うようにしてもよいが、ボンディン
グパッド部を除く全伝送線路上と全グランドパターン上
を被覆するようにしてもよい。この構成によると、第１
の実施例と比較して、誘電体被膜が形成されたことによ
り、より低いインピーダンスの回路への整合を図ること
ができるようになるとともに、誘電体被膜の誘電率や被
覆面積を調整することにより、回路の特性インピーダン
スを制御することが可能になり、より整合がとりやすく
なるという長所が得られる。
【００１６】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を逸脱しない範囲内において各種の変更が可能
なものである。例えば、第２の実施例の整合回路（図
４）では２枚の基板に形成された伝送線路を金線にて接
続していたが、この接続方法に代え金属片ないし編組線
をろう付けまたは半田付けするようにしてもよい。ま
た、実施例の半導体装置においては、入力側と出力側に
同じ実施例の整合回路を搭載していたが必ずしもこのよ
うにする必要はなく、例えば図１の整合回路を図４に示
す半導体装置の入力側または出力側の整合回路および回
路基板と置き換えるようにしてもよい。
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を逸脱しない範囲内において各種の変更が可能
なものである。例えば、第２の実施例の整合回路（図
４）では２枚の基板に形成された伝送線路を金線にて接
続していたが、この接続方法に代え金属片ないし編組線
をろう付けまたは半田付けするようにしてもよい。ま
た、実施例の半導体装置においては、入力側と出力側に
同じ実施例の整合回路を搭載していたが必ずしもこのよ
うにする必要はなく、例えば図１の整合回路を図４に示
す半導体装置の入力側または出力側の整合回路および回
路基板と置き換えるようにしてもよい。
【００１７】
【発明の効果】以上説明したように、本発明による整合
回路は、高インピーダンス側はマイクロストリップ線路
によりまた低インピーダンス側はグランドコプレナー線
路により整合をとるようにしたものであるので、チップ
コンデンサのような損失の大きい部品を使用しないで済
み、高周波高出力半導体装置の利得低下や特性劣化を抑
制することができる。また、部品点数の削減と組み立て
工数の減少と半導体装置の小型化を実現することがで
き、高品質で高出力の高周波半導体装置を安価に提供す
ることが可能になる。
回路は、高インピーダンス側はマイクロストリップ線路
によりまた低インピーダンス側はグランドコプレナー線
路により整合をとるようにしたものであるので、チップ
コンデンサのような損失の大きい部品を使用しないで済
み、高周波高出力半導体装置の利得低下や特性劣化を抑
制することができる。また、部品点数の削減と組み立て
工数の減少と半導体装置の小型化を実現することがで
き、高品質で高出力の高周波半導体装置を安価に提供す
ることが可能になる。
【図１】 本発明の第１の実施例の整合回路の平面図と
断面図。
断面図。
【図２】 本発明および従来技術の整合回路を使用して
信号の反射状況を比較したグラフ。
信号の反射状況を比較したグラフ。
【図３】 本発明の第１の実施例の整合回路を入・出力
側に搭載したマイクロ波高出力半導体装置の平面図。
側に搭載したマイクロ波高出力半導体装置の平面図。
【図４】 本発明の第２の実施例の整合回路を使用した
マイクロ波高出力半導体装置の平面図。
マイクロ波高出力半導体装置の平面図。
【図５】 本発明の第３の実施例の整合回路の平面図と
断面図。
断面図。
【図６】 従来の整合回路用回路基板の平面図。
【図７】 従来のマイクロ波高出力半導体装置の平面
図。
図。
１１、３１ａ、３１ｂ、４１ａ〜４１ｄ、５１、６１、
７１ａ、７１ｂ マイクロ波伝送線路 １２、５２、６２ スタブ １３、５３、６３ 絶縁基板 １４、５４ グランドパターン １５、５５ グランドプレーン １６、５６ ヴィアホール ３２、４２、７２ 入力リード ３３ａ〜３３ｄ、４３ａ〜４３ｆ、７３ａ〜７３ｆ 金
線 ３４、４４、７４ 出力リード ３５、４５、７５ 半導体デバイス ３６、４６、７６ パッケージ ５７ 誘電体被膜 ７７、７８ チップコンデンサ １００、５００ 整合回路 ３００ａ、４００ｂ 入力整合回路 ３００ｂ、４００ｃ 出力整合回路 ４００ａ、７００ａ 入力側回路基板 ４００ｄ、７００ｂ 出力側回路基板 ６００ 回路基板
７１ａ、７１ｂ マイクロ波伝送線路 １２、５２、６２ スタブ １３、５３、６３ 絶縁基板 １４、５４ グランドパターン １５、５５ グランドプレーン １６、５６ ヴィアホール ３２、４２、７２ 入力リード ３３ａ〜３３ｄ、４３ａ〜４３ｆ、７３ａ〜７３ｆ 金
線 ３４、４４、７４ 出力リード ３５、４５、７５ 半導体デバイス ３６、４６、７６ パッケージ ５７ 誘電体被膜 ７７、７８ チップコンデンサ １００、５００ 整合回路 ３００ａ、４００ｂ 入力整合回路 ３００ｂ、４００ｃ 出力整合回路 ４００ａ、７００ａ 入力側回路基板 ４００ｄ、７００ｂ 出力側回路基板 ６００ 回路基板
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01P 5/02 603
H01P 5/12
H01P 5/08
H01L 23/12 301
Claims (10)
- 【請求項１】 第１の回路に接続される第１ポートと前
記第１の回路よりインピーダンスの低い第２の回路に接
続される第２ポートとを有する整合回路であって、絶縁
性基板と、前記絶縁性基板の裏面に形成されたグランド
プレーンと、前記絶縁性基板の表面側に形成された、前
記第１ポートと前記第２ポートとの間を接続する伝送線
路と、前記伝送線路の前記第２ポート寄りの部分をグラ
ンドコプレナー線路とするために該伝送線路の該部分の
両サイドに配置されたグランドパターンと、を有するこ
とを特徴とする整合回路。 - 【請求項２】 前記伝送線路が前記第１ポートから前記
第２ポートに向かって途中で複数に分岐していることを
特徴とする請求項１記載の整合回路。 - 【請求項３】 前記絶縁性基板がアルミナセラミックか
らなることを特徴とする請求項１または２記載の整合回
路。 - 【請求項４】 前記グランドパターンが前記グランドプ
レーンと前記絶縁性基板の側面に形成された導電層若し
くは該基板を貫通するヴィアホールによって接続されて
いることを特徴とする請求項１〜３の何れかに記載の整
合回路。 - 【請求項５】 前記絶縁性基板の表面には、前記伝送線
路のインピーダンスを調整するためのスタブが複数個形
成されていることを特徴とする請求項１〜４の何れかに
記載の整合回路。 - 【請求項６】 前記伝送線路の前記グランドコプレナー
線路となる部分が、伝送線路のその他の部分が形成され
た基板とは異なる基板上に形成され、両基板上に形成さ
れた伝送線路が導電性部材により接続されていることを
特徴とする請求項１〜５の何れかに記載の整合回路。 - 【請求項７】 前記導電性部材が金線であることを特徴
とする請求項６記載の整合回路。 - 【請求項８】 前記伝送線路の前記グランドコプレナー
線路となる部分が形成された基板と、伝送線路のその他
の部分が形成された基板とが異なる厚さに形成されてい
ることを特徴とする請求項６または７記載の整合回路。 - 【請求項９】 前記伝送線路の前記グランドコプレナー
線路となる領域上の少なくとも前記グランドパターンと
対向する部分の近傍、および、前記グランドパターン上
の少なくとも前記伝送線路と対向する部分の近傍には、
両導体間のギャップ部を含めて誘電体被膜により被覆さ
れていることを特徴とする請求項１〜８の何れかに記載
の整合回路。 - 【請求項１０】 半導体増幅素子と、前記半導体増幅素
子の入力側に接続された入力側整合回路と、前記半導体
増幅素子の出力側に接続された出力側整合回路と、を備
える高周波高出力半導体装置において、前記入力側整合
回路および前記出力側整合回路の中の何れか一方若しく
は双方が、前記第２ポートが前記半導体増幅素子に接続
された請求項１〜９の何れかに記載された整合回路によ
って構成されていることを特徴とする高周波高出力半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000050433A JP3506647B2 (ja) | 2000-02-28 | 2000-02-28 | 整合回路およびそれを用いた高周波高出力半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000050433A JP3506647B2 (ja) | 2000-02-28 | 2000-02-28 | 整合回路およびそれを用いた高周波高出力半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001244709A JP2001244709A (ja) | 2001-09-07 |
| JP3506647B2 true JP3506647B2 (ja) | 2004-03-15 |
Family
ID=18572219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000050433A Expired - Fee Related JP3506647B2 (ja) | 2000-02-28 | 2000-02-28 | 整合回路およびそれを用いた高周波高出力半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3506647B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111801842A (zh) * | 2018-03-07 | 2020-10-20 | 住友电工光电子器件创新株式会社 | 半导体装置 |
-
2000
- 2000-02-28 JP JP2000050433A patent/JP3506647B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111801842A (zh) * | 2018-03-07 | 2020-10-20 | 住友电工光电子器件创新株式会社 | 半导体装置 |
| CN111801842B (zh) * | 2018-03-07 | 2022-03-22 | 住友电工光电子器件创新株式会社 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001244709A (ja) | 2001-09-07 |
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