CN111801842A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111801842A
CN111801842A CN201980017011.1A CN201980017011A CN111801842A CN 111801842 A CN111801842 A CN 111801842A CN 201980017011 A CN201980017011 A CN 201980017011A CN 111801842 A CN111801842 A CN 111801842A
Authority
CN
China
Prior art keywords
signal line
semiconductor device
capacitor
insulating substrate
length
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980017011.1A
Other languages
English (en)
Other versions
CN111801842B (zh
Inventor
平山雅裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2018167087A external-priority patent/JP7078313B2/ja
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Publication of CN111801842A publication Critical patent/CN111801842A/zh
Application granted granted Critical
Publication of CN111801842B publication Critical patent/CN111801842B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/02345—Wire-bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/003—Coplanar lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/02—Coupling devices of the waveguide type with invariable factor of coupling
    • H01P5/022—Transitions between lines of the same kind and shape, but with different dimensions
    • H01P5/028—Transitions between lines of the same kind and shape, but with different dimensions between strip lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0239—Combinations of electrical or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/06—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium
    • H01S5/062—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium by varying the potential of the electrodes
    • H01S5/06226—Modulation at ultra-high frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
    • H01S5/0265—Intensity modulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

第二信号线的阻抗低于第一信号线的阻抗。电容器包括第一延伸部和第二延伸部、第一接地部和第二接地部。第一延伸部和第二延伸部被连接到第二信号线，并且被设置在绝缘基板上以沿着第二信号线的纵向延伸。第一接地部和第二接地部是接地图案的至少一部分，并且被设置在第一延伸部和第二延伸部两者与第二信号线之间，以及第一延伸部与第二延伸部两者与绝缘基板的端部之间，以与第一延伸部和第二延伸部电耦合。

Description

半导体装置
技术领域
本公开涉及一种半导体装置。本申请基于并要求于2018年3月7日提交的日本专利申请No.2018-040896和于2018年9月6日提交的日本专利申请No.2018-167087的优先权，其全部内容通过引用并入本文。
背景技术
例如，专利文献1公开了一种包括半导体发光元件的光传输组件。
[引用列表]
[专利文献]
[专利文献1]日本未审专利申请公开No.2005-252251。
发明内容
[技术问题]
随着高速和大容量的发展，有必要加宽输入到半导体元件的电信号的频率范围。但是，到目前为止，对于诸如高达10GHz、20GHz或更高的高频之类的宽带中的阻抗匹配的研究还不够。
[技术解决方案]
本公开旨在提供一种能够实现宽带阻抗匹配的半导体装置。
根据本公开的一个方面的半导体装置包括：绝缘基板，该绝缘基板被设置有具有参考电位的接地图案；半导体元件，该半导体元件被设置在绝缘基板上；输入端子，该输入端子被设置在绝缘基板上，并且要被提供给半导体元件的电信号被输入到输入端子；第一信号线，该第一信号线被电连接在半导体元件与输入端子之间，并且被设置在绝缘基板上；第二信号线，该第二信号线被电连接在第一信号线和输入端子之间，并且被连接到第一信号线，并且被设置在绝缘基板上；以及电容器，该电容器被连接到第二信号线，并且被设置在绝缘基板上。第二信号线的阻抗低于第一信号线的阻抗。电容器包括第一金属图案，该第一金属图案被设置在绝缘基板上，以便连接到第二信号线并且沿着第二信号线的纵向延伸，以及第二金属图案，该第二金属图案是接地图案的至少一部分，并且被设置在第一金属图案与第二信号线之间以及第一金属图案与绝缘基板的端部之间，以与第一金属图案电耦合。
[本发明的作用]
根据本公开，提供了一种能够实现宽带阻抗匹配的半导体装置。
附图说明
图1是示出根据实施例的半导体装置的示意性构成的平面图。
图2是图1所示的半导体装置的等效电路。
图3是图1中的信号线和电容器及其周围的放大视图。
图4是根据比较示例的半导体装置的等效电路图。
图5是示出S参数的模拟结果的图。
图6是示出S参数的模拟结果的图。
图7是示出S参数的模拟结果的图。
图8A是示出根据比较示例的半导体装置的等效电路的图。
图8B是示出根据比较示例的模拟结果的图。
图9是示出图3的变型的图。
图10是示出根据另一实施例的半导体装置的示意性构成的平面图。
图11是图10所示的输入侧信号线和晶体管芯片的放大视图。
图12A是图10所示的半导体装置的等效电路图。
图12B是根据比较示例的半导体装置的等效电路图。
图13A是示出S参数的模拟结果的图。
图13B是示出S参数的模拟结果的图。
图14A是示出输入侧信号线的变型的图。
图14B是示出输入侧信号线的变型的图。
图15A是示出输入侧信号线的变型的图。
图15B是输出侧信号线的放大图。
图16是示出输入侧信号线的变型的图。
图17A是示出图1中的信号线和电容器的变型的图。
图17B是信号线和电容器及其周围的放大视图。
具体实施方式
[本公开的实施例的示例]
首先，将描述本公开的实施例的内容。根据实施例的半导体装置包括：绝缘基板，该绝缘基板被设置有具有参考电位的接地图案；半导体元件，该半导体元件被设置在绝缘基板上；输入端子，该输入端子被设置在绝缘基板上，并且要被提供给半导体元件的电信号被输入到输入端子；第一信号线，该第一信号线被电连接在半导体元件与输入端子之间，并且被设置在绝缘基板上；第二信号线，该第二信号线被电连接在第一信号线和输入端子之间，并且被连接到第一信号线，并且被设置在绝缘基板上；以及电容器，该电容器被连接到第二信号线，并且被设置在绝缘基板上。第二信号线的阻抗低于第一信号线的阻抗。电容器包括第一金属图案，该第一金属图案被设置在绝缘基板上，以便连接到第二信号线并且沿着第二信号线的长方向延伸，以及第二金属图案，该第二金属图案是接地图案的至少一部分，并且被设置在第一金属图案与第二信号线之间以及第一金属图案与绝缘基板的端部之间，以与第一金属图案电耦合。
在现有技术的半导体装置中，在半导体元件与输入端子之间设置有具有恒定阻抗的信号线。另一方面，在上述半导体装置中，第一信号线、第二信号线和电容器被设置在半导体元件与输入端子之间。第二信号线的阻抗低于第一信号线的阻抗。这样，与现有技术的半导体装置相比，通过提供阻抗彼此不同的第一信号线和第二信号线的两条信号线，直到高频带，都可以获得阻抗匹配。另外，由于电容器连接到第二信号线，所以直到进一步更高的频带，也都可以获得最佳阻抗匹配。
在第二金属图案中，可以设置位于第二信号线与第一金属图案之间的部分以与第二信号线电耦合。以这种方式，可以利用第二金属图案与第二信号线之间的电耦合，以分布式的方式将电容器给予第二信号线。
第二信号线的阻抗可以小于50欧姆。以这种方式，当第一信号线具有等于或大于50欧姆的阻抗时，可以获得具有较低阻抗的第二信号线。
第一信号线在纵向上可以具有恒定的宽度。因为第一信号线在纵向上可以具有恒定的阻抗，所以这有助于期望的阻抗设计。
第一信号线和第二信号线的连接部可以弯曲。以这种方式，可以抑制信号线在一个方向上的总长度，因此，可以使半导体装置的尺寸最小化。
第一信号线和第二信号线可以以L形连接，第一信号线的一端可以连接到半导体元件，而第一信号线的另一端可以连接到第二信号线，以及半导体元件可以设置在第一信号线的一端侧上，而电容器可以隔着第二信号线被设置在与第一信号线的一端侧相对的一侧上。以这种方式，由于电容器被设置在离半导体元件和第一信号线相对较远(而不是太靠近)的位置处，因此可以抑制由于电容器和半导体元件两者与第一信号线之间的干扰导致的对电气特性的影响。
第一信号线和第二信号线可以是使用接地图案的共面线。以这种方式，例如，与第一信号线和第二信号线是微带线的情况相比，可以容易地创建第一信号线和第二信号线。
电容器可以沿着第二信号线设置在第二信号线的两侧上。以这种方式，与例如仅在第二信号线的一侧设置电容器的情况相比，可以提高用于设置电容器的空间的自由度。
[本公开的实施例的细节]
在下文中，将参考附图，描述根据本公开的实施例的半导体装置的具体示例。本公开不限于这些示例，而是旨在由权利要求的范围指示，并且包括权利要求的范围和与权利要求的范围等同的含义内的所有改进。在下文的描述中，甚至在附图的描述中，相同的元件被给予相同的附图标记，并且将省略冗余的说明。
图1是示出根据实施例的半导体装置的示意性构成的平面图(布局)。
半导体装置1包括绝缘基板2。绝缘基板2的材料的示例是陶瓷(诸如氧化铝或氮化铝)。绝缘基板2的相对介电常数为例如8.8。绝缘基板2的厚度为例如750μm(700μm至850μm)。绝缘基板2包括主表面2a。半导体装置1的金属图案和构成元件设置在主表面2a上。金属图案可以由金、铜等形成。金属图案的厚度可以足够薄于绝缘基板2的厚度。金属图案的厚度为例如3μm(2μm至7μm)。在金属图案中，具有参考电位(例如，0V)的金属图案被示出为接地图案40。在该图中，接地图案40由阴影线表示。在下文中，在一些情况下，可以将“在绝缘基板2的主表面2a上”简称为“在绝缘基板2上”。
半导体装置1包括半导体元件50。半导体元件50设置在绝缘基板2上。半导体元件50是光学半导体元件或高频半导体元件。光学半导体元件的示例是激光器(LD：激光二极管)和光调制器。当半导体元件50是光学半导体元件时，半导体装置1可以被用作发射器光学子组件(TOSA)等。高频半导体元件的示例是场效应晶体管(FET)、双极型晶体管等。
在该实施例中，将描述半导体元件50是电吸收调制器集成激光器(EML)二极管的情况的示例。在半导体元件50中，激光器和调制器被集成(作为芯片)。激光器用电极51和调制器用电极52在图1中被示为这种半导体元件50的构成元件的一部分。激光器用电极51经由导线81与电源端子80连接，从而能够提供电源电压。调制器用电极52经由导线61和接合图案61a与后述的第一信号线10连接，从而能够提供电信号。调制后的激光从半导体元件50的端面52a射出。调制器用电极52还经由导线62与电容器63连接。电容器63经由电阻器64和传输线65与接地图案40连接。电容器63和电阻器64用作端子电路。电容器63以高频方式连接半导体元件50和电阻器64。仅电阻器64也可以用作端子电路。
半导体装置1包括输入端子70。输入端子70设置在绝缘基板2上(例如，绝缘基板2上的端部)。电信号被输入到输入端子70。电信号是要被提供给上述半导体元件50的电信号。当半导体元件50是EML时，电信号是调制信号。电信号是宽带信号，其可以包括具有高达例如10GHz、20GHz或更高的频率的频率分量。例如，经由传输线90提供电信号。传输线90可以是50欧姆的线路。输入端子70经由导线71连接到传输线90。输入端子70可以是后述的第二信号线20的一部分。
半导体装置1包括第一信号线10。第一信号线10被电连接在半导体元件50与输入端子70之间，并且被设置在绝缘基板2上。稍后将参考图3，描述第一信号线10的详细构成。“电连接”可以包括元件直接彼此连接的方面。
半导体装置1包括第二信号线20。第二信号线20被电连接在第一信号线10与输入端子70之间，并且被设置在绝缘基板2上。第二信号线20(直接)被连接到第一信号线10。第二信号线20的阻抗低于第一信号线10的阻抗。第二信号线20可以包括第一部分21和第二部分22。第一部分21是与第一信号线10连接的部分。第二部分22是与输入端子70连接的部分。稍后，将参考图3，描述第二信号线20的详细构成。半导体装置1包括在第一信号线10与接地图案之间以及第二信号线20与接地图案之间的间隙75。间隙75是露出绝缘基板2的表面的区域。
半导体装置1包括电容器30。电容器30被连接到第二信号线20。电容器30设置在绝缘基板2上。具体地，电容器30被连接在第二信号线20和接地图案40之间。从集总常数的观点来看，从输入端子70或从第一信号线10看，电容器30与第二信号线20并联连接。电容器30被连接到第二信号线20的第一部分21与第二部分22之间的边界部分。电容器30是由被设置在绝缘基板2上的金属图案形成的叉指电容器(IDC)。电容器30被配置为包括被设置为彼此电耦合的金属图案和接地图案。因此，电容器30用作连接在第二信号线20和接地图案40之间的电容器。“被设置为电耦合”是指金属图案被设置为彼此分离，使得在高频带(例如，上述电信号的频带)中，在金属图案之间发生电容耦合。间隔距离可以例如为大约几μm至几十μm。
电容器30包括第一延伸部31和第二延伸部32。第一延伸部31和第二延伸部32是被连接到第二信号线20连接并被设置在绝缘基板2上以沿着第二信号线20的纵向方向延伸的金属图案(第一金属图案)。
电容器30包括第一接地部41和第二接地部42。第一接地部41和第二接地部42是接地图案40的至少一部分，并且是位于第一延伸部31和第二延伸部32的两侧上的金属图案(第二金属图案)。第一接地部41可以设置在第一延伸部31的两侧上，以至少与第一延伸部31电耦合。在该示例中，第一接地部41被设置在第一延伸部31与第二信号线20之间以及第一延伸部31与绝缘基板2的端部之间。第二接地部42可以被设置在第二延伸部32的两侧上以至少与第二延伸部32电耦合。在该示例中，第二接地部42被设置在第二延伸部32与第二信号线20之间以及第二延伸部32与绝缘基板2的端部之间。稍后将参考图3，描述电容器30的详细构成。
图2是半导体装置1的等效电路。省略了对阻抗匹配影响小的半导体装置1的构成元件。在等效电路中，在从输入端子70到半导体元件50的电信号的路径上依次设置第二信号线20、电容器30、第一信号线10和导线61。在半导体元件50的后级依次设置导线62、电容器63和电阻器64。在等效电路中，将导线61和导线62表示为电感器。在图2中还示出了电容器30的放大视图(详细视图)。该图显示以分布式方式添加IDC的电容。
将参考图3，描述第一信号线10、第二信号线20和电容器30的细节。图3是图1所示的第一信号线10、第二信号线20和电容器30的放大视图。
在图3中，将第一信号线10在纵向的长度(线长度)示为长度L1。垂直于第一信号线10的纵向的方向上的长度(线宽度)被示为长度L2。第一信号线10是使用接地图案40的共面线(共面波导(CPW))。从第一信号线10的金属图案到接地图案40的距离(缝隙宽度)被示为长度L3。第一信号线10在纵向上具有恒定宽度(不具有锥形形状)。即，在整个长度L1上，第一信号线10的宽度为从恒定长度L2。第一信号线10中的与第二信号线20相对的一侧上的端部10a经由接合图案61a和导线61(图1)与半导体元件50(图1)连接。可以与第一信号线10分开地设置接合图案61a。第一信号线10可以被设计为具有50欧姆的阻抗(特性阻抗)。在第一信号线10的尺寸的该示例中，线长度(长度L1)为200μm，线宽度(长度L2)为70μm，并且缝隙宽度(长度L3)为35μm。
在图3中示出了第二信号线20的线长度，同时被称为长度L4。第二信号线20的线宽度被示为长度L5。类似于第一信号线10，第二信号线20可以是共面线，并且第二信号线20的缝隙宽度被示为长度L6。第二信号线20可以被设计成具有例如35欧姆的阻抗。在第二信号线20的尺寸的该示例中，线长度(长度L4)为1000μm，线宽度(长度L5)为240μm，并且缝隙宽度(长度L6)为35μm。在该示例中，第二信号线20的线长度长于第一信号线10的线长度。具体地，第二信号线20的线长度大约是第一信号线10的线长度的5倍。第二信号线20的线宽度宽于第一信号线10的线宽度(例如，等于或大于两倍)。具体而言，第二信号线20的线宽度约为第一信号线10的线宽度的3.5倍。
在第二信号线20中，第一部分21与第二部分22之间的边界B在纵向上，可以位于第二信号线20的中心(包括中心)附近。但是，取决于设计的频带，位置不一定需要在中心附近。如果边界B位于中心附近，则第一部分21和第二部分22各自的线长度是第二信号线20的线长度的一半。
第二信号线20的第一部分21包括连接部21a。连接部21a是第一信号线10与第二信号线20的连接部，并且是弯曲的。在图3所示的示例中，连接部21a以90°的角度弯曲，使得信号路径在电信号的前进方向(朝向半导体元件50的方向)上最短。第一信号线10和第二信号线20通过连接部21a以L形连接。即，在平面视图中(当从正面观察主表面2a时)，第一信号线10和第二信号线20整体上呈L形。在该示例中，第一信号线10的一端(经由接合图案61a和导线61)被连接到半导体元件50。第一信号线10的另一端被连接到第二信号线20。半导体元件50(图1)被设置在第一信号线10的一端侧上。电容器30隔着第二信号线20，被设置在与第一信号线10的一端侧相对的侧上。在图3所示的示例中，半导体元件50在纵向上位于第一信号线10的延长线上。但是，半导体元件50也可以在宽度方向上位于第一信号线10的延长线上。在那种情况下，半导体元件50可以隔着第二信号线20，位于与电容器30相对的侧上。
第二信号线20的第二部分22中与边界B相对的侧上的端部22a可以是输入端子70。在图3所示的示例中，部分在第一部分21中的输入端子70的线宽度窄于其他部分的线宽度，但是两个部分的线宽度可以相同。导线71(图1)连接到输入端子70。在第二信号线20的纵向上的输入端子70与接地图案40之间的距离被示为长度L7。长度L7可以与第一信号线10的缝隙宽度(长度L6)相同。
除了上文参考图1所述的第一延伸部31、第二延伸部32、第一接地部41以及第二接地部42以外，电容器30进一步具有基座部33。基座部33是与第二信号线20直接连接的部分，并在与第二信号线20交叉的方向上延伸。在该示例中，基座部33朝向与第一信号线10和半导体元件50相对的侧延伸，其中，第二信号线20的边界B所位于的部分作为基座端。第一延伸部31和第二延伸部32从基座部33的远端部33a在彼此相对的方向延伸。在第二信号线20的纵向上，由电容器30的第一延伸部31、第二延伸部32以及基座部33构成的部分的长度被示为长度L8。第一延伸部31的图案宽度被示为长度L9。第二延伸部32的图案宽度可以与第一延伸部31的图案宽度(长度L9)相同。
电容器30的第一延伸部31被提供为面对第二信号线20的第一部分21。第一接地部41被设置在第一延伸部31的两侧上。第一接地部41包括接地部41a、接地部41b和接地部41c。
接地部41a是位于第一部分21与第一延伸部31之间的部分。接地部41a被设置成在第一延伸部31的纵向上与第一延伸部31电耦合。接地部41a还被提供成在第一部分21的纵向上，与第一部分21电耦合。接地部41a面对第一延伸部31的部分的长度被示为长度L10。接地部41a的图案宽度被示为长度L11。第一部分21与接地部41a之间的距离被示为长度L12。接地部41a与第一延伸部31之间的距离被示为长度L13。
接地部41b是隔着第一部分21，位于与接地部41a相对的一侧的部分。接地部41b被设置成在第一延伸部31的纵向上与第一延伸部31电耦合。接地部41b与第一延伸部31之间的距离被示为长度L14。
接地部41c是连接接地部41a和接地部42b的部分。接地部41a可以被设置成与第一延伸部31的远端部31a电耦合。接地部41a、接地部41b和接地部41c可以在平面图中，具有在它们的内侧带有第一延伸部31的U形。
电容器30的第二延伸部32被设置为面对第二信号线20的第二部分22。第二接地部42被设置在第二延伸部32的两侧上。第二接地部42包括接地部42a、接地部42b和接地部42c。
接地部42a是位于第二部分22与第二延伸部32之间的部分。接地部42a被设置成在第二延伸部32的纵向上，与第二延伸部32电耦合。接地部42a被设置成还在第二部分22的纵向上，与第二部分22电耦合。接地部42a的面向第二延伸部32的部分的长度可以与接地部41a的、面向第一延伸部31的部分的长度(长度L10)相同。接地部42a的图案宽度可以与接地部41a的图案宽度(长度L11)相同。第二部分22与接地部42a之间的距离可以与第一部分21和接地部41a之间的距离(长度L12)相同。接地部42a与第二延伸部32之间的距离可以与接地部41a和第一延伸部31之间的距离(长度L13)相同。
接地部42b是隔着第二部分22，位于与接地部42a相对的一侧的部分。接地部42b被设置成在第二延伸部32的纵向上与第二延伸部32电耦合。接地部42b与第二延伸部32之间的距离可以与接地部41b和第一延伸部31之间的距离(长度L14)相同。
接地部42c是连接接地部42a和接地部42b的部分。接地部42c可以被设置成与第二延伸部32的远端部32a电耦合。接地部42a、接地部42b和接地部42c可以在平面图中，具有在它们的内侧带有第二延伸部32的U形。
电容器30被设计为例如整体具有100fF(大约50fF至200fF)的电容。该电容可以以分布恒定的方式被给予第二信号线20。作为电容器30的尺寸的示例，电容器30的整个长度(长度L8)为630μm(620μm至640μm)。在接地部41a中，面对第一延伸部31的部分的长度(长度L10)约为300μm。在接地部42a中，面对第二延伸部32的部分的长度也可以为约300μm。其他长度L9和L11至L14均约为30μm(20μm至50μm)。
将描述上述半导体装置1的模拟结果。在模拟中，将第一信号线10的阻抗设定为50欧姆。第一信号线10的线长度(图3中的长度L1)被设定为200μm。第二信号线20的阻抗被设定为35欧姆。第二信号线20的线长度(图3中的长度L4)被设定为1000μm。与电容器30有关的尺寸(图3中的长度L8至L14)被设定为上述值。即，长度L8被设定为630μm。长度L10被设定为295μm(约300μm)。L9和L11至L14的每个长度均被设置为20μm。绝缘基板2的相对介电常数被设定为8.8。绝缘基板2的厚度被设定为750μm。金属图案的厚度被设定为3μm。导线61的电感被设定为0.4nH。导线62的电感被设定为1.0nH。电容器63的电容被设定为10nF至100nF。电阻器64的电阻被设定为50欧姆。对于半导体元件50，考虑到EML，使用S参数模型。
还一起执行根据图4中所示的比较示例的半导体装置的模拟。图4所示的半导体装置1E不同于半导体装置1(图2)之处在于，半导体装置1E包括信号线10E，而不包括第一信号线10、第二信号线20和电容器30。在该模拟中，将根据比较示例的半导体装置1E的信号线10E的阻抗设定为50欧姆，将信号线10E的线长度设定为第一信号线10与第二信号线20(图2)的线长度的总长度。
图5所示的史密斯圆图表示S11，即半导体装置1的每个位置的阻抗。史密斯圆图的中心表示50欧姆。在图5中，用三角标记表示频率＝15GHz处的S11。15GHz是模拟频率0至30GHz的中心频率。尽管未示出，但是在该频率范围中的S11示出了通过标记的顺时针轨迹。
标记M1至M4指示根据实施例的半导体装置1(图2)的阻抗。标记ME指示根据比较示例的半导体装置1E(图4)的阻抗。
从第一信号线10与导线61之间的位置(图2中的箭头AR1)看，标记M1指示半导体元件50的S11。标记M1所示的阻抗指示电容性且具有低于50欧姆的电阻值。
从第二信号线20与第一信号线10之间的位置(图2中的箭头AR2)看，标记M2指示第一信号线10的S11。该标记M2指示通过在史密斯圆图上，使标记M1旋转与第一信号线10一样多所获得的阻抗。标记M2表示的阻抗与标记M1不同，指示电感。
当半导体装置1中没有电容器30时，标记M3指示从输入端子70看到的第二信号线20的阻抗(图2中的箭头AR3)。标记M3指示通过在史密斯圆图上，使标记M2旋转与第二信号线20一样多所获得的阻抗。标记M3比标记M2更接近史密斯圆图的中心。在该示例中，标记M3指示的阻抗表示电感，并且具有高于50欧姆的电阻值。
当半导体装置1中存在电容器30时，标记M4指示从输入端子70看到的第二信号线20的阻抗(图2中的箭头AR3)。该标记M4指示通过在史密斯圆图上，使标记M3旋转与电容器30一样多所获得的阻抗。标记M4比标记M3更接近史密斯圆图的中心。在该示例中，由标记M4指示的阻抗表示电感，并且具有高于50欧姆的电阻值。
标记ME指示从根据比较示例的半导体装置1E(图4)中的输入端子70(图4中的箭头AR4)看的信号线10E的阻抗。标记ME指示通过在史密斯圆图上，旋转标记M1与信号线10E一样多所获得的阻抗。与标记M3和M4相比，标记ME更加离开史密斯圆图的中心。在该示例中，由标记ME表示的阻抗指示电感，并且具有小于50欧姆的电阻值。
图6示出了S11的曲线图。图中的横轴表示频率，纵轴表示S11的大小(dB)。图中所示的标记M3、M4和ME分别对应于上述图5中的标记M3、M4和ME。在该示例中，在高达大约23GHz的宽带频率范围内，由通过标记M3和M4的曲线指示的S11的大小通常小于由通过标记ME的曲线指示的S11的大小。特别是在频率超过10GHz的高频带中，尽管通过标记ME的曲线趋于上升，但是抑制了通过标记M3和标记M4的曲线的上升。因此，与半导体装置1E相比，在半导体装置1中实现了更宽的频带阻抗匹配。
如图7所示，将比较标记M4和标记ME的转换特性(E/O)。图7示出了图2的半导体元件50(在该示例中为EML)中的电(E)到光(O)的转换特性(E/O特性)。图中的横轴表示频率，纵轴表示转换特性的大小(dB)。在高达约23GHz的宽带频率范围中，由通过标记M4的曲线表示的转换特性的大小通常大于由通过标记ME的曲线表示的转换特性的大小。特别是在频率超过10GHz的高频带中，在转换特性接近0dB的区域中，通过标记M4的曲线比通过标记ME的曲线延伸到更高的频率。也从这一点，将理解到与在半导体装置1E中相比，在半导体装置1中可以实现更宽的频带阻抗匹配。
在根据实施例的半导体装置1中，从半导体元件50向输入端子70依次设置具有相对高阻抗的第一信号线10和具有相对低阻抗的第二信号线20。如果半导体装置1包括第二信号线20而没有第一信号线10，不能获得参考图4至7所述的效果。例如，如图8A所示，如果仅第二信号线20被连接在导线61和输入端子70之间，则从输入端子70所看到的第二信号线20的阻抗(箭头AR5)是由图8B中的标记MF指示的阻抗。标记MF比标记M1更加远离史密斯圆图的中心。与根据本实施例的半导体装置1类似，通过使用相对较高的第一信号线10的阻抗，在史密斯圆图上旋转阻抗，并且然后，通过使用相对低的第二信号线20的阻抗来在史密斯圆图上旋转阻抗，可以使阻抗更接近史密斯圆图的中心。
上述半导体装置1包括绝缘基板2、半导体元件50、输入端子70、第一信号线10、第二信号线20以及电容器30。具有基准电位(例如，0V)的接地图案40被设置在绝缘基板2上。将提供给半导体元件50的电信号输入至输入端子70。第一信号线10被电连接在半导体元件50与输入端子70之间，并且被设置在绝缘基板2上。第二信号线20被电连接在第一信号线10与输入端子70之间，并且设置在绝缘基板2上。电容器30被连接到第二信号线20。第二信号线20的阻抗低于第一信号线10的阻抗。电容器30包括第一延伸部31和第二延伸部32，以及第一接地部41和第二接地部42。第一延伸部31和第二延伸部32被连接到第二信号线20，并且被设置在绝缘基板2上以沿着第二信号线20的纵向延伸。第一接地部41和第二接地部42至少是接地图案40的一部分，并且被设置在第一延伸部31和第二延伸部32两者与第二信号线20之间以及第一延伸部31和第二延伸部32两者与绝缘基板2的端部之间以与第一延伸部31和第二延伸部32电耦合。
在现有技术的半导体装置中，例如，在图4的半导体装置1E中，在半导体元件50与输入端子70之间设置具有恒定阻抗(例如50Ω)的信号线10E。与此相反，在根据实施例的半导体装置1中，在半导体元件50与输入端子70之间设置第一信号线10、第二信号线20和电容器30。第二信号线20的阻抗低于第一信号线10的阻抗。如上所述，通过设置具有不同阻抗的第一信号线10和第二信号线20的两条信号线，与现有技术的半导体装置1E的情况相比(图5中的标记M3和标记ME)，可以获得高达更高频带的阻抗匹配。另外，由于电容器30被连接到第二信号线20，因此可以执行最佳阻抗匹配，直至更高频带(图5至图7中的标记M4和标记ME)。
在第一接地部41和第二接地部42(第二金属图案)中，可以提供位于第二信号线20与第一延伸部31和第二延伸部32两者之间的接地部41a和接地部42a(第一金属图案)以与第二信号线20电耦合。以这种方式，可以利用接地部41a和接地部42a(第二金属图案)两者与第二信号线20之间的电耦合，以分布式的方式将电容给予第二信号线20。
第二信号线20的阻抗可以小于50欧姆。以这种方式，当第一信号线具有等于或大于50欧姆的阻抗时，可以获得具有较低阻抗的第二信号线20。
第一信号线10可以在纵向上具有恒定的宽度(图3中的长度L2)。因为第一信号线10可以在纵向上具有恒定的阻抗，所以这有助于期望的阻抗设计。
第一信号线10和第二信号线20的连接部(连接部21a)可以弯曲。以这种方式，可以抑制信号线(第一信号线10和第二信号线20)在一个方向上的总长度，因此，可以使半导体装置1的尺寸最小化。
第一信号线10和第二信号线20可以以L形连接，第一信号线10的信号线的一端可以被连接到半导体元件50，而第一信号线10的另一端可以被连接到第二信号线20，并且半导体元件50可以被设置在第一信号线10的一端侧上，而电容器30可以跨第二信号线20，被设置在与第一信号线10的一端侧相对的侧上。以这种方式，由于在与半导体元件50和第一信号线10相对较远(不太靠近)的位置处设置电容器30，因此，可以抑制对由于电容器30和半导体元件50两者与第一信号线10之间的干扰而导致的电特性的影响。如果第一信号线10和第二信号线20以直线连接以处于与光信号(输出)相同的方向中而不是L形，同时在相同位置处设置半导体元件50，所以连接第一信号线10和半导体元件50的导线61的长度变长。当导线61的长度变长时，由于导线61的电感相应地增加，因此变得难以获得上文参考图5所述的阻抗匹配等。通过以L形连接第一信号线10和第二信号线20，可以使第一信号线10的端部10a接近半导体元件50。因为导线61的长度变得与该量一样短，因此可以容易地获得阻抗匹配。此外，与相对于第二信号线20同侧设置半导体元件50和电容器30的情况相比，能够在高频特性下，减少半导体元件50和电容器30对第一信号线10的影响。
第一信号线10和第二信号线20可以是使用接地图案40的共面线。以这种方式，例如，与第一信号线10和第二信号线20是微带线的情况相比，可以容易地制作第一信号线10和第二信号线20。
电容器30可以被连接到第二信号线20的第一部分21和第二部分22之间的边界部分。以这种方式，由于与第一信号线10分离成相距第一部分21a的长度一样地设置电容器30，可以将电容器30可靠地应用于第二信号线20，而不应用于第一信号线10。
电容器30可以是IDC。以这种方式，可以沿着第二信号线20以恒定分布的方式布置电容器，并且还可以确保期望的电容。电容器也可以安装在半导体装置的现有封装中。由于IDC可以由与第一信号线10和第二信号线20的信号线相同的掩模图案形成，因此还具有可以减少工序数的优点。作为电容器30，可以考虑使用短线或片状电容器(集总元件)代替IDC。但是，在使用短线的情况下，由于局部插入电抗组件，因此无法获得分布常数效果。在单个短线中，可以设想可以限制封装的布局。如果设置多根短线以获得期望的电容和分布常数效果，则由短线所占用的区域变得更大，因此难以在现有封装中设置短线。该问题变得显而易见，因为特别是当短线是低阻抗线时，有必要提供短线以悬于第二信号线20的外部。当使用片状电容器时，需要具有大面积的片状电容器，并且难以设计期望的电容，因此，还需要用于安装片状电容器的空间(考虑散布钎焊材料的空间)。因此，变得难以在现有封装中设置片式电容器。
如上所述，已经描述了本公开的实施例，本公开不限于上述实施例。
第一信号线10和第二信号线20可以是共面线以外的线。例如，第一信号线10和第二信号线20可以是使用设置在绝缘基板2的背面(与主表面2a相对的表面)上的接地图案的微带线。
在上述实施例的示例中，电容器被设置在第二信号线20的一侧上。然而，电容器可以被设置在第二信号线20的两侧上。图9是配置有这种电容器及其周围的信号线的放大视图。在图9所示的示例中，电容器30-2被连接到第二信号线20的两侧。电容器30-2包括第一延伸部31-2、第二延伸部32-2、基座部33-2、第一接地部41-2和第二接地部42-2。这些部件的细节与上述电容器30(图3)的第一延伸部31、第二延伸部32、基座部33、第一接地部41和第二接地部42的细节相同，并且将不重复其描述。电容器30-2的总长度(长度L8-2)大约是电容器30的总长度(图3中的长度L8)的一半，例如，该长度为310μm(310μm至320μm)。在第一接地部41-2中，面对第一延伸部31-2的部分(对应于图3中的接地部41a的部分)的长度L10-2为例如约130μm。在第二接地部42-2中，面对第二延伸部32-2的部分(对应于图3中的接地部42a的部分)的长度例如与上述相同。电容器30-2的另一部分的长度(对应于与图3中的电容器30相关的长度L9和L11至L14的长度)可以与电容器30的相应部分的长度相同。电容器30-2的电容为例如50fF(大约25fF至100fF)。同样在该示例中，边界B位于第二信号线20的中心附近，但是取决于设计频带，边界B不限于位于第二信号线20的中心附近。
在参考图9所述的示例中，电容器30-2沿着第二信号线20的纵向设置在第二信号线20的两侧上。甚至当使用这种电容器30-2时，也可以直到更高频段执行最佳阻抗匹配。与例如仅在第二信号线20的一侧设置电容器的情况相比，可以提高用于设置电容器的空间的自由度。
即使半导体元件50不是诸如EML的光学半导体元件，而是诸如FET的高频设备，例如，也可以通过在输入到FET的栅极的电信号的传输路径中使用第一信号线、第二信号线和电容器，可以实现宽带阻抗匹配。在下文中，将描述这样的其他实施例。使用与上述实施例相同的术语的每个元件的技术功能与之前相同，因此将不重复其描述。
图10是示出根据另一实施例的半导体装置101的示意性构成的平面图(布局)。半导体装置101包括输入引线151、输入侧信号线152、晶体管芯片153、输出侧信号线154和输出引线155，以这种方式依次电连接它们。每个元件经由导线彼此电连接。在图9所示的示例中，输入引线151和输入侧信号线152经由导线171彼此电连接。输入侧信号线152和晶体管芯片153经由导线161彼此电连接。晶体管芯片153和输出侧信号线154经由导线162彼此电连接。输出侧信号线154和输出引线155经由导线163彼此电连接。导线161、162、163和171中的每一个可以配置有多根导线。
在图10所示的示例中，半导体装置101的每个元件被设置在散热器156上。框体158也被设置在散热器156上。框体158是用于为内部半导体元件的耐腐蚀性和耐湿性而提供的气密密封(气密性密封)的框体。作为框体158的材料，例如，使用科瓦合金。在该示例中，在半导体装置101的每个元件中，输入引线151和输出引线155位于框体158的外部，并且可电气访问半导体装置101的外部。在框体158的内部设置半导体装置101的其他元件。在散热器156的两个端部中，分别设置用于容纳输入引线151和输出引线155的馈通157(即，以便散热器156具有输入引线151和输出引线155)。输入引线151经由金属化部件151a和导线171电连接到框体158内部的元件(在该示例中为输入侧信号线152)。输出引线155经由金属化部件155a和导线163电连接到框体158内部的元件(在该示例中为输出侧信号线154)。
输入引线151将偏置电压提供给晶体管芯片153。当晶体管芯片153是FET芯片时，该偏置电压是提供给栅极焊盘的栅极偏置电压。输出引线155将电源电压提供给晶体管芯片153。当晶体管芯片153是FET芯片时，电源电压是提供给漏极焊盘的漏极电压。源极焊盘可以经由通孔(未示出)接地，以具有参考电位，并且在这种情况下，FET芯片用作放大器。输入引线151将电信号提供给晶体管芯片153。电信号是例如宽带信号，其可以包括如上所述的高达10GHz、20GHz或更高的频率的频率分量。电信号由例如晶体管芯片153放大，并且从输出引线155输出。
图11是输入侧信号线152和晶体管芯片153的放大视图。首先，将描述晶体管芯片153。晶体管芯片153的芯片尺寸例如纵向上为1.5mm，而横向上为0.8mm。但是，芯片尺寸可能会有所不同，取决于输出的大小(W)。
晶体管芯片153可以包括多个FET。在图11中，示出了并联连接多个FET的指型FET。在该示例中，栅极指153G-1、153G-2和153G-3经由栅极汇流条153G-B连接到栅极焊盘153G。漏极指153D-1、153D-2和153D-3经由漏极汇流条153D-B被连接到漏极焊盘153D。源极指153S-1、153S-2和153S-3经由源极汇流条153S-B被连接到源极焊盘153S。导线161接合到栅极焊盘153G。导线162接合到漏极焊盘153D。源极焊盘153S通过通孔被连接到地。
接下来，将描述输入侧信号线152。输入侧信号线152被设置在绝缘基板102(的主表面)上。绝缘基板102是例如铝基板(相对介电常数约为9.5)。绝缘基板102的厚度为例如100μm。(通过形成图案)通过在铝基板上依次设置钛(Ti)和金(Au)，构成作为输入侧信号线152的构成元件的第一信号线110、第二信号线120和电容器130的图案以及接地图案140。例如，钛的厚度约为200nm，且金的厚度约为300nm。
第一信号线110是使用接地图案140的共面线。接地图案140经由通孔145被连接到地(例如，绝缘基板102的背侧图案)以具有基准电位。通孔145具有例如内径约为80μm左右的孔状。沿着第二信号线120的纵向(直线)连接第一信号线110。第二信号线120包括第一部分121和第二部分122。第一部分121是连接到第一信号线110的部分。第二部分122中，与第一部分121和第二部分122的边界100B相对的侧上的端部122a可以是输入端子170。输入端子170经由导线171(图10)被电连接到输入引线151。
第一信号线110的线长度(长度L101)为例如约250μm。第一信号线110的线宽度(长度L102)为例如约60μm。第二信号线120的缝隙宽度(长度L103)为例如30μm。第二信号线120的线长度(长度L104)为例如约800μm。第二信号线120的线宽度(长度L105)为例如约240μm。第二信号线120的缝隙宽度(长度L106)为例如约30μm。第一信号线110的线宽度小于(窄于)第二信号线的线宽度。第二信号线120的阻抗低于第一信号线110的阻抗。在该示例中，第二信号线中的第一部分121与第二部分122之间的边界100B在纵向中，位于第二信号线120的中心(包括中心)附近。
电容器130被设置在第二信号线120的一侧。电容器130包括第一延伸部131、第二延伸部132、基座部133、第一接地部141和第二接地部142。每个元件的技术功能与上述参考图3描述的第一延伸部31、第二延伸部32、基座部33、第一接地部41以及第二接地部42相同，并且在此将不重复其描述。电容器130的整体长度(长度L108)为例如约630μm。在第一接地部141中，面对第一延伸部131的部分的长度L110为例如约300μm。在第二接地部142中，面对第二延伸部132-2的部分的长度相同。其他部分的长度(长度L109和L111至L114)均为约30μm(20μm至50μm)。
如上所述，由于输入侧信号线152设置在晶体管芯片153的输入侧上，因此可以执行直至高频带执行最佳阻抗匹配。接下来，将使用等效电路的模拟结果对此进行描述。
图12A是图10所示的半导体装置101的等效电路图。在等效电路中，在从输入端子170到晶体管芯片153的电信号的路径上，依次设置第二信号线120、电容器130、第一信号线110和导线161。此外，在晶体管芯片153的下一级上设置导线162和输出侧信号线154。
图12B是根据比较示例的半导体装置的等效电路。根据比较示例的半导体装置101E与半导体装置101的不同之处在于，半导体装置101E不包括第一信号线110、第二信号线120和电容器130，但是包括信号线122E。
将参考图13A和图13B描述模拟的结果。在此模拟中，将第一信号线110的阻抗被设定为50欧姆。第一信号线110的线长度(图11中的长度L101)被设定为250μm。第二信号线120的阻抗被设定为35欧姆。第二信号线120的线长度(图11中的长度L104)被设定为800μm。电容器130的尺寸(图11中的长度L108至L114)被设定为上述值。即，长度L108被设定为630μm。长度L110被设定为295μm(约300μm)。所有长度L109和L111至L114均被设定为20μm。绝缘基板102的相对介电常数被设定为约9.5。绝缘基板102的厚度被设定为100μm。金属图案的厚度被设定为500nm。导线161的电感被设定为0.4nH。导线162的电感被设定为0.4nH。执行包括输出侧信号线154在内的输出阻抗匹配。对于晶体管芯片153，使用假设FET芯片的S参数模型。另一方面，根据比较示例的半导体装置101E(图12B)的信号线122E的阻抗被设定为50欧姆，并且信号线122E的线长度被设定为第一信号线110和第二信号线120的线长度的总长度。
图13A示出了半导体装置101的每个位置中的S11(阻抗)。标记M101指示从第一信号线110和导线161之间的位置看时的晶体管芯片153的阻抗(图12A中的箭头AR101)。标记M102指示从第二信号线120与第一信号线110之间的位置看时的第一信号线110的阻抗S11(图12A中的箭头AR102)。标记M104指示从输入端子170看到的第二信号线120的阻抗(图12A中的箭头AR103)。标记M100E指示从半导体装置101E中的输入端子170看时的信号线122E的阻抗(图12B中的箭头AR104)。标记M104比标记M100E更靠近史密斯圆图的中心。
图13B示出了S11的图。类似于上述图6，在高达约23GHz的宽带频率范围中，通过标记M104的曲线指示的S11的大小通常小于通过标记M100E的曲线指示的S11的大小。尤其是在频率超过10GHz的高频段中，尽管通过标记M100E的曲线趋于上升，但抑制了通过标记M104的曲线的上升。因此，在半导体装置101中，与在半导体装置101E中相比，实现了更宽的带阻匹配。
将参考图14A、14B和15A，描述输入侧信号线152(图11)的几种变型。变型中的输入侧信号线的各个部分的尺寸只要没有特别说明，可以与输入侧信号线152(图11)的相应部分的尺寸相同。
在图14A所示的输入侧信号线152-2中，电容器130-2连接到第二信号线120的两侧。电容器130-2的电容为例如50fF(约25fF至100fF)。在电容器130-2中，由第二信号线120的纵向中的第一延伸部131-2、第二延伸部132-2和基座部133-2形成的部分的长度L108-2为例如约310μm(295μm至320μm)。在第一接地部141-2中，面对第一延伸部131-2的部分的长度L110-2为例如约130μm或约150μm(145μm至155μm)。在第二接地部142-2中，面对第二延伸部132-2的部分的长度也相同。
在图14B所示的输入侧信号线152-3中，第一信号线110-3和第二信号线120-3以L形连接(弯曲)。第一信号线110-3的线长度(长度L101-3)为例如约240μm。第一信号线的线宽度(长度L102-3)为例如约70μm。第二信号线的线长度(长度L104-3)为例如约1000μm。第二信号线的线宽度(长度L105-3)为例如约240μm。在第二信号线120-3的一侧上设置有电容器130-3。在电容器130-3中，在第二信号线120-3的纵向上，由第一延伸部131-3、第二延伸部132-3和基座部133-3形成的部分的长度L108-3为例如630μm(620μm至640μm)。在第一接地部141-3中，面对第一延伸部131-3的部分的长度L110-3为例如约300μm(290μm至310μm)。在第二接地部142-3中，面对第二延伸部132-3的部分的长度也相同。
图15A中所示的输入侧信号线152-4包括与图14B类似，以L形连接的第一信号线110-3和第二信号线120-3。另外，在第二信号线120-3的两侧上设置有电容器130-4。在图15A所示的电容器130-4中，在第二信号线120-3的纵向上，由第一延伸部131-4、第二延伸部132-4和基座部133-4形成的部分的长度L108-4为例如约310μm或约320μm(295μm至340μm)。在第一接地部141-4中，面对第一延伸部131-4的部分的长度L110-4为例如约130μm或约150μm(145μm至160μm)。在第二接地部142-4中，面对第二延伸部132-4的部分的长度也相同。
利用在上述图14A、图14B和图15A中所示的输入侧信号线152-2、152-3和152-4，类似于输入侧信号线152(图11)，可以在宽带中实现阻抗匹配。当晶体管芯片153是FET时，即使以直线连接(图11和图14A)，或者以弯曲形状连接(图14B和图15A)第一信号线和第二信号线之间的连接，由于第一信号线与晶体管芯片153之间的导线161的长度不变，也可以获得阻抗匹配。
图15A是输出侧信号线154(图10)的放大视图。在输出侧信号线154中，在铝基板上形成信号线154a。除非另有说明，否则基板的厚度、金属图案的材料等可以与上述输入侧信号线152(图11)相同。信号线154a是使用接地图案154b的共面线。接地图案154b经由通孔154c连接到地，以具有参考电位。输出侧信号线154的线长度(长度L121)为例如约1050μm。信号线154a的线宽度(长度L122)为例如约240μm。信号线154a和接地图案154b之间的距离(长度L123)为例如均匀的并且约为30μm。通孔154c的内径为例如约80μm。
将参考图16描述输入信号线的另一变型。图16中示出的输入信号线152-5也包括如上所述的第一信号线110-5和第二信号线120-5以及电容器130-5。第一信号线110-5和第二信号线120-5的尺寸可以与上文参考图14B所述的第一信号线110-3和第二信号线120-3的相应部分的尺寸相同。在输入信号线152-5中，电容器130-5被连接到第二信号线120-3的端部。在该示例中，电容器130-5被连接到第二信号线120-3的输入侧端部。电容器130-5包括第一延伸部131-5、基座部133-5和第一接地部141-5。在电容器130-5中，在第二信号线120-3的纵向上，由第一延伸部131-5和基座部133-5形成的部分的长度L108-5为例如约800μm(约700μm至900μm)。在第一接地部141-5中，面对第一延伸部131-5的部分的长度L110-5为例如约200μm。其他部分的长度(对应于图11中的电容器130的长度L109、L111至L114的长度)可以与电容器130的相应部分相同。
在上述描述中，已经描述了当频带的上限频率为约23GHz时的阻抗匹配的示例。另一方面，在较高频带(短频带)的情况下，可以通过减小信号线和电容器的尺寸(通过缩短长度)来实现阻抗匹配。图17A是示出为了这种阻抗匹配的信号线和电容器的变型的图。图17A中所示的第一信号线10-3、第二信号线20-3和电容器30-3的尺寸小于图1中所示的第一信号线10、第二信号线20和电容器30的尺寸。传输线90-3将连接到第二信号线20-3的输入端子70-3与传输线90和导线71连接。传输线90-3的阻抗可以与传输线90的阻抗相同。
图17B是图17A所示的信号线和电容器及其周围的放大视图。在下文将描述尺寸的示例。在此所述的尺寸示例是为了在约25GHz至40GHz的频带中实现阻抗匹配。在其他频带中，可以采用其他尺寸。在该示例中，电容器30-3连接到第二信号线20-3的输入侧端部。
第一信号线10-3的线长度(长度L1-3)为100μm，线宽度(长度L2-3)为70μm，以及缝隙宽度(长度L3-3)为40μm。第二信号线20-3的线长度(长度L4-3)为190μm，线宽度(长度L5-3)为100μm，以及缝隙宽度(长度L6-3)为40μm。在电容器30-3中，在第二信号线20-3的纵向上，由第一延伸部31-3和基座部33-3形成的部分的长度L8-3为80μm。在接地部41-3中，面对第一延伸部31-3的部分的长度L10-3为40μm。另一电容器30-3的其他尺寸(对应于图3中的长度L9、L11至L14的部分的尺寸)可以与上述参考图3所述的尺寸相同(例如20μm)。如上所述，图17B中所示的第一信号线10-3的线长度(长度L1-3)和第二信号线20-3的线长度(长度L4-3)在物理上可以短于第一信号线10的线长度(长度L1)和第二信号线20的线长度(长度L4)。图17B中所示的电容器30-3的长度(长度L8-3)也物理上短于图1所示的电容器30的长度(长度L8)。关于电容器30的位置，取决于匹配条件，电容器30可以被设置在第二信号线20-3的输入侧端部，如图17B所示。
根据具有上述尺寸的第一信号线10-3、第二信号线20-3和电容器30-3，即使在诸如约25GHz至40GHz的频带的相当高的频带中，也可以实现阻抗匹配。即，类似于上文参考图5和图6所述的情况，使从输入端子看到的阻抗(S11)位于靠近史密斯圆图的中心，并且S11的大小整体上变小。
可以适当地组合上述实施例和变型。例如，参考图14A、14B、15A和16所述的输入侧信号线152-2、152-3、152-4和152-5可以被分别用作上文参考图3所述的实施例等中的第一信号线10、第二信号线20和电容器30。参考图17A和图17B所述的第一信号线10-3、第二信号线20-3和电容器30-3可以被用作图11中的输入侧信号线152。
[参考符号列表]
1，101...半导体装置，10，110...第一信号线，20，120...第二信号线，30，130...电容器，31，131...第一延伸部(第一金属图案)，32，132...第二延伸部(第二金属图案)，40，140……接地图案，41，141……第一接地部(第一金属图案)，42，142……第二接地部(第二金属图案)，50……半导体元件，70，170……输入端子，153…晶体管芯片(半导体元件)

Claims (16)

1.一种半导体装置，包括：
绝缘基板，所述绝缘基板被设置有具有参考电位的接地图案；
半导体元件，所述半导体元件被设置在所述绝缘基板上；
输入端子，所述输入端子被设置在所述绝缘基板上，并且要被提供给所述半导体元件的电信号被输入到所述输入端子；
第一信号线，所述第一信号线被电连接在所述半导体元件与所述输入端子之间，并且被设置在所述绝缘基板上；
第二信号线，所述第二信号线被电连接在所述第一信号线和所述输入端子之间，并且被连接到所述第一信号线，并且被设置在所述绝缘基板上；以及
电容器，所述电容器被连接到所述第二信号线，并且被设置在所述绝缘基板上，
其中，所述第二信号线的阻抗低于所述第一信号线的阻抗，
其中，所述电容器包括：
第一金属图案，所述第一金属图案被设置在所述绝缘基板上，以便连接到所述第二信号线并且沿着所述第二信号线的纵向延伸，以及
第二金属图案，所述第二金属图案是所述接地图案的至少一部分，并且被设置在所述第一金属图案与所述第二信号线之间以及所述第一金属图案与所述绝缘基板的端部之间，以与所述第一金属图案电耦合。
2.根据权利要求1所述的半导体装置，
其中，在所述第二金属图案中，位于所述第二信号线与所述第一金属图案之间的部分被设置成与所述第二信号线电耦合。
3.根据权利要求1或2所述的半导体装置，
其中，所述第二信号线的阻抗低于50欧姆。
4.根据权利要求1至3中的任一项所述的半导体装置，
其中，所述第一信号线在纵向上具有恒定的宽度。
5.根据权利要求1至4中的任一项所述的半导体装置，
其中，所述第一信号线和所述第二信号线的连接部被弯曲。
6.根据权利要求5所述的半导体装置，
其中，所述第一信号线和所述第二信号线以L形连接，
其中，所述第一信号线的一端被连接到所述半导体元件，并且所述第一信号线的另一端被连接到所述第二信号线，以及
其中，所述半导体元件被设置在所述第一信号线的一端侧，所述电容器隔着所述第二信号线被设置在与所述第一信号线的所述一端侧相对的一侧。
7.根据权利要求1至6中的任一项所述的半导体装置，
其中，所述第一信号线和所述第二信号线是使用所述接地图案的共面线。
8.根据权利要求1至5和权利要求7中的任一项所述的半导体装置，
其中，所述电容器沿着所述第二信号线被设置在所述第二信号线的两侧。
9.一种半导体装置，包括：
具有输入引线和输出引线的散热器，
半导体元件，所述半导体元件被设置在所述散热器上，并且被设置在所述输入引线和所述输出引线之间，
绝缘基板，所述绝缘基板被设置有具有参考电位的接地图案，所述绝缘基板被设置在所述散热器上，并且被设置在所述输入引线与所述半导体元件之间；
输入端子，所述输入端子被设置在所述绝缘基板上，并且要被提供给所述半导体元件的电信号从所述输入引线被提供到所述输入端子；
第一信号线，所述第一信号线被电连接在所述半导体元件与所述输入端子之间，并且被设置在所述绝缘基板上；
第二信号线，所述第二信号线被电连接在所述第一信号线和所述输入端子之间，并且被电连接到所述第一信号线，并且被设置在所述绝缘基板上；以及
电容器，所述电容器被连接到所述第二信号线，并且被设置在所述绝缘基板上，
其中，所述第二信号线的阻抗低于所述第一信号线的阻抗，
其中，所述电容器包括：
第一金属图案，所述第一金属图案被设置在所述绝缘基板上，以便连接到所述第二信号线，并且沿着所述第二信号线的纵向延伸，以及
第二金属图案，所述第二金属图案是所述接地图案的至少一部分，并且被设置在所述第一金属图案与所述第二信号线之间以及所述第一金属图案与所述绝缘基板的端部之间，以与所述第一金属图案电耦合。
10.根据权利要求9所述的半导体装置，
其中，在所述第二金属图案中，位于所述第二信号线与所述第一金属图案之间的部分被设置为与所述第二信号线电耦合。
11.根据权利要求9或10所述的半导体装置，
其中，所述第二信号线的阻抗低于50欧姆。
12.根据权利要求9至11中的任一项所述的半导体装置，
其中，所述第一信号线在纵向上具有恒定的宽度。
13.根据权利要求9至12中的任一项所述的半导体装置，
其中，所述第一信号线和所述第二信号线的连接部被弯曲。
14.根据权利要求13所述的半导体装置，
其中，所述第一信号线和所述第二信号线以L形连接，
其中，所述第一信号线的一端被连接到所述半导体元件，所述第一信号线的另一端被连接到所述第二信号线，以及
其中，所述半导体元件被设置在所述第一信号线的一端侧，所述电容器隔着所述第二信号线被设置在与所述第一信号线的所述一端侧相对的一侧。
15.根据权利要求9至14中的任一项所述的半导体装置，
其中，所述第一信号线和所述第二信号线是使用所述接地图案的共面线。
16.根据权利要求9至13以及权利要求15中的任一项所述的半导体装置，
其中，所述电容器沿着所述第二信号线被设置在所述第二信号线的两侧。
CN201980017011.1A 2018-03-07 2019-03-06 半导体装置 Active CN111801842B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2018-040896 2018-03-07
JP2018040896 2018-03-07
JP2018-167087 2018-09-06
JP2018167087A JP7078313B2 (ja) 2018-03-07 2018-09-06 半導体装置
PCT/JP2019/008935 WO2019172332A1 (en) 2018-03-07 2019-03-06 Semiconductor device

Publications (2)

Publication Number Publication Date
CN111801842A true CN111801842A (zh) 2020-10-20
CN111801842B CN111801842B (zh) 2022-03-22

Family

ID=67847255

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980017011.1A Active CN111801842B (zh) 2018-03-07 2019-03-06 半导体装置

Country Status (3)

Country Link
US (1) US20220415833A1 (zh)
CN (1) CN111801842B (zh)
WO (1) WO2019172332A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024016905A1 (zh) * 2022-07-21 2024-01-25 青岛海信宽带多媒体技术有限公司 光模块及激光组件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093640A (en) * 1989-09-29 1992-03-03 Hewlett-Packard Company Microstrip structure having contact pad compensation
JP3506647B2 (ja) * 2000-02-28 2004-03-15 Ｎｅｃエレクトロニクス株式会社 整合回路およびそれを用いた高周波高出力半導体装置
CN101662882A (zh) * 2005-01-25 2010-03-03 财团法人工业技术研究院 高频宽带阻抗匹配的传输孔
CN106328597A (zh) * 2015-06-30 2017-01-11 住友电气工业株式会社 可在高频下操作的电子设备
CN107306009A (zh) * 2016-04-25 2017-10-31 住友电工光电子器件创新株式会社 在承载体上提供共面线的光发射器
CN107430293A (zh) * 2015-03-23 2017-12-01 日本电信电话株式会社 高频传输线路以及光电路

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3500428A (en) * 1967-08-30 1970-03-10 Gen Electric Microwave hybrid microelectronic circuit module
FR2561444B1 (fr) * 1984-03-16 1986-09-19 Thomson Csf Dispositif semi-conducteur hyperfrequence a connexions externes prises au moyen de poutres
US4780795A (en) * 1986-04-28 1988-10-25 Burr-Brown Corporation Packages for hybrid integrated circuit high voltage isolation amplifiers and method of manufacture
US5202752A (en) * 1990-05-16 1993-04-13 Nec Corporation Monolithic integrated circuit device
JPH0583017A (ja) * 1991-09-24 1993-04-02 Mitsubishi Electric Corp マイクロ波集積回路装置
JP2772184B2 (ja) * 1991-11-07 1998-07-02 株式会社東芝 半導体装置
US5444600A (en) * 1992-12-03 1995-08-22 Linear Technology Corporation Lead frame capacitor and capacitively-coupled isolator circuit using the same
WO1998012744A1 (fr) * 1996-09-20 1998-03-26 Tdk Corporation Composants electroniques passifs, elements de circuit integre et plaquette
DE19851458C2 (de) * 1998-11-09 2000-11-16 Bosch Gmbh Robert Monolithisch integrierte Schaltung mit mehreren, einen Nebenschluß nach Masse bildenden Kapazitäten und Verstärkerschaltung
JP3542116B2 (ja) * 2000-09-29 2004-07-14 ユーディナデバイス株式会社 高周波回路
JP2002141463A (ja) * 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体モジュール
JP2004253947A (ja) * 2003-02-19 2004-09-09 Nippon Telegr & Teleph Corp <Ntt> インピーダンス変換回路
JP4272570B2 (ja) * 2004-03-26 2009-06-03 京セラ株式会社 高周波用伝送線路
US8736034B2 (en) * 2005-02-24 2014-05-27 Freescale Semiconductor, Inc. Lead-frame circuit package
US7906839B2 (en) * 2008-07-02 2011-03-15 Stats Chippac, Ltd. Semiconductor device and method of shunt test measurement for passive circuits
US8035458B2 (en) * 2009-03-12 2011-10-11 Stats Chippac, Ltd. Semiconductor device and method of integrating balun and RF coupler on a common substrate
JP5648295B2 (ja) * 2010-02-19 2015-01-07 富士通株式会社 インピーダンス変換器、集積回路装置、増幅器および通信機モジュール
US8791775B2 (en) * 2010-03-30 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming high-attenuation balanced band-pass filter
US8504952B2 (en) * 2010-12-28 2013-08-06 Wilocity, Ltd. Electrostatic discharge (ESD) protection circuit and method for designing thereof for protection of millimeter wave electrical elements
KR101786083B1 (ko) * 2011-03-15 2017-10-17 한국전자통신연구원 데이터 통신 선로 구조 및 데이터 통신 선로 설계 방법
WO2012160755A1 (ja) * 2011-05-24 2012-11-29 パナソニック株式会社 高周波増幅回路
US9065391B1 (en) * 2012-09-17 2015-06-23 Bae Systems Information And Electronic Systems Integration Inc. Method of operating a power amplifier in class F/inverse class F
KR101695320B1 (ko) * 2014-03-18 2017-01-13 한국전자통신연구원 정합 회로를 포함하는 소자 패키지 및 그것의 정합 방법
US10121718B2 (en) * 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9653533B2 (en) * 2015-02-18 2017-05-16 Qualcomm Incorporated Multi-layer interconnected spiral capacitor
FR3038105B1 (fr) * 2015-06-29 2017-08-04 Oberthur Technologies Module equipe d'un condensateur et d'une antenne, avec disposition d'electrode de condensateur amelioree
US9922289B2 (en) * 2015-09-30 2018-03-20 International Business Machines Corporation Quantum nondemolition microwave photon counter based on the cross-Kerr nonlinearity of a Josephson junction embedded in a superconducting circuit
US9960127B2 (en) * 2016-05-18 2018-05-01 Macom Technology Solutions Holdings, Inc. High-power amplifier package
US20180019194A1 (en) * 2016-07-14 2018-01-18 Semtech Corporation Low Parasitic Surface Mount Circuit Over Wirebond IC
JP6926562B2 (ja) * 2017-03-21 2021-08-25 住友電気工業株式会社 光変調器モジュール
US10594266B2 (en) * 2017-12-04 2020-03-17 Nxp Usa, Inc. Multiple-path amplifier with series component along inverter between amplifier outputs
US10530306B2 (en) * 2018-04-13 2020-01-07 Nxp Usa, Inc. Hybrid power amplifier circuit or system with combination low-pass and high-pass interstage circuitry and method of operating same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093640A (en) * 1989-09-29 1992-03-03 Hewlett-Packard Company Microstrip structure having contact pad compensation
JP3506647B2 (ja) * 2000-02-28 2004-03-15 Ｎｅｃエレクトロニクス株式会社 整合回路およびそれを用いた高周波高出力半導体装置
CN101662882A (zh) * 2005-01-25 2010-03-03 财团法人工业技术研究院 高频宽带阻抗匹配的传输孔
CN107430293A (zh) * 2015-03-23 2017-12-01 日本电信电话株式会社 高频传输线路以及光电路
CN106328597A (zh) * 2015-06-30 2017-01-11 住友电气工业株式会社 可在高频下操作的电子设备
CN107306009A (zh) * 2016-04-25 2017-10-31 住友电工光电子器件创新株式会社 在承载体上提供共面线的光发射器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王海滨: "浅析电视电路设计中的阻抗匹配", 《科技传播》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024016905A1 (zh) * 2022-07-21 2024-01-25 青岛海信宽带多媒体技术有限公司 光模块及激光组件

Also Published As

Publication number Publication date
CN111801842B (zh) 2022-03-22
US20220415833A1 (en) 2022-12-29
WO2019172332A1 (en) 2019-09-12

Similar Documents

Publication Publication Date Title
US8431973B2 (en) High frequency semiconductor device
KR100923720B1 (ko) 고주파 전자 회로 탑재의 고주파용 패키지
CN110021595B (zh) 半导体装置
US10396025B2 (en) Semiconductor device and amplifier apparatus
WO2020162217A1 (ja) 光送信器
CN111801842B (zh) 半导体装置
US20200022249A1 (en) Inter-board connection structure
JP7078313B2 (ja) 半導体装置
JP4402310B2 (ja) 高周波用回路基板およびこれを用いた半導体装置
CN103887269A (zh) 高频装置
US11296662B2 (en) High-frequency power amplifier
EP0668615A1 (de) Kunststoff-SMD-Gehäuse für einen Halbleiterchip
US11424240B2 (en) Semiconductor device and amplifier
US10707818B1 (en) RF amplifier with impedance matching components monolithically integrated in transistor die
JP6909837B2 (ja) 高周波低雑音増幅器
JP6430694B2 (ja) 半導体装置
JP2010021961A (ja) 増幅器
JP4164013B2 (ja) 半導体装置
CN114649318A (zh) 功率放大器件和半导体裸片
KR20220012861A (ko) 증폭 장치
CN112737515A (zh) Doherty放大器装置
JP2017046297A (ja) 高周波低雑音増幅器
JPH04140904A (ja) マイクロ波回路において用いられるインピーダンス調整回路
KR20070031219A (ko) 고주파 전자 회로 탑재의 고주파용 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant