JP7078313B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
例えば特許文献１は、半導体発光素子を備える光送信アセンブリを開示する。
特開２００５－２５２２５１号公報
高速・大容量化等に伴い、半導体素子に入力される電気信号の周波数範囲の広帯域化が必要になる。しかしながら、１０ＧＨｚ、２０ＧＨｚ又はそれよりも高い周波数に至るような広帯域でのインピーダンス整合は、これまで検討が不十分であった。
本発明は、広帯域インピーダンス整合を実現することが可能な半導体装置を提供することを目的とする。
本発明の一実施形態に係る半導体装置は、基準電位を有するグランドパターンが設けられた絶縁基板と、絶縁基板上に設けられた半導体素子と、絶縁基板上に設けられ、半導体素子に供給される電気信号が入力される入力端子と、半導体素子と入力端子との間に電気的に接続され、絶縁基板上に設けられた第１の信号線路と、第１の信号線路と入力端子との間に電気的に接続され、第１の信号線路と接続し絶縁基板上に設けられた第２の信号線路と、第２の信号線路に接続され、絶縁基板上に設けられたキャパシタと、を備え、第２の信号線路は、第１の信号線路のインピーダンスよりも低いインピーダンスを有し、キャパシタは、第２の信号線路に接続され第２の信号線路の長手方向に沿って延在するように絶縁基板上に設けられた第１の金属パターンと、グランドパターンの少なくとも一部であり、第１の金属パターンと電気的に結合するように、第１の金属パターンと第２の信号線路との間及び第１の金属パターンと絶縁基板の端部との間に設けられた第２の金属パターンと、を含む。
本発明によれば、広帯域インピーダンス整合を実現することが可能な半導体装置が提供される。
図１は、実施形態に係る半導体装置の概略構成を示す平面図である。 図２は、図１に示される半導体装置の等価回路である。 図３は、図１の信号線路及びキャパシタ並びにその周辺の拡大図である。 図４は、比較例に係る半導体装置の等価回路図である。 図５は、Ｓパラメータのシミュレーション結果を示す図である。 図６は、Ｓパラメータのシミュレーション結果を示す図である。 図７は、Ｓパラメータのシミュレーション結果を示す図である。 図８は、比較例に係る半導体装置の等価回路及びシミュレーション結果を示す図である。 図９は、図３のバリエーションを示す図である。 図１０は、他の実施形態に係る半導体装置の概略構成を示す平面図である。 図１１は、図１０に示される入力側信号線路及びトランジスタチップの拡大図である。 図１２の（ａ）は、図１０に示される半導体装置の等価回路図であり、図１２の（ｂ）は、比較例に係る半導体装置の等価回路図である。 図１３の（ａ）及び（ｂ）は、Ｓパラメータのシミュレーション結果を示す図である。 図１４の（ａ）及び（ｂ）は、入力側信号線路のバリエーションを示す図である。 図１５の（ａ）は、入力側信号線路のバリエーションを示す図であり、図１５の（ｂ）は、出力側信号線路の拡大図である。 図１６は、入力側信号線路のバリエーションを示す図である。 図１７の（ａ）は、図１の信号線路及びキャパシタのバリエーションを示す図であり、図１７の（ｂ）は、信号線路及びキャパシタ並びにその周辺の拡大図である。
［本発明の実施形態の説明］
最初に、本発明の実施形態の内容を列記して説明する。一実施形態に係る半導体装置は、基準電位を有するグランドパターンが設けられた絶縁基板と、絶縁基板上に設けられた半導体素子と、絶縁基板上に設けられ、半導体素子に供給される電気信号が入力される入力端子と、半導体素子と入力端子との間に電気的に接続され、絶縁基板上に設けられた第１の信号線路と、第１の信号線路と入力端子との間に電気的に接続され、第１の信号線路と接続し絶縁基板上に設けられた第２の信号線路と、第２の信号線路に接続され、絶縁基板上に設けられたキャパシタと、を備え、第２の信号線路は、第１の信号線路のインピーダンスよりも低いインピーダンスを有し、キャパシタは、第２の信号線路に接続され第２の信号線路の長手方向に沿って延在するように絶縁基板上に設けられた第１の金属パターンと、グランドパターンの少なくとも一部であり、第１の金属パターンと電気的に結合するように、第１の金属パターンと第２の信号線路との間及び第１の金属パターンと絶縁基板の端部との間に設けられた第２の金属パターンと、を含む。
従来の半導体装置では、半導体素子と入力端子との間に、インピーダンスが一定の信号線路が設けられている。これに対し、上記の半導体装置では、半導体素子と入力端子との間に、第１の信号線路、第２の信号線路及びキャパシタが設けられる。第２の信号線路は、第１の信号線路のインピーダンスよりも低いインピーダンスを有する。このようにインピーダンスの異なる第１の信号線路及び第２の信号線路の２つの信号線路を設けることによって、従来の半導体装置と比較して、より高い周波数帯域までインピーダンスを整合させることができる。それだけでなく、第２の信号線路にキャパシタが接続されるので、さらに高い周波数帯域まで最適なインピーダンスに整合させることができる。
第２の金属パターンのうち、第２の信号線路と第１の金属パターンとの間に位置する部分は、第２の信号線路と電気的に結合するように設けられてよい。これにより、第２の金属パターンと第２の信号線路との電気的な結合を利用して、第２の信号線路に対して分布的にキャパシタンスを与えることができる。
第２の信号線路のインピーダンスは、５０Ω未満であってよい。これにより、第１の信号線路が５０Ω以上のインピーダンスを有する場合に、それよりも低いインピーダンスを有する第２の信号線路を得ることができる。
第１の信号線路は、長手方向に一定の幅を有してよい。これにより、第１の信号線路が長手方向において一定のインピーダンスを有し得るため、所望のインピーダンス設計が容易になる。
第１の信号線路及び第２の信号線路の接続部分は、屈曲していてよい。これにより、一方向における信号線路全体の長さを抑制し、半導体装置を小型化することができる。
第１の信号線路及び第２の信号線路は、Ｌ字状に接続されており、第１の信号線路の一端が、半導体素子と接続し、第１の信号線路の他端が第２の信号線路と接続されており、第１の信号線路の一端側に半導体素子が設けられ、第２の信号線路を挟んで第１の信号線路の一端側とは反対側にキャパシタが設けられてよい。これにより、キャパシタが、半導体素子及び第１の信号線路から比較的離れた（近接し過ぎない）位置に設けられるので、キャパシタと、半導体素子及び第１の信号線路との間の干渉による電気的特性への影響を抑制することができる。
第１の信号線路及び第２の信号線路は、グランドパターンを用いたコプレーナ線路であってよい。これにより、例えば第１の信号線路及び第２の信号線路がマイクロストリップ線路である場合よりも、第１の信号線路及び第２の信号線路を容易に作成することができる。
キャパシタは、第２の信号線路に沿って、第２の信号線路の両側に設けられてもよい。これにより、例えば第２の信号線路の一方側にのみキャパシタを設ける場合よりも、キャパシタを設けるスペースの自由度を向上させることができる。
［本発明の実施形態の詳細］
本発明の実施形態に係る半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明は省略する。
図１は、実施形態に係る半導体装置の概略構成を示す平面図（レイアウト）である。
半導体装置１は、絶縁基板２を含む。絶縁基板２の材質の例は、セラミック（酸化アルミニウム又は窒化アルミニウム等）である。絶縁基板２の比誘電率は、例えば８．８である。絶縁基板２の厚みは、例えば７５０μｍ（７００μｍ～８５０μｍ）である。絶縁基板２は、主面２ａを有する。主面２ａには、金属パターン及び半導体装置１の構成要素が設けられる。金属パターンは、金、銅等で形成されてよい。金属パターンの厚みは、絶縁基板２の厚みよりも十分小さくてよい。金属パターンの厚みは、例えば３μｍ（２μｍ～７μｍ）である。金属パターンのうち、基準電位（例えば０Ｖ）を有する金属パターンを、グランドパターン４０と称し図示する。図において、グランドパターン４０がハッチングで示される。以下、絶縁基板２の主面２ａ上のことを単に「絶縁基板２上」と呼ぶこともある。
半導体装置１は、半導体素子５０を含む。半導体素子５０は、絶縁基板２上に設けられる。半導体素子５０は、光半導体素子又は高周波半導体素子である。光半導体素子の例は、レーザ（ＬＤ：Laser Diode）及び光変調器である。半導体素子５０が光半導体素子の場合、半導体装置１は、ＴＯＳＡ（Transmitter Optical Sub-Assembly）等として用いられてよい。高周波半導体素子の例は、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）、バイポーラトランジスタ等である。
この実施形態では、半導体素子５０が電界吸収型変調器集積レーザ（ＥＭＬ：ElectroAbsorption Modulator Integrated Laser Diode）である例について説明する。半導体素子５０では、レーザ及び変調器が一体化（チップ化）されている。そのような半導体素子５０の構成要素の一部として、図１には、レーザ用電極５１及び変調器用電極５２が示される。レーザ用電極５１は、電源電圧が供給されるように、ワイヤー８１を介して電源端子８０に接続される。変調器用電極５２は、電気信号が供給されるように、ワイヤー６１及びボンディングパターン６１ａを介して後述の第１の信号線路１０に接続される。変調されたレーザ光は、半導体素子５０の端面５２ａから出射される。変調器用電極５２は、ワイヤー６２を介してキャパシタ６３にも接続される。キャパシタ６３は、レジスタ６４及び伝送線路６５を介してグランドパターン４０に接続される。キャパシタ６３及びレジスタ６４は終端回路として機能する。キャパシタ６３は、半導体素子５０とレジスタ６４とを高周波的に接続する。また、終端回路はレジスタ６４だけでも機能する。
半導体装置１は、入力端子７０を含む。入力端子７０は、絶縁基板２上（例えば絶縁基板２上の端部）に設けられる。入力端子７０には、電気信号が入力される。電気信号は、上述の半導体素子５０に供給されるための電気信号である。半導体素子５０がＥＭＬの場合、電気信号は、変調信号である。電気信号は、例えば、１０ＧＨｚ、２０ＧＨｚ又はそれよりも高い周波数に至る周波数成分を含み得る広帯域信号である。電気信号は、例えば伝送線路９０を介して供給される。伝送線路９０は、５０Ω線路であってよい。入力端子７０は、ワイヤー７１を介して伝送線路９０に接続される。入力端子７０は、後述の第２の信号線路２０の一部であってよい。
半導体装置１は、第１の信号線路１０を含む。第１の信号線路１０は、半導体素子５０と入力端子７０との間に電気的に接続され、絶縁基板２上に設けられる。第１の信号線路１０の詳細構成については、後に図３を参照して説明する。なお、「電気的に接続され」は、要素同士が互いに直接接続される態様を含んでよい。
半導体装置１は、第２の信号線路２０を含む。第２の信号線路２０は、第１の信号線路１０と入力端子７０との間に電気的に接続され、絶縁基板２上に設けられる。第２の信号線路２０は、第１の信号線路１０と（直接）接続している。第２の信号線路２０は、第１の信号線路１０のインピーダンスよりも低いインピーダンスを有する。第２の信号線路２０は、第１の部分２１及び第２の部分２２を含んでよい。第１の部分２１は、第１の信号線路１０に接続される部分である。第２の部分２２は、入力端子７０に接続される部分である。第２の信号線路２０の詳細構成については、後に図３を参照して説明する。また、半導体装置１は、第１の信号線路１０及び第２の信号線路とグランドパターンとの間に、ギャップ７５を有する。ギャップは、絶縁基板２の表面が露出された領域である。
半導体装置１は、キャパシタ３０を含む。キャパシタ３０は、第２の信号線路２０に接続される。キャパシタ３０は、絶縁基板２上に設けられる。より具体的に、キャパシタ３０は、第２の信号線路２０とグランドパターン４０との間に接続される。集中定数的な見方をすれば、キャパシタ３０は、入力端子７０から又は第１の信号線路１０からみて、第２の信号線路２０に対して並列に接続される。キャパシタ３０は、第２の信号線路２０の第１の部分２１及び第２の部分２２の境界部分に接続される。キャパシタ３０は、絶縁基板２上に設けられた金属パターンによって形成されるＩＤＣ（Inter Digital Capacitor）である。キャパシタ３０は、互いに電気的に結合するように設けられた金属パターン及びグランドパターンを含んで構成される。したがって、キャパシタ３０は、第２の信号線路２０とグランドパターン４０との間に接続されるキャパシタとして機能する。なお、「電気的に結合するように設けられる」とは、高周波帯域（例えば上述の電気信号の周波数帯域）において、金属パターン同士の間で容量性結合が生じるように、金属パターン同士が離間して設けられることを意味する。離間距離は、例えば、数μｍ～数十μｍ程度であってよい。
キャパシタ３０は、第１の延在部３１及び第２の延在部３２を含む。第１の延在部３１及び第２の延在部３２は、第２の信号線路２０に接続され、第２の信号線路２０の長手方向に沿って延在するように絶縁基板２上に設けられる金属パターン（第１の金属パターン）である。
キャパシタ３０は、第１のグランド部４１及び第２のグランド部４２を含む。第１のグランド部４１及び第２のグランド部４２は、グランドパターン４０の少なくとも一部であり、第１の延在部３１及び第２の延在部３２の両側に位置する金属パターン（第２の金属パターン）である。第１のグランド部４１は、少なくとも第１の延在部３１と電気的に結合するように、第１の延在部３１の両側に設けられてよい。この例では、第１のグランド部４１は、第１の延在部３１と第２の信号線路２０との間及び第１の延在部３１と絶縁基板２の端部との間に設けられる。第２のグランド部４２は、少なくとも第２の延在部３２と電気的に結合するように、第２の延在部３２の両側に設けられてよい。この例では、第２のグランド部４２は、第２の延在部３２と第２の信号線路２０との間及び第２の延在部３２と絶縁基板２の端部との間に設けられる。キャパシタ３０の詳細構成については、後に図３を参照して説明する。
図２は、半導体装置１の等価回路である。半導体装置１のインピーダンス整合への影響の小さい構成要素は、省略されている。等価回路において、入力端子７０から半導体素子５０までの電気信号の経路上に、第２の信号線路２０及びキャパシタ３０、第１の信号線路１０、並びにワイヤー６１がこの順に設けられる。また、半導体素子５０の後段に、ワイヤー６２、キャパシタ６３及びレジスタ６４がこの順に設けられる。ワイヤー６１及びワイヤー６２は、等価回路ではインダクタとして表される。また、図２には、キャパシタ３０の拡大図（詳細図）も示される。この図により、ＩＤＣの容量が分布的に付加していることが分かる。
図３を参照して、第１の信号線路１０、第２の信号線路２０及びキャパシタ３０の詳細について説明する。図３は、図１に示される第１の信号線路１０、第２の信号線路２０及びキャパシタ３０の拡大図である。
図３において、第１の信号線路１０の長手方向の長さ（線路長）を、長さＬ１と称し図示する。第１の信号線路１０の長手方向と直交する方向の長さ（線路幅）を、長さＬ２と称し図示する。第１の信号線路１０は、グランドパターン４０を用いたコプレーナ線路（ＣＰＷ：Coplanar Wave Guide）である。第１の信号線路１０の金属パターンからグランドパターン４０までの距離（スロット幅）を、長さＬ３と称し図示する。第１の信号線路１０は、長手方向に一定の幅を有している（テーパー形状を有していない）。すなわち、長さＬ１にわたって、第１の信号線路１０の幅は長さＬ２で一定である。第１の信号線路１０における第２の信号線路２０とは反対側の端部１０ａは、ボンディングパターン６１ａ及びワイヤー６１（図１）を介して、半導体素子５０（図１）に接続される。ボンディングパターン６１ａは、第１の信号線路１０とは別に設けられてよい。第１の信号線路１０は、５０Ωのインピーダンス（特性インピーダンス）を有するように設計されてよい。そのような第１の信号線路１０の寸法の例は、線路長（長さＬ１）が２００μｍ、線路幅（長さＬ２）が７０μｍ、スロット幅（長さＬ３）が３５μｍである。
図３において、第２の信号線路２０の線路長を、長さＬ４と称し図示する。第２の信号線路２０の線路幅を、長さＬ５と称し図示する。第２の信号線路２０も第１の信号線路１０と同様にコプレーナ線路であってよく、第２の信号線路２０のスロット幅を、長さＬ６と称し図示する。第２の信号線路２０は、例えば３５Ωのインピーダンスを有するように設計されてよい。そのような第２の信号線路２０の寸法の例は、線路長（長さＬ４）が１０００μｍ、線路幅（長さＬ５）が２４０μｍ、スロット幅（長さＬ６）が３５μｍである。この例では、第２の信号線路２０の線路長は、第１の信号線路１０の線路長よりも大きい。具体的に、第２の信号線路２０は、第１の信号線路１０の約５倍の線路長を有する。また、第２の信号線路２０の線路幅は、第１の信号線路１０の線路幅よりも大きい（例えば２倍以上）。具体的に、第２の信号線路２０は、第１の信号線路１０の約３．５倍の線路幅を有する。
第２の信号線路２０において、第１の部分２１及び第２の部分２２の境界Ｂは、第２の信号線路２０の長手方向の中央付近（中央を含む）に位置していてよい。但し、設計の周波数帯域によっては、必ずしも中央付近になるとは限らない。境界Ｂが中央付近に位置する場合、第１の部分２１及び第２の部分２２の各々の線路長は、第２の信号線路２０の線路長の半分になる。
第２の信号線路２０の第１の部分２１は、接続部２１ａを有する。接続部２１ａは、第１の信号線路１０及び第２の信号線路２０の接続部分であり、屈曲している。図３に示される例では、接続部２１ａは、電気信号の進む方向（半導体素子５０に向かう方向）に信号経路が最短となるように９０°の角度を有して屈曲している。接続部２１ａによって、第１の信号線路１０及び第２の信号線路２０がＬ字状に接続される。すなわち、平面視したとき（主面２ａを正面からみたとき）に、第１の信号線路１０及び第２の信号線路２０は、全体としてＬ字形状を有する。この例では、第１の信号線路１０の一端が、半導体素子５０と（ボンディングパターン６１ａ及びワイヤー６１を介して）接続している。第１の信号線路１０の他端が、第２の信号線路２０と接続している。半導体素子５０（図１）は、第１の信号線路１０の一端側に設けられる。キャパシタ３０は、第２の信号線路２０を挟んで第１の信号線路１０の一端側とは反対側に設けられる。なお、図３に示される例では、半導体素子５０は、第１の信号線路１０の長手方向の延長線上に位置する。ただし、半導体素子５０は、第１の信号線路１０の幅方向の延長線上に位置してもよい。その場合、半導体素子５０は、第２の信号線路２０を挟んで、キャパシタ３０とは反対側に位置してもよい。
第２の信号線路２０の第２の部分２２における、境界Ｂとは反対側の端部２２ａは、入力端子７０であってよい。図３に示される例では、第１の部分２１における入力端子７０の部分の線路幅が他の部分の線路幅よりも狭くなっているが、両者の線路幅が同じであってもよい。入力端子７０には、ワイヤー７１（図１）が接続される。第２の信号線路２０の長手方向における入力端子７０とグランドパターン４０との間の距離を、長さＬ７と称し図示する。長さＬ７は、第１の信号線路１０のスロット幅（長さＬ６）と同じであってよい。
キャパシタ３０は、先に図１を参照して説明した第１の延在部３１、第２の延在部３２、第１のグランド部４１及び第２のグランド部４２の他に、基部３３をさらに含む。基部３３は、第２の信号線路２０に直接接続され、第２の信号線路２０と交差する方向に延在する部分である。この例では、基部３３は、第２の信号線路２０における境界Ｂが位置する部分を基端として、第１の信号線路１０及び半導体素子５０とは反対側に向かって延在している。第１の延在部３１及び第２の延在部３２は、基部３３の先端部分３３ａから、互いに反対方向に延在する。キャパシタ３０のうち第１の延在部３１、第２の延在部３２及び基部３３によって構成される部分の、第２の信号線路２０の長手方向における長さを、長さＬ８と称し図示する。第１の延在部３１のパターン幅を、長さＬ９と称し図示する。第２の延在部３２のパターン幅は、第１の延在部３１のパターン幅（長さＬ９）と同じであってよい。
キャパシタ３０の第１の延在部３１は、第２の信号線路２０の第１の部分２１に対向するように設けられる。第１の延在部３１の両側には、第１のグランド部４１が設けられる。第１のグランド部４１は、グランド部分４１ａ、グランド部分４１ｂ及びグランド部分４１ｃを含む。
グランド部分４１ａは、第１の部分２１と第１の延在部３１との間に位置する部分である。グランド部分４１ａは、第１の延在部３１と、第１の延在部３１の長手方向にわたって電気的に結合するように設けられる。グランド部分４１ａは、第１の部分２１とも、第１の部分２１の長手方向にわたって電気的に結合するように設けられる。グランド部分４１ａのうち、第１の延在部３１と対向する部分の長さを、長さＬ１０と称し図示する。グランド部分４１ａのパターン幅を、長さＬ１１と称し図示する。第１の部分２１とグランド部分４１ａとの間の距離を、長さＬ１２と称し図示する。グランド部分４１ａと第１の延在部３１との間の距離を、長さＬ１３と称し図示する。
グランド部分４１ｂは、第１の部分２１を挟んでグランド部分４１ａとは反対側に位置する部分である。グランド部分４１ｂは、第１の延在部３１と、第１の延在部３１の長手方向にわたって電気的に結合するように設けられる。グランド部分４１ｂと第１の延在部３１との間の距離を、長さＬ１４と称し図示する。
グランド部分４１ｃは、グランド部分４１ａ及びグランド部分４２ｂを接続する部分である。グランド部分４１ａは、第１の延在部３１の先端部分３１ａと電気的に結合するように設けられてよい。グランド部分４１ａ、グランド部分４１ｂ及びグランド部分４１ｃは、平面視したときに、第１の延在部３１を内側に含むＵ字形状を有してよい。
キャパシタ３０の第２の延在部３２は、第２の信号線路２０の第２の部分２２に対向するように設けられる。第２の延在部３２の両側には、第２のグランド部４２が設けられる。第２のグランド部４２は、グランド部分４２ａ、グランド部分４２ｂ及びグランド部分４２ｃを含む。
グランド部分４２ａは、第２の部分２２と第２の延在部３２との間に位置する部分である。グランド部分４２ａは、第２の延在部３２と、第２の延在部３２の長手方向にわたって電気的に結合するように設けられる。グランド部分４２ａは、第２の部分２２とも、第２の部分２２の長手方向にわたって電気的に結合するように設けられる。グランド部分４２ａのうち、第２の延在部３２と対向する部分の長さは、グランド部分４１ａのうちの第１の延在部３１と対向する部分の長さ（長さＬ１０）と同じであってよい。グランド部分４２ａのパターン幅は、グランド部分４１ａのパターン幅（長さＬ１１）と同じであってよい。第２の部分２２とグランド部分４２ａとの間の距離は、第１の部分２１とグランド部分４１ａとの間の距離（長さＬ１２）と同じであってよい。グランド部分４２ａと第２の延在部３２との間の距離は、グランド部分４１ａと第１の延在部３１との間の距離（長さＬ１３）と同じであってよい。
グランド部分４２ｂは、第２の部分２２を挟んでグランド部分４２ａとは反対側に位置する部分である。グランド部分４２ｂは、第２の延在部３２と、第２の延在部３２の長手方向にわたって電気的に結合するように設けられる。グランド部分４２ｂと第２の延在部３２との間の距離は、グランド部分４１ｂと第１の延在部３１との間の距離（長さＬ１４）と同じであってよい。
グランド部分４２ｃは、グランド部分４２ａ及びグランド部分４２ｂを接続する部分である。グランド部分４２ｃは、第２の延在部３２の先端部分３２ａと電気的に結合するように設けられてよい。グランド部分４２ａ、グランド部分４２ｂ及びグランド部分４２ｃは、平面視したときに、第２の延在部３２を内側に含むＵ字形状を有してよい。
キャパシタ３０は、全体として、例えば１００ｆＦ（５０ｆＦ～２００ｆＦ程度）のキャパシタンスを有するように設計される。このキャパシタンスは、第２の信号線路２０に対して分布定数的に付与され得る。キャパシタ３０の寸法の例は、キャパシタ３０全体の長さ（長さＬ８）が、６３０μｍ（６２０μｍ～６４０μｍ）である。グランド部分４１ａのうち、第１の延在部３１と対向する部分の長さ（長さＬ１０）は、約３００μｍである。グランド部分４２ａのうちの第２の延在部３２と対向する部分の長さも、同じく約３００μｍであってよい。他の長さＬ９及びＬ１１～Ｌ１４は、いずれも約３０μｍ（２０μｍ～５０μｍ）である。
以上説明した半導体装置１のシミュレーション結果を説明する。シミュレーションにおいて、第１の信号線路１０のインピーダンスは、５０Ωに設定した。第１の信号線路１０の線路長（図３の長さＬ１）は、２００μｍに設定した。第２の信号線路２０のインピーダンスは、３５Ωに設定した。第２の信号線路２０の線路長（図３の長さＬ４）は、１０００μｍに設定した。キャパシタ３０に関する寸法（図３の長さＬ８～Ｌ１４）は、上述の値に設定した。すなわち、長さＬ８は、６３０μｍに設定した。長さＬ１０は、２９５μｍ（約３００μｍ）に設定した。長さＬ９及びＬ１１～Ｌ１４は、いずれも２０μｍに設定した。絶縁基板２の比誘電率は、８．８に設定した。絶縁基板２の厚みは、７５０μｍに設定した。金属パターンの厚みは、３μｍに設定した。ワイヤー６１のインダクタンスは、０．４ｎＨに設定した。ワイヤー６２のインダクタンスは、１．０ｎＨに設定した。キャパシタ６３のキャパシタンスは、１０ｎＦ～１００ｎＦに設定した。レジスタ６４のレジスタンスは、５０Ωに設定した。半導体素子５０には、ＥＭＬを想定したＳパラメータモデルを用いた。
図４に示される比較例に係る半導体装置のシミュレーションも併せて行った。図４に示される半導体装置１Ｅは、半導体装置１（図２）と比較して、第１の信号線路１０、第２の信号線路２０及びキャパシタ３０を有さない一方で、信号線路１０Ｅを有する点において相違する。シミュレーションにおいて、比較例に係る半導体装置１Ｅの信号線路１０Ｅのインピーダンスは、５０Ωに設定し、信号線路１０Ｅの線路長は、第１の信号線路１０及び第２の信号線路２０（図２）の線路長の合計の長さに設定した。
図５に示されるスミスチャートは、半導体装置１の各部におけるＳ１１、すなわちインピーダンスを示す。スミスチャートのセンターは、５０Ωを示す。図５において、周波数＝１５ＧＨｚでのＳ１１が、三角のマーカで示される。１５ＧＨｚは、シミュレーションの周波数０～３０ＧＨｚのセンター周波数になる。図示しないが、この周波数範囲でのＳ１１は、マーカを通る時計回りの軌跡を示す。
マーカＭ１～Ｍ４は、実施形態に係る半導体装置１（図２）のインピーダンスを示す。マーカＭＥは、比較例に係る半導体装置１Ｅ（図４）のインピーダンスを示す。
マーカＭ１は、第１の信号線路１０とワイヤー６１との間の位置（図２の矢印ＡＲ１）から半導体素子５０を見たＳ１１を示す。マーカＭ１で示されるインピーダンスは、容量性を示し且つ５０Ω未満の抵抗値を有する。
マーカＭ２は、第２の信号線路２０と第１の信号線路１０との間の位置（図２の矢印ＡＲ２）から第１の信号線路１０を見たＳ１１を示す。このマーカＭ２は、マーカＭ１を第１の信号線路１０の分だけスミスチャート上で回転させたインピーダンスを示す。マーカＭ２で示されるインピーダンスは、マーカＭ１と異なり、誘導性を示す。
マーカＭ３は、半導体装置１においてキャパシタ３０が無い場合の、入力端子７０から（図２の矢印ＡＲ３）第２の信号線路２０を見たインピーダンスを示す。このマーカＭ３は、マーカＭ２を第２の信号線路２０の分だけスミスチャート上で回転させたインピーダンスを示す。マーカＭ３は、マーカＭ２よりもスミスチャートのセンターに近づく。この例では、マーカＭ３で示されるインピーダンスは、誘導性を示し且つ５０Ωより大きい抵抗値を有する。
マーカＭ４は、半導体装置１においてキャパシタ３０が有る場合の、入力端子７０から（図２の矢印ＡＲ３）第２の信号線路２０を見たインピーダンスを示す。このマーカＭ４は、マーカＭ３をキャパシタ３０の分だけスミスチャート上で回転させたインピーダンスを示す。マーカＭ４は、マーカＭ３よりもスミスチャートのセンターに近づく。この例では、マーカＭ４で示されるインピーダンスは、誘導性を示し且つ５０Ωより大きい抵抗値を有する。
マーカＭＥは、比較例に係る半導体装置１Ｅ（図４）において、入力端子７０から（図４の矢印ＡＲ４）信号線路１０Ｅを見たインピーダンスを示す。マーカＭＥは、マーカＭ１を信号線路１０Ｅの分だけスミスチャート上で回転させたインピーダンスを示す。マーカＭＥは、マーカＭ３及びマーカＭ４よりもスミスチャートのセンターから離れる。この例では、マーカＭＥで示されるインピーダンスは、誘導性を示し且つ５０Ω未満の抵抗値を有する。
図６は、Ｓ１１のグラフを示す。グラフの横軸は周波数を示し、縦軸はＳ１１の大きさ（ｄＢ）を示す。グラフ中に示されるマーカＭ３、Ｍ４及びＭＥは、上述の図４のマーカＭ３、Ｍ４及びＭＥにそれぞれ対応する。この例では、約２３ＧＨｚに至るまでの広帯域な周波数範囲において、マーカＭ３及びＭ４を通る曲線によって示されるＳ１１の大きさが、マーカＭＥを通る曲線によって示されるＳ１１の大きさよりも、全体的に小さくなっている。特に周波数が１０ＧＨｚを超える高周波帯域において、マーカＭＥを通る曲線が上昇傾向にあるのに対し、マーカＭ３及びマーカＭ４を通る曲線では上昇が抑制されている。したがって、半導体装置１では、半導体装置１Ｅよりも広帯域なインピーダンス整合が実現されている。
さらにマーカＭ４及びマーカＭＥについて、図７に示すように、変換特性［Ｅ/Ｏ］も比較する。図７は、図２の半導体素子５０（この例ではＥＭＬ）における電気(Ｅ)から光（Ｏ）の変換特性［Ｅ/Ｏ特性］を示す。グラフの横軸は周波数を示し、縦軸は変換特性の大きさ（ｄＢ）を示す。約２３ＧＨｚに至るまでの広帯域な周波数範囲において、マーカＭ４を通る曲線によって示される変換特性の大きさは、マーカＭＥを通る曲線によって示される変換特性の大きさよりも、全体的に大きくなっている。特に周波数が１０ＧＨｚを超える高周波帯域において、マーカＭ４を通る曲線の方が、マーカＭＥを通る曲線よりも、変換特性が０ｄＢに近い領域が高い周波数まで伸びている。この点からも、半導体装置１では、半導体装置１Ｅよりも広帯域なインピーダンス整合が実現されていることが理解される。
なお、実施形態に係る半導体装置１では、半導体素子５０から入力端子７０に向かうにつれて、比較的高いインピーダンスを有する第１の信号線路１０及び比較的低いインピーダンスを有する第２の信号線路２０がこの順に設けられている。仮に半導体装置１が第１の信号線路１０を有さずに第２の信号線路２０を有する場合には、先に図４～図７を参照して説明した効果は得られない。例えば、図８の（Ａ）に示されるように、ワイヤー６１と入力端子７０との間に第２の信号線路２０のみが接続されている場合、入力端子７０から（矢印ＡＲ５）第２の信号線路２０をみたインピーダンスは、図８の（Ｂ）のマーカＭＦに示されるインピーダンスとなる。マーカＭＦは、マーカＭ１よりもスミスチャートのセンターから離れる。実施形態に係る半導体装置１のように、第１の信号線路１０の有する比較的高いインピーダンスによってスミスチャート上でインピーダンスを回転させ、次いで、第２の信号線路２０の有する比較的低いインピーダンスによってスミスチャート上でインピーダンスを回転させることで、インピーダンスをスミスチャートのセンターに近づけることできる。
以上説明した半導体装置１は、絶縁基板２と、半導体素子５０と、入力端子７０と、第１の信号線路１０と、第２の信号線路２０と、キャパシタ３０とを含む。絶縁基板２には、基準電位（例えば０Ｖ）を有するグランドパターン４０が設けられる。入力端子７０には、半導体素子５０に供給される電気信号が入力される。第１の信号線路１０は、半導体素子５０と入力端子７０との間に電気的に接続され、絶縁基板２上に設けられる。第２の信号線路２０は、第１の信号線路１０と入力端子７０との間に電気的に接続され、絶縁基板２に設けられる。キャパシタ３０は、第２の信号線路２０に接続される。第２の信号線路２０は、第１の信号線路１０のインピーダンスよりも低いインピーダンスを有する。キャパシタ３０は、第１の延在部３１及び第２の延在部３２と、第１のグランド部４１及び第２のグランド部４２とを含む。第１の延在部３１及び第２の延在部３２は、第２の信号線路２０に接続され第２の信号線路２０の長手方向に沿って延在するように絶縁基板２上に設けられる。第１のグランド部４１及び第２のグランド部４２は、グランドパターン４０の少なくとも一部であり、第１の延在部３１及び第２の延在部３２と電気的に結合するように、第１の延在部３１及び第２の延在部３２と第２の信号線路２０との間、及び、第１の延在部３１及び第２の延在部３２と絶縁基板２の端部との間に設けられる。
従来の半導体装置、例えば図４の半導体装置１Ｅでは、半導体素子５０と入力端子７０との間に、インピーダンスが一定（例えば５０Ω）の信号線路１０Ｅが設けられている。これに対し、実施形態に係る半導体装置１では、半導体素子５０と入力端子７０との間に、第１の信号線路１０、第２の信号線路２０及びキャパシタ３０が設けられる。第２の信号線路２０は、第１の信号線路１０のインピーダンスよりも低いインピーダンスを有する。このようにインピーダンスの異なる第１の信号線路１０及び第２の信号線路２０の２つの信号線路を設けることによって、従来の半導体装置１Ｅと比較して、より高い周波数帯域までインピーダンスを整合させることができる（図５のマーカＭ３及びマーカＭＥ）。それだけでなく、第２の信号線路２０にキャパシタ３０が接続されるので、さらに高い周波数帯域まで最適なインピーダンスに整合させることができる（図５～図７のマーカＭ４及びマーカＭＥ）。
第１のグランド部４１及び第２のグランド部４２（第２の金属パターン）のうち、第２の信号線路２０と第１の延在部３１及び第２の延在部３２（第１の金属パターン）との間に位置するグランド部分４１ａ及びグランド部分４２ａは、第２の信号線路２０と電気的に結合するように設けられてよい。これにより、グランド部分４１ａ及びグランド部分４２ａ（第２の金属パターン）と第２の信号線路２０との電気的な結合を利用して、第２の信号線路２０に対して分布的にキャパシタンスを与えることができる。
第２の信号線路２０のインピーダンスは、５０Ω未満であってよい。これにより、第１の信号線路が５０Ω以上のインピーダンスを有する場合に、それよりも低いインピーダンスを有する第２の信号線路２０を得ることができる。
第１の信号線路１０は、長手方向に一定の幅（図３の長さＬ２）を有してよい。これにより、第１の信号線路１０が長手方向において一定のインピーダンスを有し得るため、所望のインピーダンス設計が容易になる。
第１の信号線路１０及び第２の信号線路２０の接続部分（接続部２１ａ）は、屈曲していてよい。これにより、一方向における信号線路（第１の信号線路１０及び第２の信号線路２０）全体の長さを抑制し、半導体装置１を小型化することができる。
第１の信号線路１０及び第２の信号線路２０は、Ｌ字状に接続されており、第１の信号線路１０の信号線路の一端が、半導体素子５０と接続し、第１の信号線路１０の他端が第２の信号線路２０と接続されており、第１の信号線路１０の一端側に半導体素子５０が設けられ、第２の信号線路２０を挟んで第１の信号線路１０の一端側とは反対側にキャパシタ３０が設けられてよい。これにより、キャパシタ３０が、半導体素子５０及び第１の信号線路１０から比較的離れた（近接し過ぎない）位置に設けられるので、キャパシタ３０と、半導体素子５０及び第１の信号線路１０との間の干渉による電気的特性への影響を抑制することができる。また、半導体素子５０が同じに位置に設けられたまま、第１の信号線路１０及び第２の信号線路２０がＬ字状でなく、光信号（出力）と同一方向となるように直線状に接続された場合には、第１の信号線路１０と半導体素子５０とを接続するワイヤー６１が長くなってしまう。ワイヤー６１が長くなると、その分、ワイヤー６１のインダクタンスが大きくなるので、先に図５等を参照して説明したインピーダンス整合が得にくくなる。第１の信号線路１０及び第２の信号線路２０をＬ字状に接続することで、第１の信号線路１０の端部１０ａを半導体素子５０に近づけることができる。その分、ワイヤー６１が短くなるので、インピーダンス整合が得やすくなる。さらに、半導体素子５０及びキャパシタ３０の両方が第２の信号線路２０に対して同じ側に設けられる場合より、半導体素子５０及びキャパシタ３０を、高周波特性において、第１の信号線路１０への影響を小さくできる。
第１の信号線路１０及び第２の信号線路２０は、グランドパターン４０を用いたコプレーナ線路であってよい。これにより、例えば第１の信号線路１０及び第２の信号線路２０がマイクロストリップ線路である場合よりも、第１の信号線路１０及び第２の信号線路２０を容易に作成することができる。
キャパシタ３０は、第２の信号線路２０の第１の部分２１と第２の部分２２との境界部分に接続されてよい。これにより、キャパシタ３０が、第１の部分２１の長さだけ、第１の信号線路１０から離間して設けられるので、第１の信号線路１０ではなく確実に第２の信号線路２０に対してキャパシタ３０を付与することができる。
キャパシタ３０は、ＩＤＣであってよい。これにより、キャパシタを、第２の信号線路２０に沿って分布定数的に配置でき、所望の容量も確保できる。半導体装置の既存のパッケージ内に設置することも可能である。ＩＤＣを第１の信号線路１０及び第２の信号線路２０等の信号線路と同一のマスクパターンにより形成することもできるので、工数を削減できるというメリットもある。なお、キャパシタ３０として、ＩＤＣではなく、スタブ線路又はチップコンデンサ（集中定数素子）を用いることも考えられる。ただし、スタブ線路を用いた場合には、局所的にリアクタンス成分が挿入されるため、分布定数的な効果が得られない。単一のスタブでは、パッケージ内のレイアウトを制約することも考えられる。所望の容量及び分布定数的な効果を得るために複数のスタブ線路を設けると、スタブ線路が占める領域が大きくなり、既存のパッケージ内に設けることが困難になる。この問題は、特にスタブ線路が低インピーダンス線路の場合、第２の信号線路２０の外側に張り出すように設ける必要があるため顕在化する。チップコンデンサを用いる場合は、大きな面積を有するチップコンデンサが必要になり、且つ、所望の容量設計が難しく、そのチップコンデンサを実装するためのスペース（ロウ材の広がりも考慮したスペース）も必要になる。したがって、既存のパッケージ内に設けることが困難になる。
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されない。
第１の信号線路１０及び第２の信号線路２０は、コプレーナ線路以外の線路であってもよい。例えば、第１の信号線路１０及び第２の信号線路２０は、絶縁基板２の裏面（主面２ａと反対側の面）に設けられたグランドパターンを用いたマイクロストリップ線路であってよい。
上記実施形態ではキャパシタが第２の信号線路２０の一方の側に設けられている例について説明したが、キャパシタは第２の信号線路２０の両側に設けられてもよい。図９は、そのようなキャパシタが設けられた信号線路及びその周辺の拡大図である。図９に示される例では、第２の信号線路２０の両側にキャパシタ３０－２がそれぞれ接続される。キャパシタ３０－２は、第１の延在部３１－２、第２の延在部３２－２、基部３３－２、第１のグランド部４１－２及び第２のグランド部４２－２を含む。これらの部分の詳細は、先に説明したキャパシタ３０（図３）の第１の延在部３１、第２の延在部３２、基部３３、第１のグランド部４１及び第２のグランド部４２と同様であるので、ここでは説明を繰り返さない。キャパシタ３０－２全体の長さ（長さＬ８－２）は、キャパシタ３０全体の長さ（図３の長さＬ８）の約半分であり、例えば３１０μｍ（３１０μｍ～３２０μｍ）である。第１のグランド部４１－２のうち、第１の延在部３１－２と対向する部分（図３のグランド部分４１ａに対応する部分）の長さＬ１０－２は、例えば約１３０μｍである。第２のグランド部４２－２のうち第２の延在部３２－２と対向する部分（図３のグランド部分４２ａに対応する部分）の長さも同様である。キャパシタ３０－２の他の部分の長さ（図３のキャパシタ３０に関する長さＬ９及びＬ１１～Ｌ１４に対応する長さ）は、キャパシタ３０の対応する部分の長さと同じであってよい。キャパシタ３０－２のキャパシタンスは、例えば５０ｆＦ（２５ｆＦ～１００ｆＦ程度）である。この例でも境界Ｂは第２の信号線路２０の中央付近に位置しているが、設計周波数帯域によっては、境界Ｂは第２の信号線路２０の中央付近に位置するとは限らない。
図９を参照して説明した例では、キャパシタ３０－２は、第２の信号線路２０の長手方向に沿って、第２の信号線路２０の両側に設けられる。このようなキャパシタ３０－２を用いた場合でも、高い周波数帯域まで最適なインピーダンスに整合させることができる。また、例えば第２の信号線路２０の一方側にのみキャパシタを設ける場合よりも、キャパシタを設けるスペースの自由度を向上させることができる。
半導体素子５０がＥＭＬ等の光半導体素子ではなくＦＥＴ等の高周波デバイスである場合にも、例えばＦＥＴのゲートに入力される電気信号の伝送経路に、第１の信号線路、第２の信号線路及びキャパシタを用いることで、広帯域インピーダンス整合を実現することができる。以下、そのような他の実施形態について説明する。上記実施形態と同じ用語を用いた各要素の技術的な役割はこれまでと同様であるので説明は繰り返さない。
図１０は、他の実施形態に係る半導体装置１０１の概略構成を示す平面図（レイアウト）である。半導体装置１０１は、入力リード１５１、入力側信号線路１５２、トランジスタチップ１５３、出力側信号線路１５４及び出力リード１５５を、それぞれが順に電気的に接続されるように含む。各要素は、ワイヤーを介して電気的に接続される。図９に示される例では、入力リード１５１と入力側信号線路１５２とが、ワイヤー１７１を介して電気的に接続される。入力側信号線路１５２とトランジスタチップ１５３とが、ワイヤー１６１を介して電気的に接続される。トランジスタチップ１５３と出力側信号線路１５４とが、ワイヤー１６２を介して電気的に接続される。出力側信号線路１５４と出力リード１５５とが、ワイヤー１６３を介して電気的に接続される。ワイヤー１６１、１６２、１６３及び１７１の各々は、複数のワイヤーで構成されてよい。
図１０に示される例では、半導体装置１０１の各要素は、ヒートシンク１５６の上に設けられる。ヒートシンク１５６の上には枠体１５８も設けられている。枠体１５８は内部の半導体素子の耐食耐湿のために設けられるハーメチックシール（機密封止）用の枠体である。枠体１５８の材料は、例えばコバールを使用している。この例では、半導体装置１０１の各要素のうち、入力リード１５１及び出力リード１５５が枠体１５８の外側に位置しており、半導体装置１０１の外部と電気的にアクセス可能となっている。半導体装置１０１の他の要素は、枠体１５８の内側に設けられる。ヒートシンク１５６の両端部には、入力リード１５１及び出力リード１５５を受け入れるためのフィードスルー１５７がそれぞれ設けられている。入力リード１５１は、メタライズ部１５１ａ及びワイヤー１７１を介して枠体１５８の内側の要素（この例では入力側信号線路１５２）に電気的に接続される。出力リード１５５は、メタライズ部１５５ａ及びワイヤー１６３を介して枠体１５８の内側の要素（この例では出力側信号線路１５４）に電気的に接続される。
入力リード１５１は、トランジスタチップ１５３にバイアス電圧を供給する。トランジスタチップ１５３がＦＥＴチップの場合、バイアス電圧はゲートパッドに供給されるゲートバイアス電圧である。出力リード１５５は、トランジスタチップ１５３に電源電圧を供給する。トランジスタチップ１５３がＦＥＴチップの場合、電源電圧は、ドレインパッドに供給されるドレイン電圧である。ソースパッドは、基準電位を有するように図示しないビアホールを介してグランドに接続されてよく、この場合ＦＥＴチップは増幅器として機能する。また、入力リード１５１は、電気信号をトランジスタチップ１５３に供給する。電気信号は、例えば、先に説明したような１０ＧＨｚ、２０ＧＨｚ又はそれよりも高い周波数に至る周波数成分を含み得る広帯域信号である。電気信号はトランジスタチップ１５３によって例えば増幅され、出力リード１５５から出力される。
図１１は、入力側信号線路１５２及びトランジスタチップ１５３の拡大図である。まず、トランジスタチップ１５３から説明する。トランジスタチップ１５３のチップサイズは、例えば縦方向の長さが１．５ｍｍで、横方向の長さが０．８ｍｍである。ただし、チップサイズは、出力の大きさ（Ｗ）によって異なっていてよい。
トランジスタチップ１５３は、複数のＦＥＴを含んでよい。図１１には、複数のＦＥＴが並列接続されたフィンガータイプのＦＥＴが例示される。この例では、ゲートフィンガー１５３Ｇ－１、１５３Ｇ－２及び１５３Ｇ－３が、ゲートバスバー１５３Ｇ－Ｂを介してゲートパッド１５３Ｇに接続される。ドレインフィンガー１５３Ｄ－１、１５３Ｄ－２及び１５３Ｄ－３が、ドレインバスバー１５３Ｄ－Ｂを介してドレインパッド１５３Ｄに接続される。ソースフィンガー１５３Ｓ－１、１５３Ｓ－２及び１５３Ｓ－３が、ソースバスバー１５３Ｓ－Ｂを介してソースパッド１５３Ｓに接続される。ゲートパッド１５３Ｇには、ワイヤー１６１がボンディングされる。ドレインパッド１５３Ｄには、ワイヤー１６２がボンディングされる。ソースパッド１５３Ｓは、ビアホールによってグランドに接続される。
次に、入力側信号線路１５２について説明する。入力側信号線路１５２は、絶縁基板１０２（の主面）上に設けられる。絶縁基板１０２は、例えばアルミナ基板（比誘電率９．５程度）である。絶縁基板１０２の厚みは、例えば１００μｍである。入力側信号線路１５２の構成要素である第１の信号線路１１０、第２の信号線路１２０、キャパシタ１３０のパターン及びグランドパターン１４０は、それぞれアルミナ基板上にチタン（Ｔｉ）、金（Ａｕ）を順に設けることで（パターン形成することで）構成されうる。例えば、チタンの厚さは約２００ｎｍ、金の厚さは約３００ｎｍである。
第１の信号線路１１０は、グランドパターン１４０を利用したコプレーナ線路である。グランドパターン１４０は、基準電位を有するように、ビアホール１４５を介してグランド（例えば絶縁基板１０２の裏面パターン）に接続される。ビアホール１４５は、例えば内径が約８０μｍの孔形状を有する。第１の信号線路１１０は、第２の信号線路１２０の長手方向に沿って接続（直線状に接続）される。第２の信号線路１２０は、第１の部分１２１及び第２の部分１２２を含む。第１の部分１２１は、第１の信号線路１１０に接続される部分である。第２の部分１２２における、第１の部分１２１及び第２の部分１２２の境界１００Ｂとは反対側の端部１２２ａは、入力端子１７０であってよい。入力端子１７０は、ワイヤー１７１（図１０）を介して、入力リード１５１に電気的に接続される。
第１の信号線路１１０の線路長（長さＬ１０１）は、例えば約２５０μｍである。第１の信号線路１１０の線路幅（長さＬ１０２）は、例えば約６０μｍである。第２の信号線路１２０のスロット幅（長さＬ１０３）は、例えば３０μｍである。第２の信号線路１２０の線路長（長さＬ１０４）は、例えば約８００μｍである。第２の信号線路１２０の線路幅（長さＬ１０５）は、例えば約２４０μｍである。第２の信号線路１２０のスロット幅（長さＬ１０６）は、例えば約３０μｍである。第１の信号線路１１０の線路幅は、第２の信号線路の線路幅よりも小さい（狭い）。第２の信号線路１２０は、第１の信号線路１１０のインピーダンスよりも低いインピーダンスを有する。この例では、第２の信号線路における第１の部分１２１と第２の部分１２２との境界１００Ｂは、第２の信号線路１２０の長手方向の中央付近（中央を含む）に位置している。
キャパシタ１３０は、第２の信号線路１２０の一方側に設けられている。キャパシタ１３０は、第１の延在部１３１、第２の延在部１３２、基部１３３、第１のグランド部１４１及び第２のグランド部１４２を含む。それぞれの要素の技術的な役割は、先に図３を参照して説明した第１の延在部３１、第２の延在部３２、基部３３、第１のグランド部４１及び第２のグランド部４２と同様であるので、ここでは説明を繰り返さない。キャパシタ１３０全体の長さ（長さＬ１０８）は、例えば約６３０μｍである。第１のグランド部１４１のうち、第１の延在部１３１と対向する部分の長さＬ１１０は、例えば約３００μｍである。第２のグランド部１４２のうち第２の延在部１３２－２と対向する部分の長さも同様である。他の部分の長さ（長さＬ１０９及びＬ１１１～Ｌ１１４）は、いずれも約３０μｍ（２０μｍ～５０μｍ）である。
以上説明したような入力側信号線路１５２がトランジスタチップ１５３の入力側に設けられることにより、高い周波数帯域まで最適なインピーダンスに整合させることができる。これについて、次に等価回路のシミュレーション結果を用いて説明する。
図１２の（ａ）は、図１０に示される半導体装置１０１の等価回路図である。等価回路において、入力端子１７０からトランジスタチップ１５３までの電気信号の経路上に、第２の信号線路１２０及びキャパシタ１３０、第１の信号線路１１０、並びにワイヤー１６１がこの順に設けられる。さらに、トランジスタチップ１５３の後段に、ワイヤー１６２及び出力側信号線路１５４が設けられる。
図１２の（ｂ）は、比較例に係る半導体装置の等価回路である。比較例に係る半導体装置１０１Ｅは、半導体装置１０１と比較して、第１の信号線路１１０、第２の信号線路１２０及びキャパシタ１３０を有さない一方で、信号線路１２２Ｅを有する点において相違する。
図１３を参照してシミュレーション結果を説明する。シミュレーションにおいて、第１の信号線路１１０のインピーダンスは、５０Ωに設定した。第１の信号線路１１０の線路長（図１１の長さＬ１０１）は、２５０μｍに設定した。第２の信号線路１２０のインピーダンスは、３５Ωに設定した。第２の信号線路１２０の線路長（図１１の長さＬ１０４）は、８００μｍに設定した。キャパシタ１３０に関する寸法（図１１の長さＬ１０８～Ｌ１１４）は、上述の値に設定した。すなわち、長さＬ１０８は、６３０μｍに設定した。長さＬ１１０は、２９５μｍ（約３００μｍ）に設定した。長さＬ１０９及びＬ１１１～Ｌ１１４は、いずれも２０μｍに設定した。絶縁基板１０２の比誘電率は、９．５程度に設定した。絶縁基板１０２の厚みは、１００μｍに設定した。金属パターンの厚みは、５００ｎｍに設定した。ワイヤー１６１のインダクタンスは、０．４ｎＨに設定した。ワイヤー１６２のインダクタンスは、０．４ｎＨに設定した。出力側信号線路１５４を含めて出力インピーダンス整合がとられている。トランジスタチップ１５３には、ＦＥＴチップを想定したＳパラメータモデルを用いた。一方で、比較例に係る半導体装置１０１Ｅ（図１２の（ｂ））の信号線路１２２Ｅのインピーダンスは、５０Ωに設定し、信号線路１２２Ｅの線路長は、第１の信号線路１１０及び第２の信号線路１２０の線路長の合計の長さに設定した。
図１３の（ａ）は、半導体装置１０１の各部におけるＳ１１（インピーダンス）を示す。マーカＭ１０１は、第１の信号線路１１０とワイヤー１６１との間の位置（図１２の（ａ）の矢印ＡＲ１０１）からトランジスタチップ１５３を見たインピーダンスを示す。マーカＭ１０２は、第２の信号線路１２０と第１の信号線路１１０との間の位置（図１２の（ａ）の矢印ＡＲ１０２）から第１の信号線路１１０を見たＳ１１を示す。マーカＭ１０４は、入力端子１７０から（図１２の（ａ）の矢印ＡＲ１０３）第２の信号線路１２０を見たインピーダンスを示す。また、マーカＭ１００Ｅは、半導体装置１０１Ｅにおいて、入力端子１７０から（図１２の（ｂ）の矢印ＡＲ１０４）信号線路１２２Ｅを見たインピーダンスを示す。マーカＭ１０４は、マーカＭ１００Ｅよりもスミスチャートのセンター近くに位置している。
図１３の（ｂ）は、Ｓ１１のグラフを示す。先に説明した図６と同様に、約２３ＧＨｚに至るまでの広帯域な周波数範囲において、マーカＭ１０４を通る曲線によって示されるＳ１１の大きさが、マーカＭ１００Ｅを通る曲線によって示されるＳ１１の大きさよりも、全体的に小さくなっている。特に周波数が１０ＧＨｚを超える高周波帯域において、マーカＭ１００Ｅを通る曲線が上昇傾向にあるのに対し、マーカＭ１０４を通る曲線では上昇が抑制されている。したがって、半導体装置１０１では、半導体装置１０１Ｅよりも広帯域なインピーダンス整合が実現されている。
入力側信号線路１５２（図１１）のいくつかのバリエーションについて、図１４の（ａ）、（ｂ）及び図１５の（ａ）を参照して説明する。バリエーションに係る入力側信号線路の各部分の寸法については、とくに説明がある場合を除き、入力側信号線路１５２（図１１）の対応する部分の寸法と同じであってよい。
図１４の（ａ）に示される入力側信号線路１５２－２では、第２の信号線路１２０の両側に、キャパシタ１３０－２がそれぞれ接続される。キャパシタ１３０－２のキャパシタンスは、例えば５０ｆＦ（２５ｆＦ～１００ｆＦ程度）である。キャパシタ１３０－２のうち、第１の延在部１３１－２、第２の延在部１３２－２及び基部１３３－２によって構成される部分の、第２の信号線路１２０の長手方向における長さＬ１０８－２は、例えば約３１０μｍ（２９５μｍ～３２０μｍ）である。第１のグランド部１４１－２のうち、第１の延在部１３１－２と対向する部分の長さＬ１１０－２は、例えば約１３０μｍあるいは約１５０μｍ（１４５μｍ～１５５μｍ）である。第２のグランド部１４２－２のうち第２の延在部１３２－２と対向する部分の長さも同様である。
図１４の（ｂ）に示される入力側信号線路１５２－３では、第１の信号線路１１０－３と第２の信号線路１２０－３とがＬ字状に（屈曲して）接続される。第１の信号線路１１０－３の線路長（長さＬ１０１－３）は、例えば約２４０μｍである。第１の信号線路の線路幅（長さＬ１０２－３）は、例えば約７０μｍである。第２の信号線路の線路長（長さＬ１０４－３）は、例えば約１０００μｍである。第２の信号線路の線路幅（長さＬ１０５－３）は、例えば約２４０μｍである。キャパシタ１３０－３は、第２の信号線路１２０－３の一方側に設けられる。キャパシタ１３０－３のうち、第１の延在部１３１－３、第２の延在部１３２－３及び基部１３３－３によって構成される部分の、第２の信号線路１２０－３の長手方向における長さＬ１０８－３は、例えば６３０μｍ（６２０μｍ～６４０μｍ）である。第１のグランド部１４１－３のうち、第１の延在部１３１－３と対向する部分の長さＬ１１０－３は、例えば約３００μｍ（２９０μｍ～３１０μｍ）である。第２のグランド部１４２－３のうち第２の延在部１３２－３と対向する部分の長さも同様である。
図１５の（ａ）に示される入力側信号線路１５２－４は、図１４の（ｂ）と同様にＬ字状に接続された第１の信号線路１１０－３及び第２の信号線路１２０－３を含む。加えて、第２の信号線路１２０－３の両側に、キャパシタ１３０－４がそれぞれ設けられる。図１５の（ａ）に示されるキャパシタ１３０－４のうち、第１の延在部１３１－４、第２の延在部１３２－４及び基部１３３－４によって構成される部分の、第２の信号線路１２０－３の長手方向における長さＬ１０８－４は、例えば約３１０μｍあるいは約３２０μｍ（２９５μｍ～３４０μｍ）である。第１のグランド部１４１－４のうち、第１の延在部１３１－４と対向する部分の長さＬ１１０－４は、例えば約１３０μｍあるいは約１５０μｍ（１４５μｍ～１６０μｍ）である。第２のグランド部１４２－４のうち第２の延在部１３２－４と対向する部分の長さも同様である。
以上説明した図１４の（ａ）、（ｂ）及び図１５の（ａ）に示される入力側信号線路１５２－２、１５２－３及び１５２－４によっても、入力側信号線路１５２（図１１）と同様に広帯域でインピーダンス整合を実現することができる。また、トランジスタチップ１５３がＦＥＴの場合には、第１の信号線路と第２の信号線路との接続が直線的に接続されても（図１１及び図１４の（ａ））、屈曲的に接続されても（図１４の（ｂ）及び図１５の（ａ））、第１の信号線路とトランジスタチップ１５３との間のワイヤー１６１の長さは変わらないため、インピーダンス整合を得ることができる。
図１５の（ｂ）は、出力側信号線路１５４（図１０）の拡大図である。出力側信号線路１５４では、アルミナ基板上に信号線路１５４ａが形成される。基板の厚み、金属パターンの材質等は、とくに説明がない場合は、先に説明した入力側信号線路１５２（図１１）と同様であってよい。信号線路１５４ａは、グランドパターン１５４ｂを用いたコプレーナ線路である。グランドパターン１５４ｂは、基準電位を有するように、ビアホール１５４ｃを介してグランドに接続される。出力側信号線路１５４の線路長（長さＬ１２１）は、例えば約１０５０μｍである。信号線路１５４ａの線路幅（長さＬ１２２）は、例えば約２４０μｍである。信号線路１５４ａとグランドパターン１５４ｂとの間の距離（長さＬ１２３）は、例えば一律で約３０μｍである。ビアホール１５４ｃの内径は、例えば約８０μｍである。
次に、入力信号線路のさらなるバリエーションについて図１６を参照して説明する。図１６に示される入力信号線路１５２－５も、これまで説明したように第１の信号線路１１０－５及び第２の信号線路１２０－５及びキャパシタ１３０－５を含む。第１の信号線路１１０－５及び第２の信号線路１２０－５の各部分の寸法は、先に図１４の（ｂ）を参照して説明した第１の信号線路１１０－３及び第２の信号線路１２０－３の対応する部分の寸法と同じであってよい。入力信号線路１５２－５では、キャパシタ１３０－５が、第２の信号線路１２０－３の端部に接続される。この例では、第２の信号線路１２０－３における入力側端部に、キャパシタ１３０－５が接続される。キャパシタ１３０－５は、第１の延在部１３１－５、基部１３３－５及び第１のグランド部１４１－５を含む。キャパシタ１３０－５のうち、第１の延在部１３１－５及び基部１３３－５によって構成される部分の、第２の信号線路１２０－３の長手方向における長さＬ１０８－５は、例えば約８００μｍ（７００μｍ～９００μｍ程度）である。第１のグランド部１４１－５のうち、第１の延在部１３１－５と対向する部分の長さＬ１１０－５は、例えば約２００μｍである。他の部分の長さ（図１１のキャパシタ１３０の長さＬ１０９、Ｌ１１１～Ｌ１１４に対応する長さ）は、キャパシタ１３０の対応する部分と同じであってよい。
以上では、周波数帯域の上限周波数が約２３ＧＨｚの場合のインピーダンス整合の例を説明した。一方で、さらに高い周波数帯域（短波長帯域）の場合には、信号線路及びキャパシタの寸法を小さく（長さを短く）することでインピーダンス整合を実現できる。図１７の（ａ）は、そのようなインピーダンス整合のための、信号線路及びキャパシタのバリエーションを示す。図１７の（ａ）に示される第１の信号線路１０－３、第２の信号線路２０－３及びキャパシタ３０－３は、図１に示される第１の信号線路１０、第２の信号線路２０及びキャパシタ３０よりも寸法が小さい。伝送線路９０－３は、第２の信号線路２０－３に接続される入力端子７０－３と、伝送線路９０及びワイヤー７１とを接続する。伝送線路９０－３のインピーダンスは、伝送線路９０のインピーダンスと同じであってよい。
図１７の（ｂ）は、図１７の（ａ）に示される信号線路及びキャパシタ並びにその周辺の拡大図である。以下、寸法の例を説明する。ここで説明する寸法例は、周波数帯域約２５ＧＨｚ～４０ＧＨｚの範囲におけるインピーダンス整合を実現するためのものである。別の周波数帯域においては、別の寸法が採用されてよい。この例では、第２の信号線路２０－３における入力側端部に、キャパシタ３０－３が接続される。
第１の信号線路１０－３の線路長（長さＬ１－３）は１００μｍ、線路幅（長さＬ２－３）は７０μｍ、スロット幅（長さＬ３－３）は４０μｍである。第２の信号線路２０－３の線路長（長さＬ４－３）は１９０μｍ、線路幅（長さＬ５－３）は１００μｍ、スロット幅（長さＬ６－３）は４０μｍである。キャパシタ３０－３のうち、第１の延在部３１－３及び基部３３－３によって構成される部分の、第２の信号線路２０－３の長手方向における長さＬ８－３は、８０μｍである。グランド部４１－３のうち、第１の延在部３１－３と対向する部分の長さＬ１０－３は、４０μｍである。この他のキャパシタ３０－３に関する寸法（図３の長さＬ９、Ｌ１１～Ｌ１４に対応する部分の寸法）は、先に図３を参照して説明した寸法と同じ（例えば２０μｍ）であってよい。このように、図１７の（ｂ）に示される第１の信号線路１０－３の線路長（長さＬ１－３）及び第２の信号線路２０－３の線路長（長さＬ４－３）は、図３に示される第１の信号線路１０の線路長（長さＬ１）及び第２の信号線路２０の線路長（長さＬ４）に対して物理的に短くなりうる。図１７の（ｂ）に示されるキャパシタ３０－３の長さ（長さＬ８－３）も、図１に示されるキャパシタ３０の長さ（長さＬ８）に対して物理的に短くなりうる。キャパシタ３０の位置も、整合条件によっては、図１７の（ｂ）に示されるように、第２の信号線路２０－３の入力側端部に設けられてよい。
以上説明した寸法を有する第１の信号線路１０－３、第２の信号線路２０－３及びキャパシタ３０－３によれば、周波数帯域約２５ＧＨｚ～４０ＧＨｚというかなりの高周波帯域においてもインピーダンス整合が実現される。すなわち、先に図５及び図６を参照して説明した場合と同様に、入力端子からみたインピーダンス（Ｓ１１）がスミスチャートのセンター近くに位置するようになり、また、Ｓ１１の大きさが全体的に小さくなる。
以上説明した実施形態及びバリエーションは、適宜組み合わされてよい。例えば、先に図３等を参照して説明した実施形態における第１の信号線路１０、第２の信号線路２０及びキャパシタ３０として、図１４の（ａ）、（ｂ）、図１５の（ａ）及び図１６を参照して説明した入力側信号線路１５２－２、１５２－３、１５２－４及び１５２－５を用いてもよい。また、図１１の入力側信号線路１５２として、図１７の（ａ）及び（ｂ）を参照して説明した第１の信号線路１０－３、第２の信号線路２０－３及びキャパシタ３０－３を用いてもよい。
１、１０１…半導体装置、１０、１１０…第１の信号線路、２０、１２０…第２の信号線路、３０、１３０…キャパシタ、３１、１３１…第１の延在部（第１の金属パターン）、３２、１３２…第２の延在部（第１の金属パターン）、４０、１４０…グランドパターン、４１、１４１…第１のグランド部（第２の金属パターン）、４２、１４２…第２のグランド部（第２の金属パターン）、５０…半導体素子、７０、１７０…入力端子、１５３…トランジスタチップ（半導体素子）。

Claims (8)

  1. 基準電位を有するグランドパターンが設けられた絶縁基板と、
    前記絶縁基板上に設けられた半導体素子と、
    前記絶縁基板上に設けられ、前記半導体素子に供給される電気信号が入力される入力端子と、
    前記半導体素子と前記入力端子との間に電気的に接続され、前記絶縁基板上に設けられた第１の信号線路と、
    前記第１の信号線路と前記入力端子との間に電気的に接続され、前記第１の信号線路と接続し前記絶縁基板上に設けられた第２の信号線路と、
    前記第２の信号線路に接続され、前記絶縁基板上に設けられたキャパシタと、
    を備え、
    前記第２の信号線路は、前記第１の信号線路のインピーダンスよりも低いインピーダンスを有し、
    前記キャパシタは、
    前記第２の信号線路に接続され前記第２の信号線路の長手方向に沿って延在するように前記絶縁基板上に設けられた第１の金属パターンと、
    前記グランドパターンの少なくとも一部であり、前記第１の金属パターンと電気的に結合するように、前記第１の金属パターンと前記第２の信号線路との間及び前記第１の金属パターンと前記絶縁基板の端部との間に設けられた第２の金属パターンと、を含む、半導体装置。
  2. 前記第２の金属パターンのうち、前記第２の信号線路と前記第１の金属パターンとの間に位置する部分は、前記第２の信号線路と電気的に結合するように設けられる、
    請求項１に記載の半導体装置。
  3. 前記第２の信号線路のインピーダンスは、５０Ω未満である、
    請求項１又は２に記載の半導体装置。
  4. 前記第１の信号線路は、長手方向に一定の幅を有する、
    請求項１～３のいずれか１項に記載の半導体装置。
  5. 前記第１の信号線路及び前記第２の信号線路の接続部分は、屈曲している、
    請求項１～４のいずれか１項に記載の半導体装置。
  6. 前記第１の信号線路及び前記第２の信号線路は、Ｌ字状に接続されており、
    前記第１の信号線路の一端が、前記半導体素子と接続し、前記第１の信号線路の他端が前記第２の信号線路と接続されており、
    前記第１の信号線路の前記一端側に前記半導体素子が設けられ、前記第２の信号線路を挟んで前記第１の信号線路の前記一端側とは反対側に前記キャパシタが設けられる、
    請求項５に記載の半導体装置。
  7. 前記第１の信号線路及び前記第２の信号線路は、前記グランドパターンを用いたコプレーナ線路である、
    請求項１～６のいずれか１項に記載の半導体装置。
  8. 前記キャパシタは、前記第２の信号線路に沿って、前記第２の信号線路の両側に設けられる、請求項１～５及び７のいずれか１項に記載の半導体装置。
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