JP6852841B2 - 半導体装置 - Google Patents
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Description
最初に本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置について以下に図面を参照して説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
図1は、第1実施形態に係る半導体装置を示す図であり、(a)部はその平面図を示し、(b)部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。半導体装置10では、図1に示すように、パッケージ枠体11のキャビティ12内において、入力側整合素子13と半導体チップ14とがベース15上に搭載されている。半導体装置10では、出力側整合素子はパッケージ枠体11内には搭載されていない。半導体装置10では、出力側整合素子はパッケージ枠体11上に設けられた整合パターン16によって実現されている。
図2は、第2実施形態に係る半導体装置を示す図であり、(a)部はその平面図を示し、(b)部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。半導体装置30では、図2に示すように、整合パターン36はパッケージ枠体11のうち、出力側リード18が設けられる辺に隣接した辺にまで延長して設けることができる。これにより、スタブの容量を増大させることができる。別の使い方として、オープンスタブとして延長領域39a,39bの長さを適当に調整することで、リード付け根部でインピーダンスが低くなるようにでき、パッケージ外部のインピーダンスの影響を受けないように整合をとることが可能になる。
図3は、第3実施形態に係る半導体装置を示す図であり、(a)部はその平面図を示し、(b)部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。第2実施形態では出力側のみメタルパターンを拡張したが、図3に示すように、半導体装置40では、入力側もメタルパターン41を拡張している。第2実施形態で言及したように単に入出力のパターンを拡張すると入出力のパターンが近接し、アイソレーションの劣化を招く。そこで入出力パターンの間に接地パターン42を追加することでアイソレーションの劣化を抑制することができる。図3では同じ長さを追加した様になっているが、必ずしも入出力を同じ長さにする必要はない。後述する第4実施形態の複数ポートのパッケージにおいても同様の処理が可能である。
図4は、第4実施形態に係る半導体装置を示す図であり、(a)部はその平面図を示し、(b)部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。図4は、本発明において、複数の半導体チップを搭載した半導体装置50の例を示す。半導体装置50は、典型的には、いわゆるドハティ回路のメインアンプとピークアンプに対応した2つの半導体チップ14a,14bを1つのパッケージ内に搭載したものである。本実施形態では、メインアンプ側とピークアンプ側のそれぞれのリード18a,18b,20a,20bにおいて、接地電位に接続された接地パターン52が設けられている。これにより、メインアンプとピークアンプの間のアイソレーションを高くできる。第2実施形態において説明したように、パッケージ枠体11上の出力側リードが設けられる辺に隣接した側の辺にまで、整合パターン59(延長領域59a,59b)を設ける場合において、接地パターン52を設けることは、入出力間のみならず、メインアンプとピークアンプの間のアイソレーションも向上して、ドハティアンプ用半導体デバイスの特性が向上する。
図5は、第5実施形態に係る半導体装置を示す図であり、(a)部はその平面図を示し、(b)部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。第1実施形態では出力側には整合素子は搭載しないこととしたが、本実施形態に係る半導体装置60では、図5に示すように、小型の出力側整合素子64を搭載することも可能である。ただし、整合素子が小型化すると、例えば容量素子であれば容量が低下することから、十分に整合を取ることが困難になる。この場合においても、本発明にしたがってパッケージ枠体11上に整合パターン36を設けることで、十分に整合を取ることができるようになる。本実施形態では、出力側整合素子64は出力側リード18との間をボンディングワイヤで電気的に接続しているが、直接半導体チップ14の出力端子と接続する方法や出力側メタライズパターン39と接続する方法を採用することもできる。
図6は、第6実施形態に係る半導体装置を示す図であり、(a)部はその平面図を示し、(b)部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。第1実施形態のパッケージ枠体11は、入力側整合素子13や半導体チップ14を収容するキャビティ12を構成するためにベース15上に配置されていたが、図6に示すように、本実施形態に係る半導体装置70のパッケージ枠体71はベース75の周囲を取り囲んだ構造を有している。すなわち、本実施形態のパッケージ枠体71はパッケージ本体の周辺を構成するだけで、キャビティを構成していない。本実施形態においてもパッケージ枠体71上に整合パターン16を配置したことで、第1実施形態と同様にパッケージの小型化が実現できる。
図7は、第7実施形態に係る半導体装置を示す図であり、(a)部はその平面図を示し、(b)部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。本実施形態は、第2実施形態において整合パターン(延長領域)を複数の細片に分離したものである。この半導体装置80では、分離された整合パターン86a,86bの接続数によって整合状態を調整することができる。分離された整合パターン86a,86b同志の接続には、たとえば銀ペーストなどの導電性部材(接続部81)を採用することができる。
図8は、第8実施形態に係る半導体装置を示す図であり、(a)部はその平面図を示し、(b)部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。図8に示すように、半導体装置90では、リードの左右に延長している整合パターン96の長さを意図的に変えることで広い帯域で特性向上ができる。第3実施形態で言及したが、オープンスタブとしてリードの付け根でインピーダンスを低くするような使い方をした場合、インピーダンスが低くなる周波数は狭い範囲に留まる。そこで、それぞれ長さの異なるパターンで異なる周波数で作用するようにすれば同じ長さの場合よりもより広い周波数範囲で効果がでるようにできる。
Claims (5)
- 第1リードと、
第2リードと、
パッケージ枠体と、
前記パッケージ枠体上に配置され、その上に前記第1リードが接合されるとともに、前記第1リードが設けられる前記パッケージ枠体の辺に隣接した他の辺にまで延長されている第1延長領域を有する第1メタライズパターンと、
前記パッケージ枠体上に配置され、その上に前記第2リードが接合されるとともに、前記第2リードが設けられる前記パッケージ枠体の辺に隣接した他の辺にまで延長されている第2延長領域を有する第2メタライズパターンと、
前記第1リードおよび前記第2リードが設けられる前記パッケージ枠体の辺に隣接した他の辺の上に設けられた前記第1延長領域と前記第2延長領域との間に設けられ、接地電位に接続される第1接地パターンと、
前記第1リードと接続される第1整合素子と、
前記第1整合素子と前記第2リードとの間に接続される半導体チップと、
を備える半導体装置。 - 前記第1リード、前記第2リード、前記第1メタライズパターン、前記第2メタライズパターン、前記第1整合素子、及び、前記半導体チップの組が複数内蔵されている、請求項1に記載の半導体装置。
- 前記パッケージ枠体上の複数の前記第1メタライズパターンの間、及び、複数の前記第2メタライズパターンの間には、接地電位に接続される第2接地パターンが設けられている、請求項1に記載の半導体装置。
- 前記第2メタライズパターンには第2整合素子が電気的に接続されている、請求項1に記載の半導体装置。
- 前記第2メタライズパターンの前記延長領域は、接続数を変更可能に複数に分割されている、請求項1に記載の半導体装置。
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