CN114759888A - 具有串联耦合的输出键合线阵列和并联电容器键合线阵列的rf放大器 - Google Patents

Abstract

本公开涉及具有串联耦合的输出键合线阵列和并联电容器键合线阵列的RF放大器。各种实施例涉及实施分离键合线的封装射频(RF)放大器装置，其中输出电容器的直接接地连接被一组键合线替换，所述一组键合线在与将晶体管的输出连接到输出焊盘的导线相反的方向上连接到接地。这样做是为了减少与RF放大器装置的输出相关联的各种键合线之间的互感的影响。

Description

具有串联耦合的输出键合线阵列和并联电容器键合线阵列的 RF放大器

技术领域

本文所公开的各种实施例大体上涉及包括作为电感元件的键合线的放大器电路。

背景技术

可以使用键合线阵列将封装射频(RF)晶体管耦合到其它无源元件。这些键合线阵列充当电感器，并且有些被设计成例如与封装RF晶体管相关联的输入和输出无源电路的一部分。这些键合线阵列之间由于互感而相互作用，这会影响使用键合线阵列的电路的特性。

发明内容

根据本发明的第一方面，提供一种封装射频(RF)放大器装置，包括：

装置基板；

输入引脚，其耦合到所述装置基板；

输出引脚，其耦合到所述装置基板；

晶体管管芯，其耦合到所述装置基板，其中所述晶体管管芯包括晶体管、耦合到所述输入引脚的晶体管输入端以及耦合到所述输出引脚的晶体管输出端；

输出阻抗匹配电路，其耦合到所述输出引脚和所述晶体管输出端，其中所述输出阻抗匹配电路包括

第一组键合线，其耦合在所述输出引脚与所述晶体管输出之间，

输出电容器，其包括第一端和第二端，

第二组键合线，其耦合在所述晶体管输出与所述输出电容器的第一端之间，以及

第三组键合线，其耦合在所述输出电容器的所述第二端与接地参考节点之间，其中所述第三组键合线基本上平行于所述第一和第二组键合线。

根据一个或多个实施例，所述输出电容器是集成无源装置。

根据一个或多个实施例，所述输出电容器的所述第一和第二端在所述集成无源装置的相反侧上。

根据一个或多个实施例，所述输出电容器的所述第一和第二端在所述集成无源装置的同一侧上。

根据一个或多个实施例，所述第三组键合线中的键合线使所述第一组键合线中的键合线与所述第二组键合线中的键合线之间屏蔽。

根据一个或多个实施例，第三组键合线使所述第一组键合线与所述第二组键合线之间屏蔽。

根据一个或多个实施例，所述接地参考节点是凸缘。

根据一个或多个实施例，所述接地参考节点是所述晶体管管芯上的接地焊盘。

根据一个或多个实施例，所述第一键合线、所述第二组键合线和所述第三组键合线具有轮廓，所述轮廓被配置成增加所述第一组与第三组键合线之间的电磁耦合，降低所述第一组与第二组键合线之间的电磁耦合，以及降低所述第二组与第三组键合线之间的电磁耦合。

根据一个或多个实施例，封装RF放大器装置另外包括输入阻抗匹配电路，其包括

第一连接节点，

输入并联电容器，其具有连接到接地的第一端和连接到所述第一连接节点的第二端，

第四组键合线，其耦合在所述输入引脚与所述第一连接节点之间，

第五组键合线，其耦合在所述第一连接节点与所述晶体管输入端之间。

根据本发明的第二方面，提供一种制造RF放大器装置的方法，所述方法包括以下步骤：

将输入引脚耦合到装置基板；

将输出引脚耦合到所述装置基板；

将晶体管管芯在所述输入与输出引脚之间耦合到所述装置基板，其中所述晶体管管芯包括晶体管和晶体管输入端；

将输出阻抗匹配电路耦合在所述输出引脚与所述晶体管输出端之间，其中所述输出阻抗匹配电路包括

第一组键合线，其耦合在所述输出引脚与所述晶体管输出之间，

输出电容器，其包括第一端和第二端，

第二组键合线，其耦合在所述晶体管输出与所述输出电容器的第一端之间，以及

第三组键合线，其耦合在所述输出电容器的所述第二端与接地参考节点之间，其中所述第三组键合线基本上平行于所述第一和第二组键合线。

根据一个或多个实施例，将输出阻抗匹配电路耦合在所述输出引脚与所述晶体管输出端之间包括将所述第一组键合线耦合在所述输出引脚与所述晶体管输出之间，将所述输出电容器耦合到所述装置基板，其中所述输出电容器包括第一端和第二端，将所述第二组键合线耦合在所述晶体管输出与所述输出电容器的第一端之间，并且将所述第三组键合线耦合在所述输出电容器的所述第二端与所述接地参考节点之间。

根据一个或多个实施例，，所述输出电容器是集成无源装置。

根据一个或多个实施例，，所述输出电容器的所述第一和第二端在所述集成无源装置的相反侧上。

根据一个或多个实施例，，所述输出电容器的所述第一和第二端在所述集成无源装置的同一侧上。

根据一个或多个实施例，所述第三组键合线中的键合线在所述第一组键合线中的键合线与所述第二组键合线中的键合线之间。

根据一个或多个实施例，该方法另外包括将输入阻抗匹配电路耦合在所述输入引脚与所述晶体管输入端之间，其中耦合所述输入阻抗匹配电路包括将具有第一端和第二端的输入并联电容器耦合到所述装置基板，并且将所述第一端耦合到接地并将所述第二端耦合到第一连接节点，将第四组键合线耦合在所述输入引脚与所述第一连接节点之间，将第五组键合线耦合在所述第一连接节点与所述晶体管输入端之间。

根据本发明的第三方面，提供一种射频(RF)放大器，包括：

晶体管管芯，其具有晶体管和晶体管输出端；

输出阻抗匹配电路，其耦合到所述输出引脚和所述晶体管输出端，其中所述输出阻抗匹配电路包括

第一组键合线，其耦合在所述输出引脚与所述晶体管输出之间，

输出电容器，其包括第一端和第二端，

第二组键合线，其耦合在所述晶体管输出与所述输出电容器的第一端之间，以及

第三组键合线，其耦合在所述输出电容器的所述第二端与接地参考节点之间，其中所述第三组键合线基本上平行于所述第一和第二组键合线。

根据一个或多个实施例，，所述输出电容器是集成无源装置。

根据一个或多个实施例，，所述第三组键合线中的键合线在所述第一组键合线中的键合线与所述第二组键合线中的键合线之间。

附图说明

当结合以下图式考虑时，可以通过参考具体实施方式和权利要求书来获得对主题的更完整的理解，其中类似附图标记在各图中指代相似元件。

图1是RF功率放大器电路的示意图；

图2是体现图1的电路的实例的RF放大器装置的布局的俯视图；

图3包括图2沿着线3-3的横截面侧视图；

图4是使用分离键合线的RF功率放大器电路的实施例的示意图；

图5是体现图4的电路的实例的RF放大器装置的布局的实施例的俯视图；

图6包括根据示例实施例的图5沿着线6-6的横截面侧视图；

图7是体现图4的电路的实例的RF放大器装置的布局的另一实施例的俯视图；

图8示出了可以在图5和7的装置中使用的输出并联电容器的实施例的俯视图；

图9示出了可以在图5和7的装置中使用的输出并联电容器的实施例的俯视图；

图10是示出使用图8的并联电容器的键合线连接的图5的装置的简化侧视图；

图11是示出使用图9的并联电容器的键合线连接的图5的装置的简化侧视图；

图12是示出使用图8的并联电容器的键合线连接的图7的装置的简化侧视图；

图13是示出使用图9的并联电容器的键合线连接的图7的装置的简化侧视图；并且

图14是用于制造封装RF功率放大器装置(例如，图5或图7的装置)的方法的流程图，所述封装RF功率放大器装置包括根据各种示例实施例的输入和输出阻抗匹配电路的实施例。

具体实施方式

描述和附图示出了本发明的原理。因此将了解，本领域的技术人员将能够设计各种布置，尽管本文中未明确地描述或示出所述布置，但所述布置体现本发明的原理并且包括在本发明的范围内。此外，本文中所引述的所有例子主要意在明确地用于教学目的，以帮助读者理解本发明的原理和由发明人提供的用以深化本领域的概念，并且所有例子应视为并不限于此类特定引述例子和条件。另外，除非另外指明(例如，“或另外”或“或在替代方案中”)，否则如本文所使用的术语“或”指代非排斥性或(即，和/或)。并且，本文所描述的各种实施例不一定相互排斥，因为一些实施例可以与一个或多个其它实施例组合从而形成新的实施例。

当存在于使用封装RF晶体管的功率放大器电路中时，互感会影响功率放大器电路的总体性能和操作特性。本文公开了使用“分离”键合线阵列的功率放大器电路架构的实施例，这减少了功率放大器电路输出处的键合线互感的潜在负面影响。

图1是RF功率放大器电路100的示意图。电路100包括输入102(例如，第一导电封装引脚)、输入阻抗匹配电路110、晶体管140、输出阻抗匹配电路150和输出引脚104(例如，第二导电封装引脚)。输入102和输出104中的每一个可以更一般化地被称作“RF输入/输出(I/O)”。

输入102和输出104各自可以包括被配置成使得电路100能够与外部电路系统(图中未示)电耦合的导体。更具体地说，输入102和输出104物理地定位成跨在装置封装的外部和内部之间。输入阻抗匹配电路110电耦合在输入102与晶体管140的第一端142(例如，栅极端)之间。类似地，输出阻抗匹配电路150电耦合在晶体管140的第二端144(例如，漏极端)与输出104之间。晶体管140的第三端145(例如，源极端)耦合到接地参考节点。

晶体管140是电路100的主要有源部件。晶体管140包括控制端142和两个导电端144、145，其中导电端144、145在空间和电气上被可变导电性沟道分离。例如，晶体管140可以是包括栅极端(控制端142)、漏极端(第一导电端144)和源极端(第二导电端145)的场效应晶体管(FET)。使用通常应用于FET的命名法，晶体管140的栅极端142耦合到输入阻抗匹配电路110，晶体管140的漏极端144耦合到输出阻抗匹配电路150，并且晶体管140的源极端145耦合到接地(或另一基准电压)。通过改变提供到晶体管140的栅极端的控制信号，可以调制晶体管140的导电端144、145之间的电流。

如上所述，输入阻抗匹配电路110电耦合在输入102与晶体管140的第一端142(例如，栅极端)之间。输入阻抗匹配电路110被配置成在节点102处将晶体管140的栅极阻抗变换(例如，升高)到更高的(例如，中间或更高)阻抗电平(例如，在从约2欧姆到约10欧姆或更高的范围内)。

输入阻抗匹配电路110包括耦合在输入102与第一节点115(还被称作“连接节点”)之间的第一串联电感元件112(例如，第一组键合线)。除了用于在输入102与节点115之间建立电连接之外，第一电感元件112还可以将电抗添加到由输入阻抗匹配电路110提供的最终变换阻抗上。

串联电感元件116(例如，第二组键合线)耦合在输入102(或更具体地说，电感112或连接节点115)与晶体管140的控制端142之间。因此，电感元件112、116彼此串联连接在晶体管140的输入102与控制端142之间。并联电容114的第一端耦合到连接节点115，并且并联电容114的第二端耦合到接地(或另一基准电压)。

在电路100的输出侧上，输出阻抗匹配电路150耦合在晶体管140的第一导电端144(例如，漏极端)与输出104之间。输出阻抗匹配电路150被配置成将电路100的输出阻抗与可以耦合到输出104的外部电路或部件(图中未示)的输入阻抗相匹配。输出阻抗匹配电路150可以具有多个不同电路配置中的任一个，并且图1中仅示出一个例子。更具体地说，在图1所示的非限制性例子中，输出阻抗匹配电路150包括两个电感元件152、154和并联电容156。第一电感元件152(例如，第三组键合线)耦合在晶体管140的第一导电端144(例如，漏极端)与输出104之间。第二电感元件154(例如，第四组键合线)耦合在晶体管140的第一导电端144与对应于另一RF低阻抗点的节点159之间。并联电容156的第二端耦合到接地(或耦合到另一基准电压)。

例如，图2是体现图1的电路100的实例的RF放大器装置200的布局的俯视图，并且其可用于提供Doherty放大器中的放大器和匹配网络的部分。另外，RF放大器装置200的两个实例可以并入到封装上，以提供用于Doherty放大器中的两个放大器。图3包括图2沿着线3-3的横截面侧视图。

装置200包括凸缘201(或“装置基板”)，所述凸缘201包括厚度足以为装置200的各种电子部件和元件提供结构支撑的刚性导电基板。另外，凸缘201可以充当用于晶体管管芯240和安装在凸缘201上的其它装置的散热器。凸缘201具有顶表面和底表面(在图2中仅可见顶表面的中心部分)，以及对应于装置200的周界的基本上是矩形的周界。

凸缘201由导电材料形成，并且可用于为装置200提供接地参考节点。例如，各种部件和元件可以具有电耦合到凸缘201的端，并且当装置200并入到较大电力系统中时，凸缘201可以电耦合到系统接地。至少凸缘201的顶表面由导电材料层形成，并且可能所有的凸缘201由块状导电材料形成。

隔离结构(图3的203)附接到凸缘201的顶表面。由刚性电绝缘材料形成的隔离结构203在装置的导电构件之间(例如，引脚202、204与凸缘201之间)提供电隔离。隔离结构203具有框架形状，其包括具有中心开口的基本上封闭的四边结构。隔离结构203可能具有基本上是矩形的形状，或隔离可能具有另一形状(例如，环圈、椭圆形，等等)。

通过隔离结构203中的开口暴露的凸缘201的顶表面的一部分在本文中被称作装置200的“有源区域”。晶体管管芯240连同集成无源装置(IPD)组件213和255放置在装置200的有源装置区域内，稍后将更详细地描述。例如，晶体管管芯240和IPD组件213和255可以使用导电环氧树脂、焊料、焊料凸点、烧结和/或共晶键耦合到凸缘201的顶表面。

装置200容纳表示电路100(图1)的物理实施方案的放大路径。当并入到Doherty放大器中时，放大路径可对应于主放大器路径或峰化放大器路径。

装置200包括输入引脚202(例如，图1的输入102)、输出引脚204(例如，图1的输出204)、晶体管管芯240(例如，图1的晶体管140)、输入阻抗匹配电路210(例如，图1的输入阻抗匹配电路110)和输出阻抗匹配电路250(例如，图1的输出阻抗匹配电路150)。可以在IPD组件213内实施输入阻抗匹配电路210的一些部件，并且可以在IPD组件255内实施输出阻抗匹配电路250的部件中的一些。

输入引脚202和输出引脚204在中心开口的相对侧上安装在隔离结构203的顶表面上，并且因此输入引脚202和输出引脚204在凸缘201的顶表面上方抬升，并且与凸缘201电隔离。一般来说，输入引脚202和输出引脚204被定向成允许键合线附接在输入引脚202和输出引脚204与隔离结构203的中心开口内的部件和元件之间。

晶体管管芯240包括集成功率FET，其中FET具有控制端(例如，栅极端)和两个导电端(例如，漏极端和源极端)。晶体管管芯240内的FET的控制端通过输入阻抗匹配电路210耦合到输入引脚202。更具体地说，功率晶体管管芯240包括晶体管输入端242(例如，导电键合焊盘)，所述晶体管输入端242在功率晶体管管芯240内电连接到集成在管芯240内的单级或末级FET的控制端(例如，栅极端)。另外，晶体管管芯240内的FET的一个导电端(例如，漏极端)通过输出阻抗匹配电路250耦合到输出引脚204。晶体管管芯240内的FET的其它导电端(例如，源极端)通过管芯240电耦合到凸缘201(例如，耦合到接地)。

IPD组件213还可以包括基础半导体基板282(例如，硅基板、碳化硅基板、GaN基板或另一类型的半导体基板，其在本文中可被称作“IPD基板”)以及交替电介质217与图案化导电层的构建结构。如将在下文更详细地论述的，输入阻抗匹配电路210的并联电容器214(例如，图1的电容器114)在IPD组件213内与第一端和第二端一体形成，所述第一端电连接到IPD组件213的顶表面处的导电键合焊盘215，并且所述第二端使用到达IPD组件213的底表面上的导电层286的穿基板通孔226电连接到导电凸缘201(例如，电连接到接地)。

例如，输入阻抗匹配电路210可以包括两个电感元件212、216(例如，图1的电感元件112、116)和并联电容器213(例如，图1的并联电容114)。第一电感元件212(例如，图1的电感元件112)可以实施成耦合在输入引脚202与IPD组件213的顶表面上的导电键合焊盘215(例如，对应于图1的连接节点115)之间的第一组键合线。第二电感元件216(例如，图1的电感元件116)可以实施成耦合在键合焊盘215(对应于图1的连接节点115)与晶体管管芯240的输入端242之间的第二组键合线。

并联电容器213(例如，图1的并联电容器114)的第一电极(或端)电耦合到导电键合焊盘215(并且因此耦合到键合线216)，并且并联电容器214的第二电极(或端)(例如，使用延伸穿过半导体基板的导电穿基板通孔226)电耦合到导电凸缘。

IPD组件255还可以包括基础半导体基板266(例如，在本文中可以被称作“IPD基板”)以及交替电介质257与图案化导电层的构建结构。如下文将更详细地论述的，输出阻抗匹配电路250的并联电容器256(例如，图1的电容器156)在IPD组件255内与第一端和第二端一体形成，所述第一端电连接到IPD组件255的顶表面处的导电键合焊盘259，并且第二端使用到达IPD组件255的底表面上的导电层268的穿基板通孔272电连接到导电凸缘201(连接到接地)。

首先，将更详细地描述通过输出阻抗匹配电路250的晶体管管芯240与输出引脚204之间的连接。更具体地说，输出引脚204通过输出阻抗匹配电路250的实例电耦合到晶体管管芯240的第二端244。第二端244继而又电耦合到晶体管管芯240内的FET的漏极端。

例如，输出阻抗匹配电路240可以包括两个电感元件252、254(例如，图1的电感元件152、154)和并联电容器256(例如，图1的并联电容156)。第一电感元件252(例如，图1的电感元件152)可以实施成耦合在输出引脚204与晶体管管芯240的顶表面上的导电键合焊盘244(例如，对应于图1的端144)之间的第三组键合线。第二电感元件254(例如，图1的电感元件154)可以实施成耦合在键合焊盘259(对应于图1的连接节点159)与晶体管管芯240的键合焊盘244之间的第四组键合线。

并联电容器256(例如，图1的并联电容器156)的第一电极(或端)电耦合到导电键合焊盘259(并且因此耦合到键合线254)，并且并联电容器256的第二电极262(或端)(例如，使用延伸穿过半导体基板266的导电穿基板通孔272)电耦合到导电凸缘。

装置200并入在空气腔封装中，其中晶体管管芯240、IPD组件213和255以及各种其它部件位于封闭的空气腔内。基本上，空气腔以凸缘201、隔离结构203以及覆盖并接触隔离结构203和引脚202和204的罩盖(图中未示)为界。在图2中，罩盖的示例内部周界由虚线方框209指示，而外部周界将大致与凸缘201的外部周界对准。可替换的是，装置200的部件可以并入到包覆模制封装(即，有源装置区域内的电气部件由非导电模制化合物包封且其中引脚202和240的部分也可以由模制化合物包围的封装)中。在包覆模制封装中，可以不包括隔离结构。

由于两个键合线阵列的并联布置，在键合线阵列254(其充当并联电感器154)与键合线阵列252(其充当输出馈送电感器142)之间存在正磁耦合，因为键合线阵列极为接近。此正磁耦合产生正互感。然而，这种正互感在输出匹配网络150设计中引起了相当大的挑战。

现在将描述减少输出匹配网络键合线阵列252、254之间的互耦合的实施例。这些实施例可以减少或消除键合线阵列252与254之间的正互感并且明显改进匹配网络变换。

这些实施例将键合线阵列252“分离”为正向和反向键合线阵列。如本文中所使用，如用于描述键合线阵列的术语“分离”，意味着添加额外组键合线以将并联电容器的端连接到接地。正向键合线阵列将晶体管管芯的第二端连接到输出并联电容器的顶板。反向键合线阵列将输出并联电容器的底板连接到封装凸缘或连接到晶体管管芯的接地节点。

所提出的分离键合线阵列的布置电磁耦合到输出键合线阵列，其耦合方式使得在它们之间产生有效的负互感。此外，当使用多重显示的(multi-up)RF晶体管时，这种布置屏蔽了输出键合线阵列使其免于耦合(电耦合和磁耦合)到并联电感器键合线阵列，并且还屏蔽了耦合到相邻路径的RF信号路径。分离键合线布置还改进了阻抗变换，从而潜在地消除了对键合后匹配网络的需要。分离键合线布置还改进了键合线阵列216与254之间的隔离。最后，分离键合线布置消除了对输出IPD组件中的穿基板通孔(TSV)的需要，这有助于提高装置的可靠性并降低与形成TSV相关联的复杂性。

图4是使用分离键合线的RF功率放大器电路400的实施例的示意图。在实施例中，电路400包括输入402(例如，第一导电封装引脚)、输入阻抗匹配电路410、晶体管440、输出阻抗匹配电路450和输出引脚404(例如，第二导电封装引脚)。输入402和输出404中的每一个可以更一般化地被称作“RF输入/输出(I/O)”。

输入阻抗匹配电路410可以被称作“输入电路”。类似地，输出阻抗匹配电路450可以被称作“输出电路”。虽然输入和输出阻抗匹配电路410、450的晶体管440和各种元件被示为单个部件，但这仅出于易于解释的目的来描述。本领域的技术人员基于本文描述将理解，晶体管440和/或输入阻抗匹配电路410和输出阻抗匹配电路450的某些元件可以各自被实施为多个部件(例如，彼此并联或串联连接)。另外，实施例可以包括单路径装置(例如，包括单个输入引脚、输出引脚、晶体管等)、双路径装置(例如，包括两个输入引脚、输出引脚、晶体管等)，和/或多路径装置(例如，包括两个或更多个输入引脚、输出引脚、晶体管等)。另外，输入/输出引脚的数目可以与晶体管的数目不同(例如，对于给定的一组输入/输出引脚，可以存在多个并联工作的晶体管)。因此，下文中对晶体管440以及输入阻抗匹配电路410和输出阻抗匹配电路450的各种元件的描述并不意图将本发明主题的范围仅限制到所示出的实施例。

输入402和输出404各自可以包括被配置成使得电路400能够与外部电路系统(图中未示)电耦合的导体。更具体地说，在实施例中，输入402和输出404物理地定位成跨在装置封装的外部与内部之间。输入阻抗匹配电路410电耦合在输入402与晶体管440的第一端442(例如，栅极端)之间。类似地，输出阻抗匹配电路450电耦合在晶体管440的第二端444(例如，漏极端)与输出404之间。晶体管440的第三端445(例如，源极端)耦合到接地参考节点。

根据实施例，晶体管440是电路400的主要有源部件。晶体管440包括控制端442和两个导电端444、445，其中导电端444、445在空间和电气上被可变导电性沟道分离。例如，晶体管440可以是包括栅极端(控制端442)、漏极端(第一导电端444)和源极端(第二导电端445)的场效应晶体管(FET)。根据实施例，并且使用通常以非限制性方式应用于FET的命名法，晶体管440的栅极端442耦合到输入阻抗匹配电路410，晶体管440的漏极端444耦合到输出阻抗匹配电路450，并且晶体管440的源极端445耦合到接地(或另一基准电压)。通过提供到晶体管440的栅极端的控制信号的变化，可以调制晶体管440的导电端之间的电流。

根据各种实施例，晶体管440可以是基于硅的FET(例如，横向扩散的金属氧化物半导体(LDMOS)FET)。在其它实施例中，晶体管440可以是基于镓的FET(例如，砷化镓、磷化镓或氮化镓)(例如，高电子迁移率晶体管(HEMT))。晶体管440还可以使用其它架构的其它III-V族材料(例如，磷化铟或锑化铟)。

如上文所提及，输入阻抗匹配电路410电耦合在输入402与晶体管440的第一端442(例如，栅极端)之间。

输入阻抗匹配电路410耦合在连接节点415与晶体管440的控制端442(例如，栅极端)之间。输入阻抗匹配电路410被配置成在节点402处将晶体管440的栅极阻抗变换(例如，升高)到更高的(例如，中间或更高)阻抗电平(例如，在从约2欧姆到约10欧姆或更高的范围内)。这是有利的，因为它允许来自激励级的印刷电路板电平(PCB电平)匹配接口具有可在大批量制造中以最少损失和变化实现的阻抗(例如，“用户友好”的匹配接口)。输入阻抗匹配电路410包括耦合在输入402与第一节点415(还被称作“连接节点”)之间的第一串联电感元件412(例如，第一组键合线)。除了用于在输入402与节点415之间建立电连接之外，第一电感元件412还可以将电抗添加到由输入阻抗匹配电路410提供的最终变换阻抗上。串联电感元件416(例如，第二组键合线)耦合在输入402(或更具体地说，电感412或连接节点415)与晶体管440的控制端442之间。因此，电感元件412、416在输入402与晶体管440的控制端442之间彼此串联连接。并联电容414的第一端耦合到连接节点415，并且并联电容414的第二端耦合到接地(或另一基准电压)。

根据实施例，串联电感元件412、416和并联电容414形成输入匹配电路410的低通滤波器。低通配置允许在低于低通滤波器的截止频率的RF频率下的宽带操作。

根据实施例，电感元件412可以具有在约150微微亨(pH)到约450pH之间的范围内的电感值，电感元件416可以具有在约150pH到约450pH之间的范围内的电感值，并且并联电容414可以具有在约10pF到约100pF之间的范围内的电容值。期望地，并联电容414具有相对大的电容(例如，大于约10pF)以在连接节点415处提供可接受的RF低阻抗点。在其它实施例中，上文所列的部件中的一些或全部可以具有比上文给定的范围更小或更大的部件值。

在电路400的输出侧上，输出阻抗匹配电路450耦合在晶体管440的第一导电端444(例如，漏极端)与输出404之间。输出阻抗匹配电路450被配置成将电路400的输出阻抗与可以耦合到输出404的外部电路或部件(图中未示)的输入阻抗相匹配。输出阻抗匹配电路450可以具有多个不同电路配置中的任一个，并且图4中仅示出一个例子。更具体地说，在图4所示的非限制性例子中，输出阻抗匹配电路450包括三个电感元件452、454、458和并联电容456。第一电感元件452(例如，第三组键合线)耦合在晶体管440的第一导电端444(例如，漏极端)与输出404之间。在实施例中，第二电感元件454(例如，第四组键合线)耦合在晶体管440的第一导电端444与节点459之间，所述节点继而又耦合到并联电容456的第一端并且可以对应于另一RF低阻抗点。在实施例中，第三电感元件458(例如，第五组键合线)耦合在并联电容456的第二端与接地之间(或耦合到另一基准电压)。

例如，图5是体现图4的电路400的实例的RF放大器装置500的布局的实施例的俯视图，并且其可用于提供Doherty放大器中的放大器和匹配网络的部分。另外，RF放大器装置500的两个实例可以并入到封装上，以提供用于Doherty放大器中的两个放大器(例如，主放大器(或载波放大器)和峰化放大器)图6包括根据示例实施例的图5沿着线6-6的横截面侧视图。

在实施例中，装置500包括凸缘501(或“装置基板”)，凸缘包括具有足以为装置500的各种电气部件和元件提供结构支撑的厚度的刚性导电基板。另外，凸缘501可充当用于晶体管管芯540和安装在凸缘501上的其它装置的散热器。凸缘501具有顶表面和底表面(在图5中仅可见顶表面的中心部分)，以及对应于装置500的周界的基本上是矩形的周界。

凸缘501由导电材料形成，并且可用于为装置500提供接地参考节点。例如，各种部件和元件可以具有电耦合到凸缘501的端，并且当装置500并入到较大电力系统中时，凸缘501可以电耦合到系统接地。至少凸缘501的顶表面由导电材料层形成，并且可能所有的凸缘501由块状导电材料形成。

在实施例中，隔离结构(图6的503)附接到凸缘501的顶表面。由刚性电绝缘材料形成的隔离结构503在装置的导电构件之间(例如，引脚502、504与凸缘501之间)提供电隔离。在实施例中，隔离结构503具有框架形状，其包括具有中心开口的基本上封闭的四边结构。隔离结构503可能具有基本上是矩形的形状，或隔离结构可能具有另一形状(例如，环圈、椭圆形，等等)。

通过隔离结构503中的开口暴露的凸缘501的顶表面的一部分在本文中被称作装置500的“有源区域”。晶体管管芯540连同集成IPD组件513和555位于装置500的有源装置区域内，稍后将更详细地描述。例如，晶体管管芯540以及IPD组件513和555可以使用导电环氧树脂、焊料、焊料凸点、烧结和/或共晶键耦合到凸缘501的顶表面。

装置500容纳表示电路400(图4)的物理实施方案的放大路径。当并入到Doherty放大器中时，放大路径可对应于主放大器路径或峰化放大器路径。

装置500包括输入引脚502、输出引脚504、晶体管管芯540(例如，图4的晶体管440)、输入阻抗匹配电路510(例如，图4的输入阻抗匹配电路410)和输出阻抗匹配电路550(例如，图4的输出阻抗匹配电路450)。

输入引脚502和输出引脚504在中心开口的相对侧上安装在隔离结构503的顶表面上，并且因此输入引脚502和输出引脚504在凸缘501的顶表面上方抬升，并且与凸缘501电隔离。一般来说，输入引脚502和输出引脚504被定向成允许键合线附接在输入引脚502和输出引脚504与隔离结构503的中心开口内的部件和元件之间。

晶体管管芯540包括集成功率FET(例如，单级FET或末级FET)，其中FET具有控制端(例如，栅极端)和两个导电端(例如，漏极端和源极端)。晶体管管芯540内的FET的控制端通过晶体管输入端542耦合到输入阻抗匹配电路510，并且因此耦合到输入引脚502。另外，晶体管管芯540内的FET的一个导电端(例如，漏极端)通过输出阻抗匹配电路550耦合到输出引脚504。在实施例中，晶体管管芯540内的FET的其它导电端(例如，源极端)通过管芯540电耦合到凸缘501(例如，耦合到接地)。

可以在IPD组件513内实施输入阻抗匹配电路510的部件中的一些。简单来说，输入阻抗匹配电路510耦合在输入引脚502与晶体管管芯540内的FET的控制端之间。类似地，可以在IPD组件555内实施输出阻抗匹配电路550的部件中的一些。简单来说，每个输出阻抗匹配电路550耦合在晶体管管芯540内的FET的导电端(例如，漏极端)与输出引脚504之间。

IPD组件513可以包括基础半导体基板582(例如，硅基板、碳化硅基板、GaN基板或可以在本文中被称作“IPD基板”的另一类型的半导体基板)以及交替电介质517与图案化导电层的构建结构，其中图案化导电层的部分使用导电通孔电连接。如下文将更详细地论述的，输入阻抗匹配电路510的并联电容器在IPD组件513内一体形成，并且可以电连接到在IPD组件513的顶表面处的导电键合焊盘515，并且还可以使用到达IPD组件513的底表面上的导电层586的穿基板通孔526电连接到导电凸缘501。

首先，将更详细地描述通过输入阻抗匹配电路510的晶体管管芯540与输入引脚502之间的连接。更具体地说，输入引脚502通过输入阻抗匹配电路510的实例电耦合到晶体管管芯540的输入端542。输入端542继而又电耦合到晶体管管芯540内的FET的控制端(例如，栅极端)。

例如，在实施例中，输入阻抗匹配电路510可以包括两个电感元件512、516(例如，图1的电感元件412、416)和并联电容器513(例如，图1的并联电容414)。第一电感元件512(例如，图1的电感元件412)可以实施成耦合在输入引脚502与IPD组件513的顶表面上的导电键合焊盘515(例如，对应于图1的连接节点415)之间的第一组键合线。第二电感元件516(例如，图1的电感元件416)可以实施成耦合在键合焊盘515(对应于图1的连接节点415)与晶体管管芯540的输入端542之间的第二组键合线。

根据实施例，并联电容器(例如，图4的并联电容器414)的第一电极518(或端)电耦合528到导电键合焊盘515(并且因此耦合到键合线512、516)，并且并联电容器的第二电极520(或端)(例如，使用延伸穿过半导体基板的导电穿基板通孔526)电耦合到导电凸缘。并联电容器可以实施成金属-绝缘体-金属(MIM)电容器(或一组并联耦合的MIM电容器)，其一体形成为IPD组件513的一部分。在另一实施例中，并联电容器还可以实施成金属氧化物半导体(MOS)电容器。在替代实施例中，可以使用耦合到IPD组件513的顶表面的一个或多个分立电容器或使用另一类型的电容器来实施并联电容器513。

根据实施例，键合线512可以具有在约200pH到约600pH之间的范围内的电感值，键合线516可以具有在约200pH到约600pH之间的范围内的电感值，并且并联电容器514可以具有在约60pF到约200pF之间的范围内的电容值。在其它实施例中，上文所列的部件中的一些或全部可以具有比上文给定的范围更小或更大的部件值。

IPD组件555还可以包括基础半导体基板566(例如，硅基板、碳化硅基板、GaN基板或另一类型的半导体基板，其在本文中可被称作“IPD基板”)以及交替电介质557与图案化导电层的构建结构。如下文将更详细地论述的，输出阻抗匹配电路550的并联电容器在IPD组件555内一体形成，并且可以电连接到在IPD组件555的顶表面处的导电键合焊盘559，并且还可以通过焊盘592、键合线558和焊盘595电连接到导电凸缘501(例如，电连接到接地)。

将更详细地描述通过输出阻抗匹配电路550的晶体管管芯540与输出引脚504之间的连接。更具体地说，输出引脚504通过输出阻抗匹配电路550的实例电耦合到晶体管管芯540的第二端544。第二端544继而又电耦合到晶体管管芯540内的FET的漏极端。

例如，在实施例中，输出阻抗匹配电路540可以包括三个电感元件552、554、558(例如，图4的电感元件452、454、458)和并联电容器(例如，图4的并联电容456)。第一电感元件552(例如，图4的电感元件452)可以实施成耦合在输出引脚504与晶体管管芯540的顶表面上的导电键合焊盘544(例如，对应于图4的连接节点444)之间的第三组键合线。第二电感元件554(例如，图4的电感元件454)可以实施成耦合在键合焊盘559(对应于图1的连接节点459)与晶体管管芯540的第二端544之间的第四组键合线。第三电感元件558(例如，图4的电感元件458)可以实施成耦合在键合焊盘592(对应于图4的连接节点492)与凸缘501或接地之间的第五组键合线。

根据实施例，并联电容器556(例如，图1的并联电容器456)的第一电极562(或端)使用通孔590)电耦合到导电键合焊盘559(并且因此耦合到键合线554)，并且并联电容器556的第二电极560(或端)通过焊盘595、键合线558和焊盘592电耦合到导电凸缘501。并联电容器556可以实施成一体形成为IPD组件555的一部分的MIM电容器(或一组并联耦合的MIM电容器)。在另一实施例中，并联电容器还可以实施为MOS电容器。在更具体的实施例中，并联电容器556的第二电极560“直接连接”到键合焊盘592，其中“直接连接”意味着电连接，可能具有一个或多个导电迹线和/或导电通孔570，但是没有介入电路元件(即，电感大于迹线电感的电路元件，其中“迹线电感(trace inductance)”是小于约100pH的电感)。因为并联电容器556和键合焊盘592是“直接连接”的，并且键合焊盘592也仅具有迹线电感，所以在实施例中，键合线558和并联电容器556也可被视为是“直接连接”的。同样地，并联电容器556、键合焊盘559和键合线554“直接连接”。在替代实施例中，可以使用耦合到IPD组件555的顶表面的一个或多个分立电容器或使用另一类型的电容器来实施并联电容器456。

根据实施例，键合线552可以具有在约200pH到约600pH之间的范围内的电感值，键合线554可以具有在约200pH到约600pH之间的范围内的电感值，键合线558可以具有在约100pH到约300pH之间的范围内的电感值，并且并联电容器556可以具有在约60pF到约200pF之间的范围内的电容值。此外，键合线552和554可以具有在约5到约100pH之间的互感，键合线线552和558可以具有在约5到约150pH之间的负互感，并且键合线554和558可以具有在约5到约100pH之间的负互感。在其它实施例中，上文所列部件或电感中的一些或全部可以具有比上文给定范围更小或更大的部件值或电感值。

键合线552、554、558之间的各种互感可以基于关于键合线552、554、558的大小和位置的各种设计选择而选择。因为流过键合线558的电流与流过键合线552、554的电流的方向相反，所以会产生负互感，这样会减小键合线552、554、558之间的总互感。因此，由于图1的键合线152、154之间的互感而引起的电势衰退可以通过使用键合线558来降低。此外，应注意，键合线552、554、558基本上彼此平行。

还应注意，通过键合线558可以基本上使键合线554与键合线552之间屏蔽。如图5所示，键合线558位于键合线552与键合线554之间以提供这种屏蔽。尽管期望键合线558提供所期望的屏蔽，键合线的数目和分组可以不同于图5所示的那些数目和分组。例如，键合线554示出为一个键合线的组(即，仅单个键合线554位于相邻键合线558之间)，但这个数目可以更多。此外，键合线558也示出为一个键合线的组(即，仅单个键合线558位于相邻键合线554、512之间)，但这个数目也可以更多。

根据实施例，装置500并入在空气腔封装中，其中晶体管管芯540、IPD组件544和555以及各种其它部件位于封闭的空气腔内。基本上，空气腔以凸缘501、隔离结构503以及覆盖并接触隔离结构503和引脚502和504的罩盖(图中未示)为界。在图5中，罩盖的示例内部周界由虚线方框509指示，而外部周界将与凸缘501的外部周界对准。在其它实施例中，装置500的部件可以并入到包覆模制封装(即，有源装置区域内的电气部件由非导电模制化合物封装且引脚502和504的部分也可以由模制化合物包围的封装)中。在包覆模制封装中，可以不包括隔离结构503。

图4-6示出RF放大器装置的实施例，所述RF放大器装置包括耦合到基板(即，具有介入电隔离)的输入引脚和输出引脚，以及也耦合到输入引脚与输出引脚之间的基板的晶体管管芯。此类RF放大器装置可能特别适合于大功率放大。基于本文中的描述，本领域的技术人员将理解，还可以使用不同形式的封装或构造来实施各种实施例。例如，包括本发明主题的实施例的一个或多个放大路径可以耦合到例如PCB的基板、无引脚类型的封装(例如，四方扁平无引脚(QFN)封装)或另一类型的封装。在此类实施例中，可以使用导电焊板或其它输入/输出(I/O)结构来实施放大路径的输入和输出。此类实施方案可能特别适用于较小功率放大系统，例如包括相对小功率的Doherty放大器，其中主放大路径和峰化放大路径(包括裸晶体管管芯、IPD、偏置电路等)、功率分配器、延迟和阻抗反相元件、合路器以及其它部件可以耦合到基板。应理解，本发明主题的实施方案不限于所示实施例。

图7是体现图4的电路400的实例的RF放大器装置700的布局的另一实施例的俯视图。在晶体管管芯740的构造以及键合线558如何接地方面，装置700与图5的装置500不同。在装置500(图4-6)中，键合线558通过到凸缘501的连接接地。如上文所论述的，这可以通过将键合线558直接连接到凸缘或通过使用连接结构595来完成。在装置700中，键合线558连接到晶体管管芯740的顶表面上的焊盘797，其中焊盘797通过晶体管管芯740内的导电结构(例如，通孔和图案化导电层的部分)电耦合到晶体管管芯740的底表面上的导电层(图中未示)。底部导电层又连接(接地)到凸缘。否则，装置540、740可能基本上相同。

图8示出了可以并入到在上述装置500、700中使用的输出IPD(例如，输出IPD 555)中的输出并联电容器856的实施例的俯视图。并联电容器856包括第一板824和第二板825(或第一电极和第二电极)，第一板和第二板彼此重叠，并且由电介质分离。并联电容器856包括使用导电通孔(例如，区822中的通孔)连接到第一板824的键合焊盘892。并联电容器856还包括连接到第二板825的键合焊盘859。因为键合焊盘892、859位于并联电容器856的相反侧上，所以当键合焊盘829、859(例如，使用键合线854、858)连接到晶体管管芯且连接到接地时，连接到并联电容器856的至少一组键合线的越过并联电容器856，如将结合图10和12描述。

图9示出了可替代地可用于上述装置500、700中的输出并联电容器956的实施例的俯视图。并联电容器956具有第一板924和第二板925。并联电容器956包括多个键合焊盘992，多个键合焊盘中的每一个使用通孔(例如，区922中的通孔)连接到第一板924。并联电容器956还包括多个键合焊盘959，多个键合焊盘中的每一个连接到第二板925。因为键合焊盘992、959在并联电容器956的同一侧上，所以连接到并联电容器956的两组键合线(例如，键合线954、958)都不必越过并联电容器956，如将结合图11和13描述。

图10-13示出了使用并联电容器856、956的装置500、700的不同配置。

图10是在输出IPD中(例如，在图5的IPD 555中)使用并联电容器856(图8)的装置500的实施例的简化侧视图。在此实施例中，键合线858和键合线854连接到并联电容器856的相反侧(例如，分别连接到键合焊盘892和859)。在此实施例中，键合线858直接或通过焊盘595接地到凸缘501。如先前结合图5和6所描述的，键合线854将晶体管管芯540连接到并联电容器856，并且键合线852将晶体管管芯540连接到输出引脚504。

图11是在输出IPD中(例如，在图5的IPD 555中)使用并联电容器956(图9)的装置500的实施例的简化侧视图。在此实施例中，键合线958和键合线954连接到并联电容器956的同一侧(例如，分别连接到键合焊盘992和959)。在此实施例中，键合线558直接或通过焊盘595接地到凸缘501。如先前结合图5和6所描述的，键合线954将晶体管管芯540连接到并联电容器956，并且键合线952将晶体管管芯540连接到输出引脚504。

图12是在输出IPD中(例如，在图7的IPD 555中)使用并联电容器856(图8)的装置700的实施例的简化侧视图。在此实施例中，键合线558和键合线554连接到并联电容器856的相反侧(例如，分别连接到键合焊盘892和859)。在此实施例中，键合线558连接到晶体管管芯740(例如，连接到键合焊盘797)，并且接着通过晶体管管芯740中的导电结构741接地到凸缘501。如先前所描述的，键合线854将晶体管管芯740连接到并联电容器856，并且键合线852将晶体管管芯740连接到输出引脚504。

图13是在输出IPD中(例如，在图7的IPD 555中)使用并联电容器956(图9)的装置700的实施例的简化侧视图。在此实施例中，键合线558和键合线554连接到并联电容器956的同一侧(例如，分别连接到键合焊盘992和959)。在此实施例中，键合线558连接到晶体管管芯740(例如，连接到键合焊盘797)，并且接着通过晶体管管芯740中的导电结构741接地到凸缘501。如先前所描述的，键合线954将晶体管管芯740连接到并联电容器956，并且键合线952将晶体管管芯740连接到输出引脚504。

图14是用于制造封装RF功率放大器装置(例如，图5的装置500或图7的装置700)的方法的流程图，其包括根据各种示例实施例的输入和输出阻抗匹配电路(例如，电路410和450)的实施例。在框1402-1404中，所述方法可以通过形成一个或多个IPD组件开始。更具体地，在框1402中，可以形成一个或多个输入IPD和输出IPD(例如，图5-7、10-13的IPD 513、555、856、956)。根据实施例，输入IPD(例如，IPD 513)包括输入阻抗匹配电路的部件。例如，每个输入IPD可以包括一个或多个集成并联电容器(例如，图4的电容器414)。根据实施例，输出IPD(例如IPD 555、856、956)包括输出阻抗匹配电路的部件。例如，每个输出IPD可以包括一个或多个集成并联电容器(例如，图4-13的电容器555、856、956)。除了形成每个IPD的无源部件之外，形成每个IPD还包括形成各种导电构件(例如，导电层和通孔)，这有助于促进每个电路的各种部件之间的电连接。例如，形成IPD还可以包括在每个IPD基板的表面处形成各种可接入的连接节点。如先前所论述的，连接节点可以包括导电键合焊盘(例如，图4-9的键合焊盘515、559、592、859、892、959、992)，导电键合焊盘可以接受电感元件(例如，图5-7、10-13的键合线512、516、552、554、558)的附接。此外，在框1404中，当对应于各种电路元件(例如，图4的电容器414、456)的一些部件被实施为分立部件(而不是集成部件)时，这些分立部件可以耦合到暴露在每个IPD表面处的导体以形成一个或多个IPD组件。

在框1406中，对于空气腔实施例，隔离结构503耦合到装置基板(例如，凸缘401)。另外，一个或多个有源装置(例如，晶体管440)和IPD组件(例如，IPD组件513、555、855、9565耦合到通过隔离结构503中的开口暴露的基板的顶表面的部分。引脚(例如，输入引脚402和输出引脚404)耦合到隔离结构503的顶表面。对于包覆模制(例如，包封)装置实施例，可以不包括隔离结构503，并且基板和引脚可以形成引线框的部分。

在框1408中，输入引脚、晶体管、IPD组件和输出引脚电耦合在一起。例如，如先前所论述的，可以在各个装置部件与元件之间使用键合线进行电连接。键合线中的一些对应于输入或输出匹配电路的电感部件(例如，图5-7、10-13的键合线512、516、552、554、558)。最后，在框1410中，将装置封盖(例如，用于空气腔封装)或包封(例如，使用包覆模制封装的模制化合物)。装置可以接着并入到较大电气系统(例如，Doherty放大器或其它类型的电气系统)中。

以上描述描述了一种封装射频(RF)放大器装置，其包括：装置基板；输入引脚，其耦合到所述装置基板；输出引脚，其耦合到所述装置基板；晶体管管芯，其耦合到所述装置基板，其中所述晶体管管芯包括晶体管、耦合到所述输入引脚的晶体管输入端以及耦合到所述输出引脚的晶体管输出端；输出阻抗匹配电路，其耦合到所述输出引脚和所述晶体管输出端，其中所述输出阻抗匹配电路包括第一组键合线，其耦合在所述输出引脚与所述晶体管输出之间，输出电容器，其包括第一端和第二端，第二组键合线，其耦合在所述晶体管输出与所述输出电容器的第一端之间，以及第三组键合线，其耦合在所述输出电容器的所述第二端与接地参考节点之间，其中所述第三组键合线基本上平行于所述第一和第二组键合线。

以上描述还描述了一种制造RF放大器装置的方法，所述方法包括以下步骤：将输入引脚耦合到装置基板；将输出引脚耦合到所述装置基板；将晶体管管芯耦合到所述输入与输出引脚之间的所述装置基板，其中所述晶体管管芯包括晶体管和晶体管输入端；将输出阻抗匹配电路耦合在所述输出引脚与所述晶体管输出端之间，其中所述输出阻抗匹配电路包括第一组键合线，其耦合在所述输出引脚与所述晶体管输出之间，输出电容器，其包括第一端和第二端，第二组键合线，其耦合在所述晶体管输出与所述输出电容器的第一端之间，以及第三组键合线，其耦合在所述输出电容器的所述第二端与接地参考节点之间，其中所述第三组键合线基本上平行于所述第一和第二组键合线。

以上描述还描述了一种射频(RF)放大器，其包括：晶体管管芯，其具有晶体管和晶体管输出端；输出阻抗匹配电路，其耦合到所述输出引脚和所述晶体管输出端，其中所述输出阻抗匹配电路包括第一组键合线，其耦合在所述输出引脚与所述晶体管输出之间，输出电容器，其包括第一端和第二端，第二组键合线，其耦合在所述晶体管输出与所述输出电容器的第一端之间，以及第三组键合线，其耦合在所述输出电容器的所述第二端与接地参考节点之间，其中所述第三组键合线基本上平行于所述第一和第二组键合线。

前述具体实施方式本质上仅仅是说明性的，且并不意图限制主题的实施例或此类实施例的应用和使用。如本文所使用，词语“示例性”意味着“充当例子、实例或说明”。本文中描述为示例性的任何实施方案不一定解释为比其它实施方案优选或有利。此外，不希望受到前述技术领域、背景技术或具体实施方式中呈现的任何所表达或暗示的理论的束缚。

本文中包含的各图中示出的连接线意图表示各种元件之间的示例性功能关系和/或物理耦合。应注意，在主题的实施例中可以存在许多替代性或额外的功能关系或物理连接件。此外，本文中还可以仅出于参考的目的使用某些术语，并且因此这些术语并不旨在具有限制性，并且除非上下文清楚地指示，否则指代结构的术语“第一”、“第二”和其它此类数值术语并不暗示顺序或次序。

如本文中所使用，“节点”意味着任何内部或外部参考点、连接点、接面、信号线、导电元件等等，在“节点”处存在给定信号、逻辑电平、电压、数据模式、电流或量。此外，两个或更多个节点可以通过一个物理元件实现(并且尽管在公共节点处接收或输出，但是仍然可以对两个或更多个信号进行多路复用、调制或者以其它方式区分)。

前述描述是指元件或节点或特征“连接”或“耦合”在一起。如本文所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直接接合到另一元件(或直接与另一元件通信)，且不必以机械方式。同样，除非以其它方式明确地陈述，否则“耦合”意味着一个元件直接或间接接合到另一个元件(或直接或间接地以电学或其它方式与另一个元件连通)，而不一定以机械方式接合。因此，虽然图中示出的示意图描绘元件的一个示例性布置，但是在所描绘主题的实施例中可以存在额外的介入元件、装置、特征或部件。

尽管前述详细描述中已呈现至少一个示例性实施例，但应了解，存在大量变化。还应了解，本文中所描述的一个或多个示例性实施例并不意图以任何方式限制所要求主题的范围、适用性或配置。实际上，前述具体实施方式将向本领域的技术人员提供用于实施所描述的一个或多个实施例的方便指南。应理解，可以在不脱离权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本专利申请时的已知等效物和可预见的等效物。

Claims (10)

1.一种封装射频(RF)放大器装置，其特征在于，包括：

装置基板；

输入引脚，耦合到所述装置基板；

输出引脚，耦合到所述装置基板；

晶体管管芯，耦合到所述装置基板，其中所述晶体管管芯包括晶体管、耦合到所述输入引脚的晶体管输入端以及耦合到所述输出引脚的晶体管输出端；

输出阻抗匹配电路，耦合到所述输出引脚和所述晶体管输出端，其中所述输出阻抗匹配电路包括

第一组键合线，耦合在所述输出引脚与所述晶体管输出之间，

输出电容器，包括第一端和第二端，

第二组键合线，耦合在所述晶体管输出与所述输出电容器的第一端之间，以及

第三组键合线，耦合在所述输出电容器的所述第二端与接地参考节点之间，其中所述第三组键合线基本上平行于所述第一和第二组键合线。

2.根据权利要求1所述的封装RF放大器装置，其特征在于，所述输出电容器是集成无源装置。

3.根据权利要求2所述的封装RF放大器装置，其特征在于，所述输出电容器的所述第一和第二端在所述集成无源装置的相反侧上。

4.根据权利要求2所述的封装RF放大器装置，其特征在于，所述输出电容器的所述第一和第二端在所述集成无源装置的同一侧上。

5.根据权利要求1所述的封装RF放大器装置，其特征在于，所述第三组键合线中的键合线使所述第一组键合线中的键合线与所述第二组键合线中的键合线之间屏蔽。

6.根据权利要求5所述的封装RF放大器装置，其特征在于，第三组键合线使所述第一组键合线与所述第二组键合线之间屏蔽。

7.根据权利要求1所述的封装RF放大器装置，其特征在于，所述接地参考节点是凸缘。

8.根据权利要求1所述的封装RF放大器装置，其特征在于，所述接地参考节点是所述晶体管管芯上的接地焊盘。

9.一种制造RF放大器装置的方法，其特征在于，所述方法包括以下步骤：

将输入引脚耦合到装置基板；

将输出引脚耦合到所述装置基板；

将晶体管管芯在所述输入与输出引脚之间耦合到所述装置基板，其中所述晶体管管芯包括晶体管和晶体管输入端；

将输出阻抗匹配电路耦合在所述输出引脚与所述晶体管输出端之间，其中所述输出阻抗匹配电路包括

第一组键合线，其耦合在所述输出引脚与所述晶体管输出之间，

输出电容器，其包括第一端和第二端，

第二组键合线，其耦合在所述晶体管输出与所述输出电容器的第一端之间，以及

第三组键合线，其耦合在所述输出电容器的所述第二端与接地参考节点之间，其中所述第三组键合线基本上平行于所述第一和第二组键合线。

10.一种射频(RF)放大器，其特征在于，包括：

晶体管管芯，具有晶体管和晶体管输出端；

输出阻抗匹配电路，耦合到所述输出引脚和所述晶体管输出端，其中所述输出阻抗匹配电路包括

第一组键合线，耦合在所述输出引脚与所述晶体管输出之间，

输出电容器，其包括第一端和第二端，

第二组键合线，耦合在所述晶体管输出与所述输出电容器的第一端之间，以及

第三组键合线，耦合在所述输出电容器的所述第二端与接地参考节点之间，其中所述第三组键合线基本上平行于所述第一和第二组键合线。

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