CN115765645A - 射频放大器 - Google Patents

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CN115765645A
CN115765645A CN202111038476.0A CN202111038476A CN115765645A CN 115765645 A CN115765645 A CN 115765645A CN 202111038476 A CN202111038476 A CN 202111038476A CN 115765645 A CN115765645 A CN 115765645A
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华奇
吴琦
刘同贺
李文明
王昶阳
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Abstract

一种射频放大器，包括：第一输入端；第二输入端；输出端。第一放大器包括耦合到所述第一输入端的第一放大器输入端，和第一放大器输出端；第二放大器包括耦合到所述第二输入端的第二放大器输入端，和通过输出电感元件耦合到所述输出端的第二放大器输出端；输出组合器电路耦合在所述第一放大器输出端和所述第二放大器输出端之间，其中所述输出组合器电路包括第一电感元件、电容器和第二电感元件，其中所述第一电感元件耦合在所述第一放大器输出和所述电容器的第一端之间，所述第二电感元件耦合于所述第二放大器输出端与所述电容器的第一端之间，且所述电容器的第二端接地。

Description

射频放大器
技术领域
本申请总体上涉及放大器，更具体地涉及射频(RF)放大器和在RF放大器中使用的封装的放大器器件。
背景技术
通常，放大器用于增加信号的功率。例如，放大器可能作为射频传输系统使用的整体功率放大器的一部分来实现。如今，大规模多输入多输出(MIMO)技术是5G通信中的重要组成部分，需要一个5G基站中的多通道高效功率放大器(PA)。32T(32通道)或64T(64通道)是常见的规格，因此它带来了许多挑战，特别是在放大器的成本和印刷电路板(PCB)尺寸方面。为上述应用开发了许多PA解决方案，例如分立部件、PA模块和集成多赫蒂(Doherty)集成电路(IC)，但这些现有解决方案中仍存在一些问题或缺点。
因此，需要一种具有减小尺寸、节省成本和设计友好等优点的放大器。
申请内容
提供本概述以在下面的详细描述中进一步描述的简化形式的概念的选择。本概述无意用于确定要求保护的主题的重要特征或基本特征，也不旨在用于限制要求保护的主题的范围。
根据本申请的一个方面，一种射频放大器，包括：
第一输入端；
第二输入端；
输出端；
第一放大器，包括耦合到所述第一输入端的第一放大器输入端，和第一放大器输出端；
第二放大器，包括耦合到所述第二输入端的第二放大器输入端，和通过输出电感元件耦合到所述输出端的第二放大器输出端；
输出组合器电路，耦合在所述第一放大器输出端和所述第二放大器输出端之间，其中所述输出组合器电路包括第一电感元件、电容器和第二电感元件，其中所述第一电感元件耦合在所述第一放大器输出和所述电容器的第一端之间，所述第二电感元件耦合于所述第二放大器输出端与所述电容器的第一端之间，且所述电容器的第二端接地。
根据一个或多个实施例，其中第一电感元件包括耦合在所述第一放大器输出和所述电容器的第一端之间的一组接合线，并且所述第二电感元件包括耦合在所述第二放大器输出端和所述电容器的第一端之间的另一组接合线。
根据一个或多个实施例，射频放大器还包括另外的一组接合线，其中所述附加的一组接合线耦合在所述第二放大器输出端和所述射频放大器的输出端之间。
根据一个或多个实施例，所述第一放大器包括第一输入阻抗匹配网络和第一功率晶体管，其中所述第一输入阻抗匹配网络被配置为匹配所述第一放大器输入端和所述第一功率晶体管之间的阻抗；所述第二放大器包括第二输入阻抗匹配网络和第二功率晶体管，其中所述第二输入阻抗匹配网络被配置为匹配所述第二放大器输入端和所述第二功率晶体管之间的阻抗。
根据一个或多个实施例，其中所述第一功率晶体管是场效应晶体管，所述第一功率晶体管具有耦合到所述第一输入阻抗匹配网络的栅极、耦合到所述第一电感元件的漏极以及耦合到地的源极。
根据一个或多个实施例，所述输出组合器电路向由所述第一放大器放大的信号提供90度相移，使得由所述第一放大器和所述第二放大器放大的信号在所述第二放大器的输出处同相组合。
根据一个或多个实施例，所述输出组合器电路向由所述第一放大器放大的信号提供除90度之外的相移，使得由所述第一放大器和所述第二放大器放大的信号在所述第二放大器的输出处同相组合。
根据本申请的第二方面，提供一种射频放大器，包括：
一种半导体封装，包括输出引线、第一输入引线、第二输入引线；
所述半导体封装包括：
第一放大器，包括第一晶体管，其中所述第一晶体管包括耦合到所述第一输入引线的第一晶体管输入，和第一晶体管输出；
第二放大器，包括第二晶体管，其中所述第一晶体管包括耦合到所述第二输入引线的第二晶体管输入，和耦合到所述输出引线的第二晶体管输出；和
第一电感元件和第二电感元件，其中所述第一电感元件耦合在第一晶体管输出和电容器的第一端之间，并且所述第二电感元件耦合在第二晶体管输出和所述电容器的第一端之间，其中，所述电容器的第二端接地。
根据一个或多个实施例，所述半导体封装件中还包括集成无源器件IPD，所述电容器在所述IPD中形成。
根据一个或多个实施例，其中所述电容器是在所述半导体封装外部的表面贴装电容器。
根据一个或多个实施例，射频放大器还包括在所述半导体封装外部并耦合在所述第一电感元件和所述第二电感元件之间的第一微带线，其中所述第一微带线耦合到所述电容器。
根据一个或多个实施例，射频放大器还包括耦合在所述第一微带线和所述电容器之间的所述半导体封装外部的并联微带线。
根据一个或多个实施例，射频放大器还包括一组接合线，其中所述一组接合线耦合在所述第二晶体管输出和所述输出引线之间。
根据一个或多个实施例，其中所述第一电感元件、所述第二电感元件和所述电容器一起为由所述第一放大器放大的信号提供90度相移，使得由所述第一放大器和所述第二放大器放大的信号在所述第二晶体管输出处同相组合。
根据一个或多个实施例，其中所述第一电感元件、所述第二电感元件和所述电容器一起为由第一放大器放大的信号提供除90度之外的相移，使得由所述第一放大器放大的信号和所述第二放大器放大的信号在所述第二晶体管输出处同相组合。
根据本申请的第三方面，提供一种封装的放大器装置，包括：
第一输入引线和第二输入引线；
输出引线；
具有第一晶体管的第一放大器，其中所述第一晶体管包括耦合到所述第一输入引线的第一晶体管输入，和第一晶体管输出；
具有第二晶体管的第二放大器，其中第二晶体管包括耦合到所述第二输入引线的第二晶体管输入，和耦合到输出引线的第二晶体管输出；
第一电感元件和第二电感元件，其中所述第一电感元件耦合在所述第一晶体管输出和所述电容器的第一端之间，所述第二电感元件耦合在所述第二晶体管输出和所述电容器的第一端之间，以及所述电容器的第二端接地。
根据一个或多个实施例，封装的放大器装置还包括集成无源器件IPD，其中所述电容器形成在所述IPD中。
根据一个或多个实施例，其中所述电容器是所述封装的放大器装置外部的表面贴装电容器。
根据一个或多个实施例，其中所述第一电感元件、所述第二电感元件和所述电容器一起为由所述第一放大器放大的信号提供90度相移，使得由所述第一放大器和所述第二放大器放大的信号在所述第二晶体管输出处同相组合。
根据一个或多个实施例，其中所述第一电感元件、所述第二电感元件和所述电容器一起为由所述第一放大器放大的信号提供除90度之外的相移，使得由所述第一放大器放大的信号和所述第二放大器放大的信号在所述第二晶体管输出处同相组合。
附图说明
为了能够详细理解本申请的上述特征的方式，可能通过参考实施例获得对本申请的更具体的描述，一些实施例在附图中示出。将注意的是，然而，附图只示出了本申请典型的实施例，因此不被认为对范围的限定，因为本申请可能具有其他同样有效的实施例。应当理解的是附图只是示意的和并不是按比例绘制。所主张的主题的优点对于本领域技术人员在阅读本说明书和结果附图的基础上是显而易见的，附图中的标记数字被用于表示如元件，其中：
图1示出了传统射频放大器的简化示意图；
图2示出了根据本申请的实施例的射频放大器的简化示意图；
图3A示出了根据本申请的实施例的封装的放大器装置的简化示意图；
图3B示出了根据本申请实施例的图3A的封装的放大器装置的示意性透视图；
图4示出了根据本申请的实施例的封装的放大器装置的简化示意图；
图5示出了根据本申请的实施例的封装的放大器装置的简化示意图；
图6示出了根据本申请的实施例的封装的放大器装置的简化示意图；
图7示出了根据本申请的实施例的射频放大器系统的简化PCB布图；
图8示出了根据本申请的实施例的一种制造射频放大器系统的方法流程图。
具体实施方式
图1是常规多赫蒂放大器100的简化示意图。放大器100包括单个输入端102、输出端104、功率分配器110、第一放大器路径130、第二放大器路径140和组合端160。在一个实施例中，负载106(例如，天线)可能通过阻抗变换器108耦合到组合端160。阻抗变换器108可能在输出RF信号被提供给负载106之前提供90度的相位延迟到输出RF信号。
功率分配器110被配置为将在功率分配器输入112处接收的输入信号102的输入功率分成输入信号的载波和峰值部分。载波输入信号在功率分配器输出114处被提供给第一放大器路径130，而峰值输入信号在功率分配器输出116处被提供给第二放大器路径140。当第二放大器136、146向负载106提供电流时，功率分配器110在放大器路径130、140之间分配输入信号功率。例如，功率分配器110可能平均分配功率，使得大约一半的功率分配器输入信号功率被提供给每个路径130、140(例如，对于对称多赫蒂放大器配置)。或者，功率分配器110可不均等地分配功率(例如，对于非对称多赫蒂放大器配置)。
通常，功率分配器110对在输入端102处提供的输入RF信号进行分离，并且分离的信号沿着第一放大路径和第二放大器路径130、140被分别放大。然后放大的信号在组合端160同相组合。重要的是，在需要的频段上，在第一放大器路径和第二放大器路径130、140之间保持相位一致以确保放大的载波和峰值信号在组合端160同相组合，从而确保适当的多赫蒂(Doherty)放大器操作。
第一放大器136和第二放大器146中的每一个包括一个或多个单级或多级功率晶体管集成电路(IC)138、148，用于放大通过放大器136、146传导的射频(RF)信号。这些功率晶体管例如，可能使用基于硅的场效应晶体管(FET)(例如，横向扩散的金属氧化物半导体FET，或LDMOS FET)、基于氮化镓(GaN)的FET(例如，高电子迁移率晶体管)来实现IC，或其他类型的功率晶体管。尽管载波和峰值功率晶体管IC可能具有相同的尺寸(例如，在对称多赫蒂配置中)，但载波功率功率晶体管IC也可能具有不同的尺寸(例如，在各种非对称多赫蒂配置中)。在非对称多赫蒂配置中，峰值功率晶体管IC通常比载波功率晶体管IC大一些倍数。例如，峰值功率晶体管IC的尺寸可能是载波功率晶体管IC的两倍，从而峰值功率晶体管IC的载流能力是载波功率晶体管IC的两倍。也可能实现除2:1比率之外的峰值与载波IC尺寸比率。
在多赫蒂放大器100的操作期间，第一放大器级136被偏置可能以在AB类模式下运行，并且第二放大器级146被偏置以可能在C类模式下运行。更具体地，第一放大器级136的晶体管布置被偏置以提供180度和360度之间的导通角。相反，第二放大器级146的晶体管布置被偏置以提供小于180度的导通角。
在低功率电平下，其中端子102处的输入信号的功率低于第二放大器146的开启阈值电平，放大器100以低功率(或回退)模式运行，其中第一放大器136是唯一向负载106提供电流的放大器。当输入信号的功率超过第二放大器146的阈值电平时，放大器100以高功率模式运行，其中第一放大器136和第二放大器146都向负载106提供电流。此时，第二放大器146在组合端160处提供有源负载调制，允许第一放大器136的电流继续线性增加。
输入阻抗匹配网络134(输入MNc)可能在第一放大器136的输入处实施。类似地，输入阻抗匹配网络144(输入MNp)可能在第二放大器146的输入处实施。在每种情况下例如，匹配网络134、144可用于朝着负载阻抗递增地增加电路阻抗。此外，第一放大器136和第二放大器146可能具有与功率晶体管管芯集成或集成在功率晶体管管芯封装内的附加预匹配输入和/或输出阻抗匹配网络(未示出)。
多赫蒂放大器100具有“非反相”负载网络配置。在非反相配置中，输入电路被配置为使得在放大器100的操作中心频率fo处提供给第二放大器146的输入信号相对于提供给第一放大器136的输入信号延迟90度。为了确保载波和峰值输入RF信号以大约90度的相位差到达载波和第二放大器136、146，这是适当的多赫蒂放大器操作的基础，在到第二放大器146的输入路径中提供了相位延迟元件132，其将大约90度的相位延迟应用于峰值输入信号。例如，相位延迟元件132可能是四分之一波长传输线，或具有大约90度的电长度的另一种合适类型的延迟元件。
为了补偿在放大器136、146的输入处的第一放大器路径和第二放大器路径130、140之间产生的90度相位延迟差(即，确保放大的信号在组合端160中同相)，输出电路被配置为将大约90度相位延迟应用于第一放大器136的输出和组合端160之间的信号。这是通过附加延迟元件150实现的。多赫蒂放大器的替代实施例可能具有“反相”加载网络配置。在这样的配置中，输入电路被配置为使得在放大器的操作中心频率fo处，提供给第一放大器136的输入信号相对于提供给第二放大器146的输入信号被延迟90度，并且输出电路被配置为对第二放大器146的输出和组合端160之间的信号施加大约90度的相位延迟。
图2是根据实施例的多赫蒂放大器200的简化示意图。与上述传统放大器100相比，放大器200包括两个独立的输入端(202a、202b)、输出端204、第一放大器206、第二放大器208和输出组合器电路210。
在第一输入端202a接收的第一信号(载波信号)被第一放大器206放大。在第二输入端202b接收的第二信号(峰值信号)被第二放大器208放大。
第一放大器206包括第一晶体管(载波晶体管)212，其可能包括耦合到输入端202a的栅极、耦合到地的源极和作为第一放大器输出的漏极。
第二放大器208包括第二晶体管(峰值晶体管)218，其可能包括耦合到第二输入端202b的栅极、耦合到地的源极和耦合到输出端204的漏极作为第二放大器输出端。
输出组合器电路210耦合在第一放大器输出和第二放大器输出之间。输出组合器电路210可能包括第一电感元件(L1)222、电容器(C1)224和第二电感元件(L2)226。第一电感元件222可能耦合在第一放大器输出和电容器224的第一端之间。第二电感元件226可能耦合在第二放大器输出和电容器224的第一端之间。电容器224的第二端可能耦合到地。
在一个实施例中，第一电感元件222可能包括耦合在第一放大器输出端和电容器224的第一端之间的一组接合线，并且第二电感元件226可能包括耦合在第二放大器输出端和电容器224的第一端之间的另一组接合线。电容器224的第二端接地。
如图2所示，输出组合器电路210包括第一电感元件(L1)、第二电感元件(L2)、电容器(C1)，并受载波和峰化晶体管的漏极输出寄生电容(Cds_c和Cds_p)的影响。通过选择适当的L1、L2和C1值，这些组件可能用作准四分之一波长传输线(TL)，以提供90°相移或90°以外的相移(例如，从95°至105°范围内的相移)用于第一放大器或载波放大器的输出。
为了形成准四分之一波长传输线，五个元素(Cds_c、Cds_p、L1、L2和C1)应该服从相应的关系。鉴于载波和峰值晶体管的Cds已知，L2和C1的值以及准四分之一波长传输线的特征阻抗(Z)可能通过以下公式获得(L2、C1和Z有两种替代方案：方程(1)-(3)是一个方案，方程(4)-(6)是另一个方案)。这里L1的值提供了选择的自由度，可能针对设计人员期望的合适的L2、C1和Z进行调整。
因此，只需要三个元件(L1、L2和C1)就可能形成一个多赫蒂组合器，其特征阻抗(Z)可能通过选择L1的值来调整(见等式(3)和(6))。另外，L1、L2可以用接合线实现，C1可能是集成无源器件(IPD)电容。与功率放大器模块(PAM)和集成多赫蒂IC相比，IPD可能具有低成本优势。
因此，本申请的输出组合器电路实际上可能是C-L-C-L-C架构。调谐等效准四分之一波长传输线的适当特征阻抗依赖于改变L1、L2和C1。无需在载波路径侧添加额外的并联电容器和电感元件。
Figure BDA0003248164040000091
Figure BDA0003248164040000092
Figure BDA0003248164040000093
Figure BDA0003248164040000094
Figure BDA0003248164040000095
Figure BDA0003248164040000096
第一放大器206、第二放大器208和输出组合器电路210可能布置在单个封装中。输出端204可能具有接近期望值的阻抗。只需将组合节点阻抗转换为系统50欧姆即可，与传统技术相比，可节省大量PCB空间，易于设计。另一方面，封装内部没有表面贴装(SMT)元件做输入和输出匹配，也可能节省PCB和SMT元件的成本。
此外，由于本应用的两个输入端分离且开放接入，因此它可能支持AB类驱动器驱动多赫蒂、多赫蒂驱动多赫蒂或二级多赫蒂中的任一种。
在一个实施例中，多赫蒂放大器200包括附加的一组接合线228。附加的一组接合线耦合在第二放大器输出和输出端204之间，并且附加的一组接合线包括输出电感元件。
在一个实施例中，第一放大器206包括输入阻抗匹配网络(L4、L5、C2)234，其被配置为匹配第一输入端202a和第一功率晶体管212之间的阻抗。第二放大器208包括输入阻抗匹配网络(L6、L7、C3)236，用于匹配第二输入端202b与功率晶体管218之间的阻抗。通过这种方式，通过对输出组合器电路和输入匹配网络的设计稍作修改可能比较容易满足不同的应用需求(例如2.6GHz下行频带至2.3GHz)。
在一个实施例中，输出组合器电路210向由第一放大器206放大的信号提供90度相移，使得由第一放大器206放大的信号和第二放大器208放大的信号在第二放大器输出处同相组合.
在一个或多个实施例中，第一功率晶体管212和第二功率晶体管218可能具有不同的尺寸。在这种情况下，RF放大器200可能为设计者提供更多灵活性的非对称多赫蒂。特别地，电感L1和L2以及电容C1的选择可能具有更大的灵活性。此外，特别是在第一或载波放大器的输出与第二或峰值放大器的输出没有90°相移的实施例中，输出组合器电路210可能提供90度以外的相移(例如，从95°到105°相移范围)到由第一放大器206放大的信号，使得由第一放大器206和第二放大器208放大的信号在第二放大器输出处同相组合。下面是灵活设计的示例。
例如，5G通信系统中的两个应用是2.6GHz和3.5GHz 64T 320W项目，每个通道需要一个50W-60W的多赫蒂终端。以2.5mm+5.0mm GaN管芯为例，针对64T 320W应用。表1分别列出了2.6GHz和3.5GHz的iGaN参数。对于7.8dB OBO设计，可能有两种解决方案：一种设计为对称设计。另一种是在非对称设计中提出的替代方法，其中组合端的阻抗为8.4欧姆，与0.825pF电容器并联(Cds_p–Cds_c＝1.65-0.825＝0.825pF)。对于2.6GHz，这将是8.29-0.94j，而对于3.5GHz，它将是8.21-1.25j。L1和L2可能具有不同的值，以满足发送放大器输出端所需的载波和峰值信号的同相组合。因此，并且对于非对称设计，输出组合器电路210可能向由第一放大器206放大的信号提供90度以外的相移(例如，度数范围从95度到105度)。
表1，64T 320W iGaN和合路器参数
Figure BDA0003248164040000111
图3A是根据实施例的封装的放大器装置300的简化示意图。封装的放大器装置300包括射频放大器系统的一部分(本申请图7中的封装的放大器装置708)。如图7所示，射频放大器系统的其余部分在客户印刷电路板(PCB)上实现，封装的放大器装置连接到该印刷电路板。
封装的放大器装置可能是“扁平无引线”器件(例如，四方扁平无引线QFN)或双扁平无引线(DFN)器件)。这种器件包括一个“引线框架”，它由一个导电的中央凸缘(“外露热焊盘”)和多个周边输入输出(IO)焊盘或引线(在本申请中称为“引脚焊盘”)组成。凸缘和焊盘用绝缘材料保持在相对于彼此(并且彼此电隔离)的固定方向上。
本申请中提到的各种放大器管芯和“集成无源器件”(IPD)都可能直接附接到导电凸缘(flange)，并且接合线(bond wire)可能连接在引脚焊盘的顶部内表面和管芯/IPD之间。然后可将塑料模塑料施加在管芯上以封装器件。当连接到PCB时，凸缘通常接地；这为封装的裸片/IPD提供了接地参考。这种器件通常是表面安装器件，因此引脚焊盘的底面连接(例如，焊接)到PCB顶面上的相应焊盘。
如本文所讨论的，IPD是通常小的半导体管芯，其仅包括“无源”组件(例如，电容器、电阻器、电感元件)，与作为半导体管芯包括晶体管的“有源”器件相反。在本申请中，每个IPD可包括位于其顶表面上的接合焊盘，接合线可连接至该接合焊盘。IPD包括一个内部电容器(通常是“金属绝缘体金属”或MIM电容器)。电容器的一端连接到顶部焊盘。电容器的另一端连接到IPD底部的导电层。当IPD连接(例如，使用焊料)到封装导电凸缘的顶面时，电容器的第二端可能接地。
现在参考图3A，示出了根据一个或多个实施例的封装的放大器装置300物理布图。封装的放大器装置300包括引脚焊盘上的第一输入引线302a、第二输入引线302b、另一引脚焊盘上的输出引线304、第一放大器306、第二放大器308、第一电感元件322、第二电感元件326和电容器324。
第一放大器306可能包括第一晶体管312。第一晶体管312包括耦合到第一输入引线302a的第一晶体管输入，和第一晶体管输出。第二放大器308具有第二晶体管318。第二晶体管308包括耦合到第二输入引线302b的第二晶体管输入，和通过电感元件328耦合到输出引线304的第二晶体管输出。
第一电感元件322耦合在第一晶体管输出和电容器324的第一端之间，第二电感元件326耦合在第二晶体管输出和电容器324的第一端之间，电容器324的第二端接地。
在一个实施例中，如图3A所示，封装的放大器装置300还包括集成无源器件(IPD)，并且电容器324在IPD中形成。
图3B示出了图3A的封装的放大器装置根据一个实施例的示意性透视图。在一个实施例中，封装器件是双扁平无引线(DFN)器件。RF放大器300的所有组件都布置在公共基板或凸缘340上，其可能提供公共接地平面，用于连接到各种接地电容以及第一和第二放大器306、308的源极连接。封装器件也可能是其他类型的器件，例如四方扁平无引线(QFN)器件。
图4是根据另一实施例的封装的放大器装置400的简化示意图。封装的放大器装置400包括第一输入引线402a、第二输入引线402b、输出引线404、包含第一晶体管管芯412的第一放大器406、包括第二晶体管管芯418的第二放大器408。与图3A不同的是，图4中电容器424实现为封装400外部的表面贴装(SMT)电容器。第一电感元件422和第二电感元件426中的每一个可能耦合到引脚焊盘442，引脚焊盘442耦合到SMT电容424的一端，SMT电容424的另一端接地，并且可能连接到客户PCB(未示出)顶面上的一个焊盘，该焊盘可能通过导电通孔连接到PCB中的接地层。通过这种方式，与封装的放大器装置内的电容器324相比，SMT电容器424可能提供更好的电容器Q因数。
图5是根据实施例的封装的放大器装置500的简化示意图。封装的放大器装置500包括第一输入引线502a、第二输入引线502b、输出引线504、包含第一晶体管管芯512的第一放大器506、包括第二晶体管管芯518的第二放大器508。与图4不同的是，图5中的封装的放大器器件500的SMT电容器524还包括微带线544，其可能实施在客户PCB(未示出)的顶表面上。微带线可能是封装外的任何附加线，因此可能被称为“附加”微带线。微带线544耦合在两个引脚焊盘542、546之间。第一电感元件522可能耦合到引脚焊盘546。第二电感元件526可能耦合到引脚焊盘542。电容器524的一端连接到微带线544。SMT电容器524的另一端接地，其可能连接到客户PCB顶面上的另一焊盘，该焊盘可能通过导电通孔连接到PCB中的接地层。因此，当封装500内部的接合线不能提供所需的电感时，微带线544可能提供额外的电感。
图6是根据实施例的封装的放大器装置600的简化示意图。封装的放大器装置600包括第一输入引线602a、第二输入引线602b、输出引线604、包含第一晶体管管芯612的第一放大器606、包括第二晶体管管芯618的第二放大器608。与图5的不同之处在于封装的放大器器件600还包括第一微带线644和第二微带线648。第一微带线644和第二微带线648都可能在客户PCB(未示出)的顶表面上实现。第一微带线644耦合在两个引脚焊盘642、646之间。第一电感元件622可能耦合到引脚焊盘646。第二电感元件626可能耦合到引脚焊盘642。第二微带线648耦合连接到第一微带线644。电容器624的一端连接到第二微带线648。SMT电容器624的另一端接地，它可能连接到客户PCB顶面上的另一个焊盘，这通过导电过孔连接到PCB中的接地层。因此，第一微带线644和第二微带线648可能提供额外的电感并使组合器电路满足准四分之一波传输线所需的特性阻抗。
图7是RF放大器系统700的简化PCB布局示意图。RF放大器系统700包括输入端701、输出端703、功率分配器706和封装的放大器装置708。封装的放大器装置708对应于如图2所示的RF放大器200并且可能的实施如图3A至图6所示。放大器系统700的其余部分可能在客户印刷电路板(PCB)710上实现。
信号分离器706对输入端701提供的输入RF信号进行分离，分离后的信号分别馈送到封装放大器708的第一输入端702a和第二输入端702b，然后沿封装的放大器装置708中的第一和第二放大器路径(未示出)放大。封装的放大器装置708的输出端704连接到放大器系统700的输出端703。
功率分离器706可能是连接到PCB 702顶部的小型表面贴装设备。功率分配器706可能是“90°混合”设备，其可能是连接到PCB的顶部的(相对于封装放大器设备)小型的表面贴装器件。并且“载波信号”和“峰值信号”在载波和峰值晶体管的输入端彼此相差90度。在这种情况下，“90°混合”设备对峰值信号应用90°相移。分离器706不限于“混合”分离器。它也可能是其他类型，例如威尔金森分路器。功率分配器706也可能在封装的放大器装置708中实现。
图7仅示出了RF放大器系统的一个示例。RF放大器系统可能具有不同的架构，例如连接到驱动器的一个或两个输出端的第一输入端702a和第二输入端702b，驱动器可能是AB类驱动器、多赫蒂驱动器或双路径驱动器。
图8是根据实施例制造RF放大器系统的方法的流程图。
在框802中，制造封装的RF放大器装置可能包括将一个或多个有源管芯和其他部件(例如IPD)接合到引线框架的顶表面。在框804中，制造封装的RF放大器装置还可能包括互连管芯、IPD、呈键合线组形式的电感元件、在输入引线或引脚焊盘之间、有源管芯、IPD、其他组件和输出引线或引脚焊盘。接合线的连接基本上完成了放大器路径的形成，包括输入和输出阻抗匹配电路。在附接接合线之后，RF放大器的部分的封装可能在块806中完成。例如，在框806中，有源管芯、IPD、其他部件、接合线、输入和输出引线的部分，以及引线框的至少部分顶面用非导电模塑料封装。然后在框808中，可能将完成的封装的RF放大器装置并入放大器系统，该放大器系统包括将器件安装在PCB(或其他基板)上，以便器件基板电连接到系统的接地电压参考。
因此，从一个角度来看，本公开提供了一种射频放大器和封装的放大器装置。射频放大器和封装的放大器装置可能被认为具有集成到双路径分离部件中的C-L-C-L-C架构的输出组合器电路。此外，输出组合器电路包括接合线，并且可能在封装内部包括IPD电容器。与已知装置相比，射频放大器和封装的放大器装置中的任一个或两者可具有一个或多个优点，例如尺寸减小、成本低、PCB设计友好、应用灵活性和上市时间短。
虽然这里的方法的操作以特定的顺序被示出和描述，但是该方法的操作的顺序可能被改变，使得可能以相反的顺序执行某些操作或使得可能执行某些操作，至少部分与其他操作同时进行。
文中描述主题的“一个”和“这个”和类似的术语(特别是权利要求中)被认为涵盖单数和复数，除非另有指出或在上下文中明确反驳。这里记载的数值范围只是用于表示落入该范围中的离散值的便捷方法，除非另有指出，每个离散值被包括在说明书中，就像分别记载一样。另外，上文的描述只是实施例，并不是为了限制，保护范围由权利要求限定。这里提供的任何和所有的实施例，或举例的术语(如“例如”)的使用，只是为了更好地说明主题，除非另有主张，这不是对主题的范围的限制。在权利要求和说明书中记载的术语“基于”和其它类似短语的使用表示用于产生结果的条件，并不是为了排除产生该结果的其它任何条件。在说明书中的任何术语不被认为表示作为本申请所主张的实施的必要不主张的元素。
这里记载了优选的实施例。当然，那些优选实施例的变化对本领域技术人员在本文记载内容的基础上是显而易见的。本领域技术人员适当地使用这些变化，以及申请人打算以这里所特别记载的不同方式实施所主张的权利要求。因此，所主张的主题包括权利要求所记载的主题的所有修改及其相当是其适用法律允许的。另外，除非特别指出或本文明确反驳，本文涵盖在所有可能的变化中的以上描述的元素的组合。

Claims (10)

1.一种射频放大器，包括：
第一输入端；
第二输入端；
输出端；
第一放大器，包括耦合到所述第一输入端的第一放大器输入端，和第一放大器输出端；
第二放大器，包括耦合到所述第二输入端的第二放大器输入端，和通过输出电感元件耦合到所述输出端的第二放大器输出端；
输出组合器电路，耦合在所述第一放大器输出端和所述第二放大器输出端之间，其中所述输出组合器电路包括第一电感元件、电容器和第二电感元件，其中所述第一电感元件耦合在所述第一放大器输出与所述电容器的第一端之间，所述第二电感元件耦合于所述第二放大器输出端与所述电容器的第一端之间，且所述电容器的第二端接地。
2.根据权利要求1所述的射频放大器，其中，所述输出组合器电路向由所述第一放大器放大的信号提供除90度之外的相移，使得由所述第一放大器放大的信号和所述第二放大器放大的信号在所述第二放大器输出端同相组合。
3.一种射频放大器，包括：
一种半导体封装，包括输出引线、第一输入引线、第二输入引线；
所述半导体封装包括：
第一放大器，包括第一晶体管，其中所述第一晶体管包括耦合到所述第一输入引线的第一晶体管输入，和第一晶体管输出；
第二放大器，包括第二晶体管，其中所述第一晶体管包括耦合到所述第二输入引线的第二晶体管输入，和耦合到所述输出引线的第二晶体管输出；和
第一电感元件和第二电感元件，其中所述第一电感元件耦合在第一晶体管输出和电容器的第一端之间，并且所述第二电感元件耦合在第二晶体管输出和所述电容器的第一端之间，其中，所述电容器的第二端接地。
4.根据权利要求3所述的射频放大器，其特征在于，所述半导体封装件中还包括集成无源器件IPD，所述电容器在所述IPD中形成。
5.根据权利要求3所述的射频放大器，其中所述电容器是位于所述半导体封装外部的表面贴装电容器。
6.根据权利要求5所述的射频放大器，还包括在所述半导体封装外部并耦合在所述第一电感元件和所述第二电感元件之间的第一微带线，其中所述第一微带线耦合到所述电容器。
7.根据权利要求6所述的射频放大器，还包括耦合在所述第一微带线和所述电容器之间的所述半导体封装外部的并联微带线。
8.根据权利要求3所述的射频放大器，其中所述第一电感元件、所述第二电感元件和所述电容器一起为由所述第一放大器放大的信号提供90度相移，使得由所述第一放大器放大的信号和所述第二放大器放大的信号在所述第二晶体管输出处同相组合。
9.根据权利要求3所述的射频放大器，其中所述第一电感元件、所述第二电感元件和所述电容器一起为由第一放大器放大的信号提供除90度之外的相移，使得由所述第一放大器放大的信号和所述第二放大器放大的信号在所述第二晶体管输出处同相组合。
10.一种封装的放大器装置，包括：
第一输入引线和第二输入引线；
输出引线；
具有第一晶体管的第一放大器，其中所述第一晶体管包括耦合到所述第一输入引线的第一晶体管输入，和第一晶体管输出；
具有第二晶体管的第二放大器，其中第二晶体管包括耦合到所述第二输入引线的第二晶体管输入，和耦合到输出引线的第二晶体管输出；
第一电感元件和第二电感元件，其中所述第一电感元件耦合在所述第一晶体管输出和所述电容器的第一端之间，所述第二电感元件耦合在所述第二晶体管输出和所述电容器的第一端之间，以及所述电容器的第二端接地。
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