CN112468093A - 紧凑型三路多尔蒂放大器模块 - Google Patents

紧凑型三路多尔蒂放大器模块 Download PDF

Info

Publication number
CN112468093A
CN112468093A CN202010882141.6A CN202010882141A CN112468093A CN 112468093 A CN112468093 A CN 112468093A CN 202010882141 A CN202010882141 A CN 202010882141A CN 112468093 A CN112468093 A CN 112468093A
Authority
CN
China
Prior art keywords
amplifier die
signal
amplifier
output
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010882141.6A
Other languages
English (en)
Inventor
王绿
伊利·A·马卢夫
约瑟夫·斯陶丁格
杰弗里·凯文·琼斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of CN112468093A publication Critical patent/CN112468093A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/04—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in discharge-tube amplifiers
    • H03F1/06—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in discharge-tube amplifiers to raise the efficiency of amplifying modulated radio frequency waves; to raise the efficiency of amplifiers acting also as modulators
    • H03F1/07—Doherty-type amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0288—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers using a main and one or several auxiliary peaking amplifiers whereby the load is connected to the main amplifier using an impedance inverter, e.g. Doherty amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H03F3/245—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
    • H03F3/602—Combinations of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
    • H03F3/602—Combinations of several amplifiers
    • H03F3/604—Combinations of several amplifiers using FET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/318—A matching circuit being used as coupling element between two amplifying stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/387—A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/423—Amplifier output adaptation especially for transmission line coupling purposes, e.g. impedance adaptation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/78—A comparator being used in a controlling circuit of an amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Amplifiers (AREA)

Abstract

公开了一种方法和装置的实施例。在实施例中，一种多尔蒂放大器模块包括包括安装表面的衬底并且进一步包括在所述安装表面上的第一放大器管芯、第二放大器管芯和第三放大器管芯。所述第一放大器管芯被配置成沿第一信号路径放大第一射频(RF)信号，所述第二放大器管芯被配置成沿第二信号路径放大第二RF信号，并且所述第三放大器管芯被配置成沿第三信号路径放大第三RF信号。所述第一放大器管芯的包括第一输出端的一侧面向所述第二放大器管芯的包括第二输出端的一侧。所述第二信号路径与所述第一信号路径平行，并且所述第三信号路径与所述第一信号路径和所述第二信号路径正交。

Description

紧凑型三路多尔蒂放大器模块
技术领域
本公开大体上涉及无线通信领域，且更具体地，涉及紧凑型三路多尔蒂放大器模块。
背景技术
无线通信系统采用功率放大器来增大射频(RF)信号的功率。在无线通信系统中，在将经过放大的信号提供到天线以通过空中接口辐射之前，功率放大器在传输链中形成最后一个放大级的一部分。高增益、高线性度、稳定性和高水平的功率附加效率是这种无线通信系统中的期望放大器的特性。
通常，当功率放大器接近饱和的功率发射时，功率放大器以最大功率效率操作。然而，随着输出功率减小，功率效率趋于恶化。近来，多尔蒂放大器架构不仅成为基站所关注的焦点，而且成为移动终端所关注的焦点，因为所述架构在宽功率动态范围内具有高功率附加效率。
多尔蒂架构的高效率使其成为当前和下一代无线系统所期望的架构。然而，所述架构在半导体封装体设计方面提出了挑战。当前的多尔蒂放大器半导体封装体设计要求使用分立装置、导体和集成电路来实施每个放大路径。例如，在包括载波放大路径、第一峰值放大路径和第二峰值放大路径的三路多尔蒂架构中，所述放大路径中的每个放大路径可以包括不同的功率晶体管IC管芯连同不同的电感和电容组件。这些不同的功率晶体管IC管芯和组件在典型的装置封装体中保持分开一定距离，以便限制可能由于载波放大器、第一峰值放大器和/或第二峰值放大器之间的信号耦合而发生的潜在性能降级。更具体地说，载波放大器、第一峰值放大器和/或第二峰值放大器之间的不期望的信号耦合可以涉及通过与在那些放大路径上所承载的信号相关联的磁场和/或电场在载波放大路径、第一峰值放大路径和/或第二峰值放大路径的组件之间的能量转移。
不幸的是，期望在装置封装体中的放大器路径之间保持显著的空间距离以便减小路径之间的耦合限制了半导体封装体小型化的可能性。在低成本、低重量、以及小体积和小印刷电路板(PCB)基板面是各种应用的重要属性的情况下，限制小型化是不期望的。
发明内容
公开了一种方法和装置的实施例。在实施例中，一种多尔蒂放大器模块包括衬底，所述衬底包括安装表面、所述安装表面上的第一放大器管芯、所述安装表面上的第二放大器管芯和所述安装表面上的第三放大器管芯。所述第一放大器管芯包括接近所述第一放大器管芯的第一侧的第一输入端和接近所述第一放大器管芯的第二侧的第一输出端，所述第一放大器管芯被配置成沿第一信号路径放大第一射频(RF)信号以在所述第一输出端处产生第一经过放大的RF信号，所述第一信号路径从所述第一放大器管芯的所述第一侧延伸到所述第一放大器管芯的所述第二侧。
所述第二放大器管芯包括接近所述第二放大器管芯的第一侧的第二输入端和接近所述第二放大器管芯的第二侧的第二输出端，所述第二放大器管芯被配置成沿第二信号路径放大第二RF信号以在所述第二输出端处产生第二经过放大的RF信号，所述第二信号路径从所述第二放大器管芯的所述第一侧延伸到所述第二放大器管芯的所述第二侧，其中所述第二放大器管芯的所述第二侧面向所述第一放大器管芯的所述第二侧，并且其中所述第二信号路径与所述第一信号路径平行。
所述第三放大器管芯包括接近所述第三放大器管芯的第一侧的第三输入端和接近所述第三放大器管芯的第二侧的第三输出端，所述第三放大器管芯被配置成沿第三信号路径放大第三RF信号以在所述第三输出端处产生第三经过放大的RF信号，所述第三信号路径从所述第三放大器管芯的所述第一侧延伸到所述第三放大器管芯的所述第二侧，其中所述第三信号路径与所述第一信号路径和所述第二信号路径正交。
在实施例中，所述多尔蒂放大器模块另外包括信号组合器装置，所述信号组合器装置在所述第一放大器管芯、所述第二放大器管芯和所述第三放大器管芯外部。所述信号组合器装置位于所述安装表面上、在所述第一放大器管芯与所述第二放大器管芯之间。所述信号组合器装置包括第一组合节点，所述第一组合节点被配置成将所述第一经过放大的RF信号与所述第二经过放大的RF信号和所述第三经过放大的RF信号中的至少一个经过放大的RF信号组合以产生经过放大的RF输出信号。
在实施例中，所述第一组合节点包括在所述信号组合器装置上的第一接合焊盘。在此实施例中，所述多尔蒂放大器模块另外包括第一引线接合阵列，所述第一引线接合阵列耦合在所述第一放大器管芯的所述第一输出端与所述第一接合焊盘之间；第二引线接合阵列，所述第二引线接合阵列耦合在所述第二放大器管芯的所述第二输出端与所述第一接合焊盘之间，其中所述第一引线接合阵列和所述第二引线接合阵列彼此平行；以及第三引线接合阵列，所述第三引线接合阵列耦合在所述第二放大器管芯的所述第二输出端与所述第三放大器管芯的所述第三输出端之间，其中所述第三引线接合阵列与所述第一引线接合阵列和所述第二引线接合阵列正交。
在实施例中，所述信号组合器装置另外包括耦合到所述第一接合焊盘的第一并联电容器。所述多尔蒂放大器模块另外包括第四引线接合阵列，所述第四引线接合阵列耦合在所述第一接合焊盘与所述安装表面上的导电接触之间。所述第四引线接合阵列与所述第一引线接合阵列和所述第二引线接合阵列正交。所述第一并联电容器被配置成执行阻抗变换以将负载的阻抗与源阻抗相匹配。
在实施例中，所述信号组合器装置另外包括第二接合焊盘和耦合到所述第二接合焊盘的并联直流(DC)阻隔电容器。所述多尔蒂放大器模块另外包括第四引线接合阵列，所述第四引线接合阵列耦合在所述第一放大器管芯的所述第一输出端与所述第二接合焊盘之间。所述第四引线接合阵列基本上与所述第一引线接合阵列平行。
在实施例中，所述信号组合器装置另外包括耦合到所述第一组合节点的第一并联电容器。
在实施例中，所述第一放大器管芯包括第一功率晶体管，并且所述第二放大器管芯包括第二功率晶体管。所述第一功率晶体管的漏极-源极电容、所述第一引线接合阵列的电感和所述第一并联电容器的电容形成第一准传输线，所述第一准传输线被配置成针对所述第一经过放大的RF信号执行第一相位延迟和第一阻抗变换。所述第二功率晶体管的漏极-源极电容、所述第二引线接合阵列的电感和所述第一并联电容器的所述电容形成第二准传输线，所述第二准传输线被配置成针对所述第二经过放大的RF信号或所述第三经过放大的RF信号中的至少一个经过放大的RF信号执行第二相位延迟和第二阻抗变换。
在实施例中，所述第三放大器管芯包括第三功率晶体管，其中所述第三功率晶体管的漏极-源极电容、所述第三引线接合阵列的电感和所述第二功率晶体管的所述漏极-源极电容形成第三准传输线，所述第三准传输线被配置成针对所述第三经过放大的RF信号执行第三相位延迟和第三阻抗变换。
在实施例中，所述第二放大器管芯包括第二组合节点。所述第二组合节点被配置成将所述第二经过放大的RF信号与所述第三经过放大的RF信号同相组合以产生组合的RF信号。所述第一组合节点被另外配置成将所述第一经过放大的RF信号与所述组合的RF信号同相组合以产生所述经过放大的RF输出信号。
在实施例中，所述第二放大器管芯包括耦合到所述第二放大器管芯的所述第二输出端的第二并联电容器。所述第二并联电容器的电容被配置成调整所述第二相位延迟和所述第二阻抗变换。
在实施例中，所述多尔蒂放大器模块另外包括第四引线接合阵列，所述第四引线接合阵列耦合在所述第三放大器管芯的所述第三输出端与所述第三放大器管芯的接合焊盘之间。所述第四引线接合阵列与所述第三引线接合阵列正交，并且其中所述接合焊盘耦合到并联直流(DC)阻隔电容器。
在实施例中，所述第一相位延迟、所述第二相位延迟和所述第三相位延迟中的每个相位延迟基本上是90度。
在实施例中，所述多尔蒂放大器模块另外包括耦合到所述衬底的RF功率分离器。所述RF功率分离器被配置成接收输入RF信号并将所述输入RF信号分成所述第一RF信号、所述第二RF信号和所述第三RF信号并且将所述第一RF信号、所述第二RF信号和所述第三RF信号传送到所述RF功率分离器的第一输出端、第二输出端和第三输出端。所述第一输出端耦合到第一移相器，所述第一移相器被配置成向所述第一RF信号赋予第一90度相位延迟，并且其中所述第二输出端耦合到第二移相器，所述第二移相器被配置成向所述第二RF信号赋予第二90度相位延迟。
在实施例中，所述信号组合器装置包括集成无源装置、印刷电路板(PCB)或低温共烧陶瓷(LTCC)。
在实施例中，公开了另一种多尔蒂放大器模块。所述多尔蒂放大器模块包括衬底，所述衬底包括安装表面、在所述安装表面上的载波放大器管芯、在所述安装表面上的第一峰值放大器管芯、在所述安装表面上的信号组合器装置和在所述安装表面上的第二峰值放大器管芯。所述载波放大器管芯包括接近所述载波放大器管芯的第一侧的第一输入端和接近所述载波放大器管芯的第二侧的第一输出端。
所述第一峰值放大器管芯包括接近所述第一峰值放大器管芯的第一侧的第二输入端和接近所述第一峰值放大器管芯的第二侧的第二输出端。所述第一峰值放大器管芯的所述第二侧面向所述载波放大器管芯的所述第二侧。
所述信号组合器装置包括第一组合节点。所述信号组合器装置位于所述载波放大器管芯与所述第一峰值放大器管芯之间。所述载波放大器管芯的所述第一输出端利用第一引线接合阵列耦合到所述第一组合节点，并且所述第一峰值放大器管芯的所述第二输出端利用第二引线接合阵列耦合到所述第一组合节点。所述第一引线接合阵列和所述第二引线接合阵列彼此平行。
所述第二峰值放大器管芯包括接近所述第二峰值放大器管芯的第一侧的第三输入端和接近所述第二峰值放大器管芯的第二侧的第三输出端。所述第二峰值放大器管芯的所述第二侧与所述第一峰值放大器管芯的所述第二侧正交。所述第二峰值放大器管芯的所述第三输出端利用第三引线接合阵列耦合到所述第一峰值放大器管芯的所述第二输出端。所述第三引线接合阵列与所述第一引线接合阵列和所述第二引线接合阵列正交。
在实施例中，所述信号组合器装置包括耦合到所述第一组合节点的第一并联电容器。所述第一组合节点被配置成将所述第一经过放大的RF信号与所述第二经过放大的RF信号和所述第三经过放大的RF信号中的至少一个经过放大的RF信号组合以产生经过放大的RF输出信号。
在实施例中，所述载波放大器管芯包括第一功率晶体管，并且所述第一峰值放大器管芯包括第二功率晶体管。所述第一功率晶体管的漏极-源极电容、所述第一引线接合阵列的电感和所述第一并联电容器的电容形成第一准传输线，所述第一准传输线被配置成针对所述第一经过放大的RF信号执行第一相位延迟和第一阻抗变换。所述第二功率晶体管的漏极-源极电容、所述第二引线接合阵列的电感和所述第一并联电容器的所述电容形成第二准传输线，所述第二准传输线被配置成针对所述第二经过放大的RF信号或所述第三经过放大的RF信号中的至少一个经过放大的RF信号执行第二相位延迟和第二阻抗变换。
在实施例中，所述信号组合器装置包括集成无源装置、印刷电路板(PCB)或低温共烧陶瓷(LTCC)。
在实施例中，公开了一种制造多尔蒂放大器模块的方法。所述方法涉及将第一放大器管芯附接在衬底的安装表面之上。所述第一放大器管芯包括接近所述第一放大器管芯的第一侧的第一输入端和接近所述第一放大器管芯的第二侧的第一输出端，所述第一放大器管芯被配置成沿第一信号路径放大第一射频(RF)信号以在所述第一输出端处产生第一经过放大的RF信号，所述第一信号路径从所述第一放大器管芯的所述第一侧延伸到所述第一放大器管芯的所述第二侧。
所述方法另外涉及将第二放大器管芯附接在所述衬底的所述安装表面之上。所述第二放大器管芯包括接近所述第二放大器管芯的第一侧的第二输入端和接近所述第二放大器管芯的第二侧的第二输出端，所述第二放大器管芯被配置成沿第二信号路径放大第二RF信号以在所述第二输出端处产生第二经过放大的RF信号。所述第二信号路径从所述第二放大器管芯的所述第一侧延伸到所述第二放大器管芯的所述第二侧。所述第二放大器管芯的所述第二侧面向所述第一放大器管芯的所述第二侧。所述第二信号路径与所述第一信号路径平行。
所述方法另外涉及将第三放大器管芯附接在所述衬底的所述安装表面之上。所述第三放大器管芯包括接近所述第三放大器管芯的第一侧的第三输入端和接近所述第三放大器管芯的第二侧的第三输出端。所述第三放大器管芯被配置成沿第三信号路径放大第三RF信号以在所述第三输出端处产生第三经过放大的RF信号，所述第三信号路径从所述第三放大器管芯的所述第一侧延伸到所述第三放大器管芯的所述第二侧。所述第三信号路径与所述第一信号路径和所述第二信号路径正交。
在实施例中，所述方法另外涉及将信号组合器装置附接在所述衬底的所述安装表面之上。所述信号组合器装置在所述第一放大器管芯、所述第二放大器管芯和所述第三放大器管芯外部。所述信号组合器装置被附接在所述安装表面之上、在所述第一放大器管芯与所述第二放大器管芯之间。所述信号组合器装置包括第一组合节点，所述第一组合节点被配置成将所述第一经过放大的RF信号与所述第二经过放大的RF信号和所述第三经过放大的RF信号中的至少一个经过放大的RF信号组合以产生经过放大的RF输出信号。
在实施例中，所述方法另外涉及将第一引线接合阵列耦合在所述第一放大器管芯的所述第一输出端与所述第一组合节点之间；将第二引线接合阵列耦合在所述第二放大器管芯的所述第二输出端与所述第一组合节点之间；以及将第三引线接合阵列耦合在所述第二放大器管芯的所述第二输出端与所述第三放大器管芯的所述第三输出端之间。所述第一引线接合阵列和所述第二引线接合阵列彼此平行，并且所述第三引线接合阵列与所述第一引线接合阵列和所述第二引线接合阵列正交。
根据本发明的其它方面从以下结合附图的详细描述中将变得显而易见，所述详细描述通过本发明原理的例子示出。
附图说明
当结合以下附图考虑具体实施方式和权利要求书时，可以通过参考具体实施方式和权利要求书得出对主题的更全面理解，其中贯穿附图，相似的附图标记指代类似的元件。
图1描绘了根据本公开的各个实施例的三路多尔蒂放大器的示意图。
图2描绘了表示根据本公开的各个实施例的三路多尔蒂放大器的示意图。
图3描绘了根据本公开的各个实施例的三路多尔蒂放大器模块的俯视图。
图4描绘了图3的模块沿线3-3的横截面侧视图。
图5描绘了根据本公开的各个实施例的第一放大器管芯的放大俯视图。
图6描绘了根据本公开的各个实施例的第二放大器管芯的放大俯视图。
图7描绘了根据本公开的各个实施例的第三放大器管芯的放大俯视图。
图8描绘了根据本公开的各个实施例的信号组合器装置的放大俯视图。
图9(包括图9A和9B)是根据本公开的各个实施例的用于制造多尔蒂放大器模块的方法的流程图。
具体实施方式
将容易理解的是，如本文中总体上描述的并且在附图中示出的实施例的组件可以被布置和设计成各种不同配置。因此，如附图中所表示的，以下对各个实施例的更详细描述并非旨在限制本公开的范围，而是仅表示各个实施例。虽然附图中呈现了实施例的各个方面，但除非特别指示，否则附图不一定按比例绘制。
在不脱离本发明的精神或必要特性的情况下，可以以其它具体形式具体化本发明。所描述的实施例应在所有方面均仅被视为是说明性的而非限制性的。因此，本发明的范围由所附权利要求书而非此具体实施方式指示。落入权利要求书的同等含义和范围内的所有改变均应包括在权利要求书的范围内。
贯穿本说明书对特征、优点或类似语言的引用并不暗示可以利用本发明实现的所有特征和优点应处于或处于本发明的任何单个实施例中。相反，提及特征和优点的语言应被理解为意味着结合实施例描述的具体特征、优点或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书对特征和优点以及类似语言的讨论可以但不一定指代同一实施例。
此外，本发明的所描述特征、优点和特性可以以任何适当的方式组合在一个或多个实施例中。相关领域的技术人员应认识到，鉴于本文中的描述，可以在没有特定实施例的具体特征或优点中的一个或多个的情况下实践本发明。在其它情况下，在某些实施例中可以认识到可能并不存在于在本发明的所有实施例中的另外特征和优点。
贯穿本说明书，对“一个实施例”、“一实施例”或类似语言的提及意味着结合所指示实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书的短语“在一个实施例中”、“在实施例中”和类似语言可以但不一定都指代同一实施例。
在三路多尔蒂放大器中，输入信号(例如，射频(RF)输入信号)在载波放大路径、第一峰值放大路径以及第二峰值放大路径之间的输入或功率分离器处被分离。分离信号然后被多尔蒂放大器的载波放大器和峰值放大器分别地放大并且在输出级处组合。当组合载波放大器和峰值放大器的输出时，可能期望在多尔蒂放大器模块的输入分离器的相位和振幅或衰减中做出微小的调整，以提供每个路径的输出之间的最优平衡。为了促进这种调整，多尔蒂放大器可以包括可以用于微调到载波放大器和峰值放大器两者的输入信号的配置的可调功率分配器或分离器。多尔蒂放大器还可以包括被配置成选择性地修改多尔蒂放大器的一个或多个放大路径的相移和/或振幅的可调相位延迟和/或振幅调整。
在多路径放大器，如三路多尔蒂放大器中，信号路径之间的耦合可能不利地影响放大器性能。耦合可以是两种类型，包括电耦合(通常称为电容耦合)和磁耦合(通常称为电感耦合)。当在彼此紧密接近的载流平行导体之间存在时变磁场时，发生电感耦合和磁耦合(在本文中称为电磁耦合)。例如，多尔蒂放大器功率晶体管封装体中的一种类型的电磁耦合可以发生在信号线的阵列(例如，引线接合阵列)之间，所述信号线的阵列连接在构成载波放大器路径和峰值放大器路径中的每个放大器路径的各种电组件之间。多尔蒂放大器的性能可能会受到相邻引线接合阵列之间的电磁耦合的不利影响。因此，电磁耦合问题由于载波放大器路径与峰值放大器路径之间的最小间隔要求而已经限制了多尔蒂放大器的小型化努力。
图1是根据示例实施例的多尔蒂放大器100(也称为三路多尔蒂放大器100)的示意图。多尔蒂放大器100的一些或所有组件可以在单个装置封装体或模块中实施。如稍后将详细地解释的并且根据各个实施例，当与常规封装技术相比时，各种放大器组件的朝向使得封装体或模块的大小能够被显著地减小，同时仍满足增益、线性度、稳定性和效率性能标准。更具体地说，这通过将第一放大器组件和第二放大器组件朝向在头对头配置中以及通过将第三放大器组件朝向在相对于所述第一放大器组件和所述第二放大器组件的正交配置中来实现。在实施例中，第一放大器组件可以是多尔蒂放大器100的载波放大器，第三放大器组件可以是多尔蒂放大器100的第一峰值放大器(也称为峰值1放大器)，并且第二放大器组件可以是多尔蒂放大器100的第二峰值放大器(也称为峰值2放大器)。例如，第一放大器组件和第二放大器组件的朝向可以允许第一放大器组件的第一信号路径(例如，信号路径111)相对于第二放大器组件的第二信号路径(例如，信号路径121)具有大约180度的角度偏移，并且第三放大器组件的朝向可以允许第三放大器组件的第三信号路径(例如，信号路径131)相对于第一信号路径和第二信号路径具有90度的角度偏移。90度的角度偏移具有减少第三信号路径(例如，信号路径131)与第一信号路径和第二信号路径(例如，信号路径111和121)之间的电磁耦合的效果。
在实施例中，多尔蒂放大器100包括RF输入节点104、RF输出节点106、功率分离器140、第一信号路径111、第二信号路径121、第三信号路径131、第一组合节点152(也称为第一求和节点)以及第二组合节点(也称为第二求和节点)。在实施例中，第二组合节点可以是第二放大器管芯120的输出端(例如，RF输出端124)。当结合到较大的RF系统中时，RF输入节点104可以耦合到RF信号源(未示出)，并且RF输出节点106可以经由阻抗变换器耦合到负载162(例如，电阻性负载，如天线)。例如，阻抗变换器可以被配置成将负载162的阻抗(例如，看入输出节点106的阻抗)与50Ω或其它适当的阻抗值的源阻抗相匹配。在一些实施例中，阻抗变换器可以在多尔蒂放大器100外部。基本上，多尔蒂放大器100被配置成放大输入RF信号，并且在RF输出节点106处产生经过放大的RF输出信号。如图1中用框102指示的，多尔蒂放大器100的一些或所有组件可以在单个装置封装体或模块中实施。
在实施例中，功率分离器140具有输入142和三个输出144、146、148。功率分离器输入142耦合到RF输入节点104以接收输入RF信号。功率分离器140被配置成将在输入142处接收到的RF输入信号分成第一RF信号、第二RF信号以及第三RF信号，所述第一RF信号、所述第二RF信号以及所述第三RF信号通过输出144、146、148提供给第一信号路径111、第二信号路径121和第三信号路径131。在一些实施例中，功率分离器140可以包括一个或多个相移元件，所述一个或多个相移元件被配置成向在输出144、146和/或148处提供的信号赋予相移(也称为相位延迟)。例如，相移可以是大约90度相移(例如，90度相位延迟)。在一些例子中，大约90度相移或基本上90度相移可以包括正负20度的变化。在一些实施例中，本文描述的移相器108、186中的一者或两者可以在功率分离器140中实施。
当多尔蒂放大器100具有对称配置(即，其中第一放大器、第二放大器和第三放大器包括在大小或功率处理能力上基本上相同的功率晶体管的配置)时，功率分离器140可以将在输入端142处接收到的输入RF信号分成或分离成具有大约相等功率的三个信号。相反，当多尔蒂放大器100具有非对称配置(即，其中第一放大器、第二放大器和/或第三放大器中的一个或多个放大器包括显著大于其它放大器中的一个或多个放大器中的一个或多个功率晶体管的功率晶体管的配置)时，功率分离器140可以输出具有不相等功率的信号。在一些实施例中，功率分离器140可以用固定值无源组件实施。在其它实施例中，功率分离器140可以用一个或多个可控的可变衰减器和/或可变移相器来实施，所述一个或多个可控的可变衰减器和/或可变移相器使功率分离器140能够基于外部提供的控制信号衰减第一RF信号、第二RF信号和第三RF信号和/或使所述第一RF信号、所述第二RF信号和所述第三RF信号相移。
根据实施例，多尔蒂放大器100包括第一放大器管芯110、第二放大器管芯120和第三放大器管芯130和信号组合器装置150。每个放大器管芯110、120、130包括接近放大器管芯110、120、130的第一边缘的所述输入端112、122、132和接近放大器管芯110、120、130的与所述第一边缘相对(并且与所述第一边缘平行)的第二边缘的所述输出端114、124、134。一个或多个功率晶体管电连接在所述输入端和输出端中的每个输入端和输出端之间。
功率分离器140的输出144、146、148分别连接到第一信号路径111、第二信号路径121和第三信号路径131。如本文所使用的，术语“信号路径”指的是RF信号通过电路(例如，在每个放大器管芯110、120、130内实施的电路)所遵循的路径。第一信号路径111包括第一放大器管芯110，所述第一放大器管芯110被配置成在输入端112处从功率分离器140接收第一RF信号，放大第一RF信号并在RF输出端114处提供经过放大的第一RF信号。经过放大的第一RF信号经由第一信号线116从RF输出端114传送到信号组合器装置150上的第一组合节点152。在实施例中，第一信号线116的至少一部分可以被实施为引线接合阵列，所述引线接合阵列包括从耦合到RF输出端114的接合焊盘延伸到耦合到第一组合节点152的接合焊盘的多条平行引线。在实施例中，第一放大器管芯110的RF输出端114还可以经由第二信号线117通过端154耦合到第一并联直流(DC)阻隔电容器156，其中端154和电容器156也可以在信号组合器装置150上实施。在实施例中，第二信号线117可以被实施为从RF输出端114延伸到端154的引线接合或引线接合阵列(例如，多条平行引线)。
第二信号路径121和第三信号路径131类似地被配置成分别放大第二RF信号和第三RF信号。更具体地说，第二信号路径121包括第二放大器管芯120，所述第二放大器管芯120被配置成在输入端122处从功率分离器140接收第二RF信号，放大第二RF信号并在RF输出端124处提供经过放大的第二RF信号。类似地，第三信号路径131包括第三放大器管芯130，所述第三放大器管芯130被配置成在输入端132处从功率分离器140接收第三RF信号，放大第三RF信号并在RF输出端134处提供经过放大的第三RF信号。
将经过放大的第二RF信号和经过放大的第三RF信号提供给第二组合节点(例如，直接连接到RF输出端124的第二放大器管芯120上的导电节点，其中“直接连接到”意指与可忽略的电阻导电路径同位或通过可忽略的电阻导电路径电连接)，其中将经过放大的第二RF信号和经过放大的第三RF信号同相求和以产生第一组合的RF信号。可以将经过放大的第三RF信号从RF输出端134经由第三信号线136提供到第二组合节点。在实施例中，第三信号线136可以被实施为引线接合阵列(例如，多条引线)，所述引线接合阵列从耦合到RF输出端134的接合焊盘延伸到耦合到第二组合节点的接合焊盘。可以将第二组合节点处的第一组合的RF信号经由第四信号线126提供给第一组合节点152。在一些实施例中，第四信号线126的至少一部分可以被实施为引线接合阵列，所述引线接合阵列从耦合到RF输出端124的接合焊盘延伸到耦合到第一组合节点152的接合焊盘。
第一组合的RF信号可以在第一组合节点152处与经过放大的第一RF信号同相组合(例如，求和)以产生包括来自经过放大的第一RF信号、经过放大的第二RF信号和经过放大的第三RF信号的信号能量的第二组合的RF信号。信号路径111、121、131可以包括或耦合到各种阻抗匹配元件和/或相位匹配元件(例如，电容器128、138、149、156、158)和相移元件108、186(例如，90度相移元件)，使得第二经过放大的RF信号和第三经过放大的RF信号在第二组合节点处(例如，在RF输出端124处)彼此同相到达，并且使得在所述第二组合节点处产生的第一组合的RF信号在第一组合节点152处与经过放大的第一RF信号同相到达。
第一组合节点152可以位于信号组合器装置150上或信号组合器装置150内，所述信号组合器装置150在第一放大器管芯110、第二放大器管芯120和第三放大器管芯130外部(即，信号组合器装置150是利用与第一放大器管芯110、第二放大器管芯120和第三放大器管芯130分开的衬底来实施的)。信号组合器装置150位于(例如，定位于和/或耦合到)所述安装表面上、在第一放大器管芯110与第二放大器管芯120之间(RF输出端114与RF输出端124之间)。在实施例中，信号组合器装置150可以是集成无源装置(IPD)，所述集成无源装置可以包括形成在半导体衬底中或上的一个或多个无源组件(例如，一个或多个电阻器、一个或多个电容器、一个或多个电感器)。IPD半导体衬底可以不同于第一放大器管芯110、第二放大器管芯120和第三放大器管芯130。在其它实施例中，信号组合器装置150的衬底可以是包括一个或多个无源组件的印刷电路板(PCB)或低温共烧陶瓷(LTCC)结构。如本文详细地解释的，信号组合器装置150提供了用于组合从第一放大器管芯110、第二放大器管芯120和第三放大器管芯130输出的经过放大的RF信号的组合节点(例如，第一组合节点152)。信号组合器装置150可以具有小的占用面积以允许放大器组件110、120被紧密放置在一起，同时最小化或显著地减少第一放大器管芯110的电流路径与第二放大器管芯120的电流路径之间的电磁耦合。
如上所述，沿第一信号路径111，第一放大器管芯110包括RF输入端112、RF输出端114以及耦合在输入端112与输出端114之间的一个或多个放大级。RF输入端112耦合到功率分离器140的第一输出144，并且因此RF输入端112接收由功率分离器140产生的第一RF信号。沿第二放大器路径121，第二放大器管芯120包括RF输入端122、RF输出端124以及耦合在输入端122与输出端124之间的一个或多个放大级。RF输入端122耦合到功率分离器140的第二输出146，并且因此RF输入端122接收由功率分离器140产生的第二RF信号。沿第三信号路径131，第三放大器管芯130包括RF输入端132、RF输出端134以及耦合在输入端132与输出端134之间的一个或多个放大级。RF输入端132耦合到功率分离器140的第三输出148，并且因此RF输入端132接收由功率分离器140产生的第三RF信号。
第一放大器管芯110的每个放大级包括功率晶体管。更具体地说，每个功率晶体管包括控制端(例如，栅极端)以及第一载流端和第二载流端(例如，漏极端和源极端)。在将包括单个功率晶体管的单级装置中，控制端电连接到RF输入端112，载流端中的一个载流端(例如，漏极端或源极端)电连接到RF输出端114，并且另一个载流端(例如，源极端或漏极端)电连接到接地参考(或另一个电压参考)。相反，两级装置将包括串联耦合的两个功率晶体管，其中第一晶体管充当提供相对低增益放大的驱动器放大器晶体管，并且第二晶体管充当提供相对高增益放大的输出放大器晶体管。在这种实施例中，驱动器放大器晶体管的控制端电连接到RF输入端112，驱动器放大器晶体管的载流端中的一个载流端(例如，漏极端或源极端)电连接到输出放大器晶体管的控制端，并且驱动器放大器晶体管的另一个载流端(例如，源极端或漏极端)电连接到接地参考(或另一个电压参考)。另外，输出放大器晶体管的载流端中的一个载流端(例如，漏极端或源极端)电连接到RF输出端114，并且输出放大器晶体管的另一个载流端(例如，源极端或漏极端)电连接到接地参考(或另一个电压参考)。
除了一个或多个功率晶体管之外，输入阻抗匹配网络和输出阻抗匹配网络和偏置电路系统(图1中未示出)的部分还可以整体式地形成为第一放大器管芯110的部分。另外，在第一放大器管芯110是两级装置的实施例中，级间匹配网络(图1中未示出)也可以整体式地形成为第一放大器管芯110的一部分。
与第一放大器管芯110一样，第二放大器管芯120的每个放大级包括具有控制端以及第一载流端和第二载流端的功率晶体管。第二放大器管芯120的一个或多个功率晶体管可以以类似于上文结合对第一放大器管芯110的描述所描述的方式电耦合在RF输入端122与RF输出端124之间。在一些实施例中，RF输出端124可以耦合到包括在第二放大器管芯120中的第一并联电容器128。结合对第一放大器管芯110的描述所讨论的另外的其它细节也适用于第二放大器管芯120，并且为简洁起见，这里不再重复那些另外的细节。
与第一放大器管芯110一样，第三放大器管芯130的每个放大级包括具有控制端以及第一载流端和第二载流端的功率晶体管。第三放大器管芯130的一个或多个功率晶体管可以以类似于上文结合对第一放大器管芯110的描述所描述的方式电耦合在RF输入端132与RF输出端134之间。在一些实施例中，RF输出端134可以经由第五信号线135耦合到包括在第三放大器管芯130中的第二并联DC阻隔电容器138。第五信号线135可以被实施为引线接合阵列(例如，多条引线)，所述引线接合阵列从RF输出端134延伸到耦合到第二并联DC阻隔电容器的节点137。在实施例中，节点137可以是接合焊盘(例如，图3中的接合焊盘382)，所述接合焊盘耦合到第二并联DC阻隔电容器的端。结合对第一放大器管芯110的描述所讨论的另外的其它细节也适用于第三放大器管芯130，并且为简洁起见，这里不再重复那些另外的细节。
如参考图2详细地描述的，包括在信号组合器装置150中的第二并联电容器158(在本文中也称为第二并联电容器CO)用于向第一放大器管芯110、第二放大器管芯120和第三放大器管芯130中的每个放大器管芯呈现适当的负载阻抗。在一些实施例中，包括在信号组合器装置150中的第三并联电容器149(在本文中也称为第三并联电容器CZ)可以用作阻抗变换器网络的一部分以将负载阻抗(例如，输出负载RO 162)与源阻抗(例如，50Ω)相匹配。当输出负载162的阻抗低时，第三并联电容器149可以改善多尔蒂放大器100的带宽。例如，当输出负载包括大外围装置时或当多尔蒂放大器100在从峰值功率进一步回退的功率电平(例如，大约9分贝或更大的回退电平)下操作时，输出负载162的阻抗可以为低的。由多尔蒂放大器100产生的所得经过放大的RF输出信号在RF输出节点106处产生，输出负载162(例如，天线)经由传输线160连接到所述RF输出节点106。在一些实施例中，传输线160的至少一部分可以被实施为包括多条引线的引线接合阵列。
在实施例中，第一放大器管芯110可以是多尔蒂放大器100的载波放大器，第三放大器管芯130可以是多尔蒂放大器100的第一峰值放大器(也称为峰值1放大器)，并且第二放大器管芯120可以是多尔蒂放大器100的第二峰值放大器(也称为峰值2放大器)。因此，多尔蒂放大器100可以被配置成使得第一信号路径111(也称为载波信号路径)为相对低电平的输入信号提供放大。随着输入信号的幅度增加，达到第一输入功率电平，在所述第一输入功率电平下第三信号路径131(也称为第一峰值信号路径)也变得活跃。最后，随着输入信号的幅度甚至另外增加，达到第二输入功率电平，在所述第二输入功率电平下第二信号路径121(也称为第二峰值信号路径)也变得活跃。例如，这可以通过将第一放大器管芯110偏置为使得第一放大器管芯110以AB类模式操作，并且将第二放大器管芯120和第三放大器管芯130偏置为使得第二放大器管芯120和第三放大器管芯130以不同的C类偏置点处操作来实现。
根据实施例，第一信号路径111、第二信号路径121和第三信号路径131的物理组件相对于彼此朝向，使得第三信号路径131的部分相对于第一信号路径111和第二信号路径121的对应部分而基本上正交。例如，通过第一放大器管芯110的第一信号路径的所有或一部分在RF输入端112与RF输出端114之间在第一方向(由箭头111指示)上延伸，通过第二放大器管芯120的第二信号路径的所有或一部分在RF输入端122与RF输出端124之间在第二方向(由箭头121指示)上延伸，并且通过第三放大器管芯130的第三信号路径的所有或一部分在RF输入端132与RF输出端134之间在第三方向(由箭头131指示)上延伸。换言之，在实施例中，第一信号路径111、第二信号路径121和第三信号路径131中的每个信号路径的方向被定义成与在每个放大器管芯110、120、130的输入端与输出端之间绘制的线基本上平行(或与每个放大器管芯110、120、130的第一边缘和第二边缘垂直)。第一方向(由箭头111指示)和第二方向(由箭头121指示)可以彼此朝向。例如，第一方向(由箭头111指示)可以具有相对于第二方向(由箭头121指示)的大约180度的角度偏移。第三方向(由箭头131指示)可以具有相对于第一方向和第二方向(由箭头111，121指示)的90度的角度偏移。在其它实施例中，第三方向可以相对于第一方向和第二方向成角度地分开多于或少于90度。
根据实施例，横穿第一放大器管芯110、第二放大器管芯120和第三放大器管芯130的第一信号路径、第二信号路径和第三信号路径的部分的方向之间的角间距是通过将第一放大器管芯110和第二放大器管芯120朝向成使得第一放大器管芯110的RF输入端112与RF输出端114之间的信号路径朝着第二放大器管芯120的RF输入端122与RF输出端124之间的信号路径来实现的。在实施例中，第三放大器管芯130被朝向成与第一放大器管芯110和第二放大器管芯120正交，使得信号路径通过第三放大器管芯130的部分的方向与信号路径通过第一放大器管芯110和第二放大器管芯120的部分的方向正交。
在操作期间，当与其中放大器管芯(例如，放大器管芯的信号路径)被朝向成与其它放大器管芯平行且紧密接近其它放大器管芯的系统相比，通过第三放大器管芯130的信号路径相对于通过第一放大器管芯110和第二放大器管芯120的信号路径的角度分离减少了信号路径的那些部分之间的电磁耦合的量。鉴于信号路径之间的电磁耦合的这种减少，第二放大器管芯120和第三放大器管芯130可以被定位成比第二放大器管芯120和第三放大器管芯130可以在常规的平行朝向上更靠近，同时仍然实现可接受的性能。此外，如利用信号组合器装置150实现的第一和第二放大器管芯110、120的头对头配置使得第一和第二放大器管芯110、120能够比利用常规设计能够被放置得更靠近在一起，同时仍然实现可接受的性能。因此，当与用于容纳常规布置的多尔蒂放大器的封装体或系统的大小相比时，各个实施例的实施方案可以使高性能多尔蒂放大器能够在相对小的封装体或模块中实施。
现在将参考图2所示的电路200来描述多尔蒂放大器100的操作和设计。电路200是表示图1中的多尔蒂放大器100的示意图。参考图2，电路200包括功率分离器240、第一功率晶体管210、第二功率晶体管220、第三功率晶体管230和负载262。在图2的实施例中，第一功率晶体管210可以是图1中的第一放大器管芯110中的输出功率晶体管，第二功率晶体管220可以是图1中的第二放大器管芯120中的输出功率晶体管，并且第三功率晶体管230可以是图1中的第三放大器管芯130中的输出功率晶体管。在图2中，第一功率晶体管210的内部漏极-源极电容(也称为寄生电容或结电容)被指示为电容Cds_1 292，第二功率晶体管220的内部漏极-源极电容被指示为电容Cds_2 294，并且第三功率晶体管230的内部漏极-源极电容被指示为电容Cds_3 296。因此，应当理解，图2中所示的电容Cds_1 292、Cds_2 294、Cds_3 296不表示物理组件。
如图2所示，第一功率晶体管210的输出(例如，第一放大器管芯110的RF输出端114)经由电感器L1 216(例如，第一信号线116的电感)耦合到第一组合节点252(例如，第一组合节点152)。在实施例中，第一功率晶体管210的输出是耦合到第一节点214的第一功率晶体管210的漏极端。第一功率晶体管210的输出(例如，第一放大器管芯110的RF输出端114)经由电感器Lsh_1 217(例如，第二信号线117的电感)另外耦合到第一并联DC阻隔电容器Cdc_blk 256(例如，第一并联DC阻隔电容器156)。
如图2另外所示，第二功率晶体管220的输出(例如，第二放大器管芯120的RF输出端124)经由电感器L2 226(例如，第四信号线126的电感)耦合到第一组合节点252(例如，第一组合节点152)。在实施例中，第二功率晶体管220的输出是耦合到第二组合节点224的第二功率晶体管220的漏极端。第二功率晶体管220的输出(例如，第二放大器管芯120的RF输出端124)另外耦合到第一并联电容器Csh_2 228(例如，第一并联电容器128)。
如图2另外所示，第三功率晶体管230的输出(例如，第三放大器管芯130的RF输出端134)经由电感器L3 236(例如，第三信号线136的电感)和电感器L2 226(例如，第四信号线126的电感)耦合到第一组合节点252(例如，第一组合节点152)。在实施例中，第三功率晶体管230的输出是耦合到第二节点234(也称为第二组合节点234)的第三功率晶体管230的漏极端。第三功率晶体管230的输出(例如，第三放大器管芯130的RF输出端134)经由电感器Lsh_3 235(例如，第五信号线135的电感)另外耦合到第二并联DC阻隔电容器Cdc_blk 238(例如，第二并联DC阻隔电容器138)。
如图2另外所示，第二并联电容器CO 258(例如，第二并联电容器158)耦合到第一组合节点252。在一些实施例中，第三并联电容器CZ 249(例如，图1中的第三并联电容器CZ149)可以用作阻抗变换器网络的一部分。例如，第三并联电容器CZ 249可以被配置成执行阻抗变换以将负载(例如，输出负载RO 162)的阻抗与源阻抗(例如，50Ω)相匹配。
功率分离器240(例如，功率分离器140)具有输入242(例如，图1中的输入142)以及三个输出端244、246、248(例如，图1中的输出144、146、148)。功率分离器输入242可以接收输入RF信号，并且可以将RF输入信号分成第一RF信号、第二RF信号和第三RF信号。功率分离器240可以将第一RF信号从输出端244提供到第一功率晶体管210的栅极。第一功率晶体管210可以将经过放大的第一RF信号提供给第一组合节点252。功率分离器240可以将第二RF信号从输出端246提供到第二功率晶体管220的栅极。第二功率晶体管220可以将经过放大的第二RF信号提供给第二组合节点224。功率分离器240可以将第三RF信号从输出端248提供到第三功率晶体管230的栅极。第三功率晶体管230可以将经过放大的第三RF信号提供给第二组合节点224。经过放大的第二RF信号和经过放大的第三RF信号可以在第二组合节点224处同相求和以产生组合的RF信号。在第二组合节点224处产生的组合的RF信号可以与经过放大的第一RF信号同相到达第一组合节点252。经过放大的第一RF信号可以在第一组合节点252处与组合的RF信号组合以产生经过放大的RF输出信号。经过放大的RF输出信号可以提供给负载RO 262(例如，图1中的负载162)。在一些实施例中，相移元件208、286中的每个相移元件(例如，图1中的相移元件108、186)可以向在输出端244、246处提供的RF信号赋予大约90度相移。
在图2中，电容Cds_1 292、电感器L1 216和第二并联电容器CO 258形成第一CLC网络(也称为第一电容器-电感器-电容器网络或第一Pi网络)。第一CLC网络可以用作用于第一功率晶体管210的输出网络。在实施例中，第一CLC网络可以对第一功率晶体管210执行相位延迟(例如，大约90度相位延迟)和阻抗变换两者。因此，由于CLC网络(例如，第一CLC网络)可以复制四分之一波长长的传输线的相位延迟和阻抗变换功能，因此CLC网络还可以被称为“准传输线”。
在一些场景中，电容Cds_1 292可能不适合于第一CLC网络以实现针对一些高频RF信号(例如，具有高于2.2千兆赫(GHz)的频率的RF信号)的适当相位延迟和/或阻抗匹配。在这些场景中，电感器Lsh_1 217的电感(例如，第二信号线117的电感)可以被配置成谐振出(例如，减小)电容Cds_1 292中的至少一些电容，从而允许第一CLC网络被调谐成针对一些高频RF信号能量执行适当的相位延迟和/或阻抗匹配。
在实施例中，电容Cds_2 294、电感器L2 226以及第二并联电容器CO 258形成第二CLC网络(也称为第二电容器-电感器-电容器网络、第二Pi网络或第二准传输线)。第二CLC网络可以用作用于第二功率晶体管220的输出网络。在实施例中，第二CLC网络可以对第二功率晶体管220执行相位延迟(例如，大约90度相位延迟)和阻抗变换两者。在图2中，第一并联电容器Csh_2 228允许在电容Cds_2 294不充足(例如，电容Cds_2 294低于期望值)的场景下适当调谐第二CLC网络。在实施例中，并联电感器可以连接在第一并联电容器Csh_2 228与第二组合节点224之间，类似于电感器Lsh_1 217与第一并联DC阻隔电容器Cdc_blk 256的布置。
应注意的是，第二并联电容器CO 258包括在本文所描述的第一CLC网络和第二CLC网络(例如，第一准传输线和第二准传输线)两者中。在实施例中，当执行第一CLC网络和第二CLC网络的相应的相位延迟和/或阻抗变换功能时，所述第一CLC网络和所述第二CLC网络两者可以同时采用第二并联电容器CO 258。
在实施例中，电容Cds_3296、电感器L3 236以及电容Cds_2 294形成第三CLC网络(也称为第三电容器-电感器-电容器网络、第三Pi网络或第三准传输线)。第三CLC网络可以用作用于第三功率晶体管230的输出网络。在实施例中，第三CLC网络可以对第三功率晶体管230执行相位延迟(例如，大约90度相位延迟)和阻抗变换两者。在一些场景中，电容Cds_3296可能不适合于第三CLC网络以实现针对一些高频RF信号(例如，具有高于2.2GHz的频率的RF信号)的适当相位延迟和/或阻抗匹配。在这些场景中，电感器Lsh_3 217的电感(例如，传输线117的电感)可以被配置成谐振出(例如，减小)电容Cds_3 296中的至少一些电容，从而允许第三CLC网络被调谐成针对一些高频RF信号能量执行适当的相位延迟和/或阻抗匹配。
在实施例中，第一并联DC阻隔电容器Cdc_blk 256可以用于另外调整第一CLC网络的相位延迟和阻抗变换，并且第二并联DC阻隔电容器Cdc_blk 238可以用于另外调整第三CLC网络的相位延迟和阻抗变换。例如，第一并联DC阻隔电容器Cdc_blk 256的电容和电感器Lsh_1217的电感可以被配置成另外调整第一CLC网络的相位延迟和阻抗变换。作为另一例子，第二并联DC阻隔电容器Cdc_blk 238的电容和电感器Lsh_3 235的电感可以被配置成另外调整第三CLC网络的相位延迟和阻抗变换。在实施例中，第一并联DC阻隔电容器Cdc_blk 256和/或第二并联DC阻隔电容器Cdc_blk238可以提供RF冷点(即，充当RF信号的虚拟接地参考电压的节点)。例如，电感器Lsh_1 217与第一并联DC阻隔电容器Cdc_blk 256之间的节点267以及电感器Lsh_3 235与第二并联DC阻隔电容器Cdc_blk 238之间的节点277可以用作RF冷点。在实施例中，一个或多个RF冷点(例如，在节点267、277处)可以用于基带终止以改善视频带宽。更具体地说，基带终止电路(例如，包括串联耦合的电感器、电容器和电阻器，未示出)可以耦合在每个RF冷点节点267、277与接地之间。
如参考图3-8所描述的，图2所示的电感器(例如，电感器L1 216、电感器L2 226、电感器L3 236、电感器Lsh_1 217和电感器Lsh_3 235)可以使用引线接合(也称为接合线或引线接合阵列)来实施。在实施例中，使用一个或多个引线接合来获得期望的电感值可以增强本文所描述的多尔蒂放大器电路(例如，多尔蒂放大器电路100)的调谐和优化灵活性。在实施例中，引线接合的电感值可以通过选择引线接合的环路的适当高度和/或引线接合在装置(例如，第一放大器管芯110、第二放大器管芯120、第三放大器管芯130和/或信号组合器装置150)的接合焊盘上的相对位置来控制。在实施例中，所述引线接合可以实现用于调谐对应的CLC网络(例如，先前描述的第一CLC网络、第二CLC网络、第三CLC网络)的最低所需电感值，并且可以具有低功率损耗特性。这些益处对于涉及高频RF输入信号(例如，具有大于5.0GHz的中心频率的RF输入信号)的应用可以是显著的。
现在将结合图3和4详细地描述参考图1和2描述的三路多尔蒂放大器的物理实施方案的实施例。更具体地说，图3是根据示例实施例的三路多尔蒂放大器模块300的俯视图。应该同时查看图3与图4，图4是图3的多尔蒂放大器模块300沿线3-3的横截面侧视图。多尔蒂放大器模块300包括衬底302、功率分离器340(例如，图1中的功率分离器140)、第一放大器管芯310(例如，图1中的第一放大器管芯110)、第二放大器管芯320(例如，图1中的第二放大器管芯120)、第三放大器管芯330(例如，图1中的第三放大器管芯130)、信号组合器装置350(例如，图1中的信号组合器装置150)以及各种相移元件308、386(例如，图1中的相移元件108、186)。
根据实施例，多尔蒂放大器模块300被实施为平面网格阵列(LGA)模块。因此，衬底302具有组件安装表面301和着陆表面388。根据实施例，衬底302相对较小，这提供了特别紧凑的多尔蒂放大器。例如，组件安装表面301可以具有范围为约5毫米(mm)到约20mm的宽度(图3中的水平尺寸)和长度(图3中的竖直尺寸)，但是所述宽度和/或长度也可以更小或更大。在特定实施例中，例如，组件安装表面可以具有约10mm的宽度和约8mm的长度。
例如，衬底302可以是具有由介电材料分开的多个金属层351、353、355、357、359的多层有机衬底。根据实施例，利用底部金属层361来提供LGA的外部可访问的导电着陆焊盘387、399，其中着陆焊盘387、399的位置由图3中的虚线框指示。这些着陆焊盘387、399(除其它之外，未示出)使多尔蒂放大器模块300能够表面安装到为RF系统的其它部分提供电连接的单独衬底(未示出)上。尽管多尔蒂放大器模块300被描绘为LGA模块，但是可替换的是，多尔蒂放大器模块300可以被封装为引脚栅格阵列模块、方形扁平无引线(QFN)模块或另一种类型的封装体。
衬底302的一个或多个其它金属层(例如，层357、359)可以用于传送DC电压(例如，DC偏置电压)并且提供接地参考。最后，仍其它层(例如，层353、355)可以用于通过模块300传送RF和其它信号。另外，可以在衬底302的安装表面301上形成图案化金属层351。如下文将更详细地讨论的，图案化金属层351可以包括在安装表面301上的多个导电接触304、306、309、313、315、319、345，所述多个导电接触304、306、309、313、315、319、345促进了到管芯和可以安装到安装表面301的其它组件的电连接。导电通孔(例如，通孔363，图4)在金属层351-361之间提供电连接。
放大器管芯310、320、330中的每个放大器管芯可以在操作期间产生大量热量。另外，放大器管芯310、320、330中的每个放大器管芯还需要到接地参考的通路。因此，在实施例中，衬底302还包括多个导电且导热的沟槽(例如，沟槽397、398)，放大器管芯310、320、330耦合到所述多个导电且导热的沟槽(例如，利用焊料、钎焊材料、银烧结物或其它管芯附接材料)。沟槽(例如，沟槽397、398)延伸穿过第一管芯安装区域323、第二管芯安装区域325和第三管芯安装区域327中的衬底厚度，以向第一放大器管芯310、第二放大器管芯320和第三放大器管芯330提供散热器和接地参考通路。例如，导电沟槽397、398可以填充有铜或另一种导热且导电的材料。在替代性实施例中，沟槽397、398可以用导电块(例如，铜块)或用热通孔代替。
参考图3中的模块300的俯视图，在衬底302的安装表面301处限定了多个非重叠区。更具体地说，非重叠区包括输入信号区307、第一管芯安装区323、第二管芯安装区325、第三管芯安装区域327、输出信号组合器区329和输出网络区343。在输入信号区307内，暴露于安装表面301处的导电着陆焊盘304通过衬底302电耦合到着陆表面388处的导电接触399。着陆焊盘304和接触399连同着陆焊盘304与接触399之间的电连接一起充当模块300的RF输入节点(例如，图1中的RF输入节点104)。
功率分离器340(例如，图1中的功率分离器140)耦合到输入信号区307中的安装表面301。根据实施例，功率分离器340可以包括一个或多个分立的管芯和/或组件，但是功率分离器340在图3中表示为单个元件。功率分离器340包括输入端305(例如，图1中的输入142)和三个输出端344、346、348(例如，图1中的输出144、146、148)。输入端305(例如，通过如所示出的引线接合，或在其它实施方案中通过传输线)电耦合到导电接触399以接收输入RF信号。另外，输出端344、346、348(例如，通过所示出的另外的引线接合)电耦合到安装表面301处的导电接触309、313、319。功率分离器340被配置成将通过输入端305接收到的输入RF信号的功率分离成第一RF信号、第二RF信号和第三RF信号，所述第一RF信号、所述第二RF信号和所述第三RF信号在输出端344、346、348处产生。在一些实施例中，功率分离器340可以由固定值无源组件组成，或功率分离器340可以包括可变移相器和/或衰减器。
如先前所讨论的，第一RF信号、第二RF信号和第三RF信号可以具有相等或不相等的功率。在输出端344处产生并被传送到导电接触309的第一RF信号通过第一信号路径被放大，所述第一信号路径包括安装在输入信号区307内的相移元件386(例如，图1中的相移元件186)、安装在第一管芯安装区323内的第一放大器管芯310(例如，图1中的管芯110)以及安装在输出信号组合器区329内的信号组合器装置350(例如，图1中的信号组合器装置150)。
第一放大器管芯310的所示出的实施例体现两级放大器，所述两级放大器包括RF输入端312(例如，图1中的RF输入端112)、输入匹配网络370、驱动器晶体管371、级间匹配网络372、输出晶体管373和RF输出端314(例如，图1中的RF输出端114)。驱动器晶体管371和输出晶体管373串联耦合，其中驱动器晶体管371向第一RF信号施加相对低的增益，并且输出晶体管373在由驱动器晶体管371初步放大之后向第一RF信号施加相对高的增益。在其它实施例中，第一放大器管芯310可以体现单级放大器或可以包括多于两个放大级。通过第一放大器管芯310的信号路径处于从RF输入端312朝着RF输出端314延伸的方向上，所述方向由箭头311指示。
经过放大的第一RF信号由第一放大器管芯310在RF输出端314处产生。根据实施例，RF输出端314利用第一引线接合阵列316(例如，多个平行的、紧密间隔的引线接合)电耦合到信号组合器装置350上的第一接合焊盘352，并且另外利用第二引线接合阵列317a、317b电耦合到信号组合器装置350上的第二接合焊盘354。如图3所示出的，引线接合阵列316、317a、317b中的引线接合在与通过第一放大器管芯310的信号路径相同的方向上(例如，在由箭头311指示的方向上)对准。
通过第一引线接合阵列316和第一接合焊盘352，RF输出端314电耦合到位于信号组合器装置350中的并联电容器358(例如，第二并联电容器158)和并联电容器349(例如，第三并联电容器149)。通过第二引线接合阵列317a、317b和第二接合焊盘354，RF输出端314电耦合到位于信号组合器装置350中的DC阻隔电容器356a、356b(例如，第一并联DC阻隔电容器156)。
返回参考输入信号区307中的功率分离器340，在功率分离器340的输出端346处产生并被传送到导电接触313的第二RF信号通过第二放大器路径被放大，所述第二放大器路径包括第二相移元件308(例如，图1中的相移元件108)、安装在第二管芯安装区325内的第二放大器管芯320(例如，图1中的第二放大器管芯120)以及安装在输出信号组合器区329内的信号组合器装置350(例如，图1中的信号组合器装置150)。
第二放大器管芯320的所示出的实施例还体现两级放大器，所述两级放大器包括RF输入端322(例如，图1中的RF输入端122)、输入匹配网络374、驱动器晶体管375、级间匹配网络376、输出晶体管377、第一并联电容器328(例如，图1中的第一并联电容器128、图2中的第一并联电容器Csh_2 228)和RF输出端324(例如，图1中的RF输出端124)。通过第二放大器管芯320的信号路径处于从RF输入端322朝着RF输出端324延伸的方向上，所述方向由箭头321指示。如从图3中可以看出，通过第一放大器管芯310和第二放大器管芯320的信号路径被引导成朝着彼此(例如，偏移180度)。
再次参考输入信号区307中的功率分离器340，在功率分离器340的输出端348处产生并被传送到导电接触319的第三RF信号通过第三放大器路径被放大，所述第三放大器路径包括安装在第三管芯安装区327内的第三放大器管芯330(例如，图1中的第三放大器管芯130)、第二放大器管芯320的RF输出端324以及安装在输出信号组合器区329内的信号组合器装置350(例如，图1中的信号组合器装置150)。
第三放大器管芯330的所示出的实施例还体现两级放大器，所述两级放大器包括RF输入端332(例如，图1中的RF输入端132)、输入匹配网络378、驱动器晶体管379、级间匹配网络380、输出晶体管381和RF输出端334(例如，图1中的RF输出端134)。通过第三放大器管芯330的信号路径处于从RF输入端332朝着RF输出端334延伸的方向上，所述方向由箭头331指示。如从图3中可以看出，通过第三放大器管芯330的信号路径相对于通过第一放大器管芯310和第二放大器管芯320的信号路径是正交的(例如，偏移90度)。
在一些实施例中，第一放大器管芯310、第二放大器管芯320和第三放大器管芯330的大小相同，从而使得多尔蒂放大器模块300成为对称多尔蒂放大器。在替代性实施例中，第一放大器管芯310、第二放大器管芯320和第三放大器管芯330中的至少一个放大器管芯可以具有相对于其它放大器管芯的不同大小，从而使得多尔蒂放大器模块300成为非对称多尔蒂放大器。例如，第二放大器管芯320可以比第一放大器管芯310和/或第三放大器管芯330大一定比率(例如，1.6∶1、2∶1或其它某个比率)。
在实施例中，每个放大器管芯310、320、330都是矩形形状的，所述放大器管芯310、320、330具有平行的第一侧和第二侧以及在第一侧与第二侧之间延伸的平行的第三侧和第四侧。在每个放大器管芯310、320、330中，RF输入端312、322、332接近所述管芯的第一侧，并且RF输出端314、324、334接近所述管芯的第二侧。在实施例中并且如图3所示出的，第一放大器管芯310和第二放大器管芯320的第二侧被朝向成朝着彼此(例如，朝向成头对头)，而放大器管芯330的第二侧相对于第一放大器管芯310和第二放大器管芯320的第二侧正交布置。换言之，第三放大器管芯330耦合到衬底302的安装表面301，使得第三放大器管芯330相对于第一放大器管芯310和第二放大器管芯320是正交的，使得通过第三放大器管芯330的RF信号路径与通过第一放大器管芯310和第二放大器管芯320的RF信号路径正交。
第三放大器管芯330相对于第一放大器管芯310和第二放大器管芯320的正交朝向可以显著地减少第三放大器管芯330的信号路径与第一放大器管芯310和第二放大器管芯320的信号路径之间的电磁耦合。鉴于信号路径之间的电磁耦合的这种减少，第二放大器管芯320和第三放大器管芯330可以被定位成比第二放大器管芯320和第三放大器管芯330可以在常规的平行朝向上更靠近，同时仍然实现可接受的性能。此外，如使用信号组合器装置350实现的第一放大器管芯310和第二放大器管芯320的头对头配置使得第一放大器管芯310和第二放大器管芯320能够比使用常规朝向能够被放置得更靠近在一起，同时仍然实现可接受的性能。
经过放大的第二RF信号由第二放大器管芯320在RF输出端324(例如，第二放大器管芯120的RF输出端124)处生成。根据实施例，RF输出端324利用第三引线接合阵列326(例如，多个平行的、紧密间隔的引线接合)电耦合到第一接合焊盘352，并且另外耦合到第一并联电容器328(例如，第一并联电容器128)。
如图3所示出的，引线接合阵列326中的引线接合在与通过第二放大器管芯320的信号路径相同的方向上(例如，在由箭头321指示的方向上)对准。通过第三引线接合阵列326和第一接合焊盘352，RF输出端324电耦合到位于信号组合器装置350中的第二并联电容器358(例如，第二并联电容器158)和并联电容器349(例如，第三并联电容器149)。
经过放大的第三RF信号由第三放大器管芯330在RF输出端334处产生。根据实施例，RF输出端334利用第四引线接合阵列336(例如，图1中的第三信号线136)电耦合到第二放大器管芯320的RF输出端324，并且另外利用第五引线接合阵列335(例如，图1中的第五信号线135)耦合到接合焊盘382。如图3所示出的，第四引线接合阵列336中的引线接合在与通过第三放大器管芯330的RF信号路径相同的方向上(例如，在由箭头331指示的方向上)对准。换言之，第四引线接合阵列336相对于第一引线接合阵列316、第二引线接合阵列317a、317b和第三引线接合阵列326正交布置。因此，即使第三引线接合阵列326和第四引线接合阵列336相对紧密地定位在一起，第三引线接合阵列326和第四引线接合阵列336的正交朝向也可以显著地减少通过第三引线接合阵列326和第四引线接合阵列336承载的RF信号的电磁耦合。由第三放大器管芯330产生的经过放大的第三RF信号和由第二放大器管芯320产生的经过放大的第二RF信号可以在第二放大器管芯320的RF输出端324(例如，第二组合节点224)处组合。接合焊盘382可以耦合到一个或多个并联DC阻隔电容器383(例如，图1中的第二并联DC阻隔电容器138)。
在实施例中，在模块300的操作期间，第一组合节点(例如，与第一接合焊盘352同位或直接电耦合到第一接合焊盘352)可以将经过放大的第一RF信号与第二经过放大的RF信号和/或第三经过放大的RF信号组合(例如，求和)以产生经过放大的RF输出信号。在实施例中，第一组合节点(例如，第一接合焊盘352)可以将经过放大的第一RF信号与组合的信号组合，其中所述组合信号是第二经过放大的RF信号和第三经过放大的RF信号的组合，如下文所述。
与常规实施方案相比，信号组合器装置350可以减少通过第一放大器管芯310的信号路径(例如，方向311)与通过第二放大器管芯320的信号路径(例如，方向321)之间的电磁耦合。例如，经过放大的第一RF信号可以流出第一放大器管芯310并通过引线接合316流到第一接合焊盘352上。然后，经过放大的第一RF信号可以在第一接合焊盘352上沿方向331上朝着引线接合385流动。经过放大的第二RF信号和/或经过放大的第三RF信号可以流出RF输出端324并通过引线接合326流到第一接合焊盘352上。然后，经过放大的第二RF信号和/或经过放大的第三RF信号可以在第一接合焊盘352上沿方向331上朝着引线接合385流动。第一接合焊盘352的宽度892可以足以显著减少流出第一放大器管芯310的经过放大的第一RF信号与流出RF输出端324的经过放大的第二RF信号和/或经过放大的第三RF信号之间的电磁耦合。
在信号组合器装置350的一些实施方案中，与衬底302中的返回路径电极(例如，接地平面)和衬底302的安装表面301上的组合节点(例如，导电接触)之间的接近度相比，信号组合器装置350中的返回路径电极(例如，接地平面)可以更靠近顶部金属信号层(例如，第一接合焊盘352)。因此，因为信号组合器装置350中的返回路径电极可以更靠近信号组合器装置350中的顶部金属信号层，所以信号组合器装置350可以减少接近信号路径之间的干扰。因此，信号组合器装置350可以提供经过放大的第一RF信号与经过放大的第二RF信号和/或经过放大的第三RF信号之间的电磁耦合的另外减少。
尽管图3未示出，但模块300还包括偏置电路系统，所述偏置电路系统被配置成向驱动器和输出晶体管371、373、375、377、379、381中的一些或所有驱动器和输出晶体管提供栅极和漏极偏置电压。例如，除了其它之外，偏置电路系统可以包括多个着陆焊盘(在衬底302的着陆表面388处)、接触(在衬底302的安装表面301处)以及其它导电结构和电路系统。提供给晶体管371、373、375、377、379、381的栅极和/或漏极的偏置电压促进模块300的多尔蒂操作。例如，第一放大器管芯310的晶体管371、373可以被偏置成在AB类模式下操作，并且第二放大器管芯320和第三放大器管芯330的晶体管375、377、379、381可以被偏置成在C类模式下操作。
根据实施例，安装到衬底302的安装表面301的所有组件可以用非导电包封材料303(图3)进行包封。在替代性实施例中，组件可以包含在空气腔内，所述空气腔由覆盖安装表面301的各种结构(未示出)限定。
第一放大器管芯310、第二放大器管芯320和第三放大器管芯330可以使用各种类型的半导体衬底来实施，如硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、砷化镓(GaA)、氮化镓(GaN)、碳化硅上GaN、硅上GaN或其它类型的衬底材料。另外，第一放大器管芯310、第二放大器管芯320和第三放大器管芯330的晶体管371、373、375、377、379、381中的每个晶体管可以是场效应晶体管(FET)(如金属氧化物半导体FET(MOSFET)、横向扩散MOSFET(LDMOS FET)、高电子迁移率晶体管(HEMT)等)，所述场效应晶体管包括栅极(控制端)、源极(第一电流传导端)和漏极(第二电流传导端)。可替换的是，晶体管371、373、375、377、379、381中的每个晶体管可以是双极性结晶体管(BJT)。本文中对通常用于描述FET的“栅极”、“漏极”和“源极”的引用并非旨在是限制性的，因为这些名称中的每个名称对于BJT实施方案(例如，分别是基极、集电极和发射极)来说具有类似特征。
在不脱离本发明主题的范围的情况下，可以对模块300进行各种修改。例如，尽管在图4中衬底302被描绘为包括五个金属层353-361，但是可替换的是，可以使用包括更多或更少金属层的衬底。另外，可替换的是，可以使用其它类型的衬底，包括陶瓷衬底或其它类型的衬底。另外，替代实施例可以包括被配置为倒装芯片的功率分离器和/或放大器管芯。在此类实施例中，引线接合阵列(包括引线接合阵列316、317a、317b、326、336)中的一些或所有引线接合阵列可以用衬底302中以及衬底302上的导电迹线和其它结构代替。另外，第一放大器管芯310、第二放大器管芯320和第三放大器管芯330可以包括单级放大器。在仍其它实施例中，可以沿每条路径311、321、331实施两个不同的放大器管芯(一个驱动器放大器管芯和一个输出/末级放大器管芯)。在此类实施例中，可以针对两个管芯实施混合技术(例如，驱动器管芯可以是基于硅的(例如，LDMOS)，并且输出/末级放大器管芯可以是基于GaN的，或反之亦然)。除了上述内容之外，模块300还可以包括电耦合到相移元件308、386的各种分立和/或集成组件(例如，电容器、电感器和/或电阻器)以提供期望的阻抗变换。
图5描绘了第一放大器管芯310的放大俯视图。如先前结合图3所讨论的，第一放大器管芯310的电气组件包括RF输入端312、输入匹配网络370、驱动器晶体管371、级间匹配网络372、输出晶体管373和RF输出端314。第一放大器管芯310可以具有平行的第一管芯侧502和第二管芯侧503，以及在所述第一管芯侧502与所述第二管芯侧503之间延伸的平行的第三管芯侧504和第四管芯侧505。
根据实施例，RF输入端312被配置成使引线接合364的阵列或多个引线接合364能够彼此平行地耦合到RF输入端312，使得引线接合364在与通过第一放大器管芯310的信号路径的方向(例如，方向311)平行的方向(例如，方向311)上延伸。更具体地说，RF输入端312包括细长的导电焊盘547，所述导电焊盘547接近第一放大器管芯310的第一侧502，并且所述导电焊盘547具有与第一放大器管芯310的第一侧502平行延伸的长度。根据实施例，焊盘547的长度足够大，以使得多个引线接合(例如，2到10个或更多)能够沿焊盘547的长度彼此并联连接。如图5所示出的，焊盘547的长度足够大，以使得所述多个引线接合364能够被连接，使得多个引线接合364可以从侧502沿垂直方向延伸。
第一放大器管芯310的RF输入端312通过输入匹配网络370电耦合到晶体管371的栅极端565，并且晶体管371的漏极端567通过级间匹配网络372电耦合到晶体管373的栅极端593。因此，通过第一放大器管芯310的信号路径处于从第一侧502朝着第二侧503或从RF输入端312朝着RF输出端314延伸的方向上，所述方向由箭头311指示。
在图5中，RF输出端314包括细长的焊盘514，以及沿细长的焊盘514的长度589相对于彼此并联连接的三组引线接合317a、317b和326。在图5中，引线接合317a、317b中的每组引线接合包括两个引线接合，并且所述一组引线接合326包括八个引线接合。在替代性实施例中，长度589可以足以使更多个(例如，13个或更多个)引线接合能够沿细长的焊盘514的长度589并联连接。根据实施例，长度589的范围可以处于约800微米到约1800微米，或更期望地，范围处于800微米到约1400微米，但是所述长度也可以更小或更大。在一些实施例中，细长的焊盘514的宽度592的范围可以处于约100微米到约150微米。在其它例子中，宽度592可以小于100微米或大于150微米。焊盘514是“细长的”，如所述术语在本文中所使用的，因为焊盘514的长度589显著大于焊盘514的宽度592(例如，大至少3倍)。在实施例中，细长的焊盘514接近第一放大器管芯310的第二侧503，并且焊盘514的长度589与第二侧503平行。
如本文所使用的，导电“焊盘”意指管芯的导电特征，所述管芯的导电特征暴露在所述管芯的表面处，并且被配置成接受与不同于所述管芯(例如，引线接合、焊料接合等)的电导体的直接连接。如本文所使用的，当涉及焊盘(例如，焊盘514、547)相对于一侧(例如，侧502-505)的相对定位时，术语“接近(proximate to)”可以意味着焊盘处于距所述一侧100微米内。在一些实施例中，没有显著介入的集成在管芯内的导电、有源或无源组件被定位于焊盘与其所接近的一侧之间。在其它实施例中，即使在焊盘与一侧之间存在一个或多个导电、有源和/或无源组件，所述焊盘也可以被认为接近所述一侧。可替换的是，当涉及焊盘相对于一侧的相对定位时，“接近”可以意味着焊盘处于其所接近的所述一侧的如先前所限定的引线接合长度内。
驱动器晶体管371和输出晶体管373串联耦合在RF输入端312与RF输出端314之间，其中驱动器晶体管371被配置成向第一RF信号(例如，载波信号)施加相对低的增益，并且输出晶体管373被配置成在由驱动器晶体管371初步放大之后向第一RF信号施加相对高的增益。在所示出的实施例中，晶体管371、373中的每个晶体管包括相互交错的源极和漏极“指状物”(即，第一放大器管芯310的上表面中以及接近第一放大器管芯310的上表面的细长的源极区和漏极区)，其中栅极端565、593(控制端)与源极和漏极指状物相互交错。栅极端565、593中的每个栅极端由一组细长的导电栅极端指状物和互连栅极端指状物的共同导电栅极条组成。漏极端314、567(电流传导端)传送来自晶体管371、373的漏极区的电流。类似于栅极端565、593，每个漏极端314、567可以由一组细长的导电漏极端指状物(与栅极端指状物互相交错)连同互连漏极端指状物的共同导电漏极条组成。尽管在图5中示出了各种数量的栅极和漏极指状物，但是装置可以包括更多或更少指状物，和/或晶体管可以具有除了本文所讨论的相互交错的指状物结构之外的结构。
图6描绘了第二放大器管芯320的放大俯视图。如先前结合图3所讨论的，第二放大器管芯320的电气组件包括RF输入端322、输入匹配网络374、驱动器晶体管375、级间匹配网络376、输出晶体管377和RF输出端324。第二放大器管芯320可以具有平行的第一管芯侧602和第二管芯侧603，以及在所述第一管芯侧602与所述第二管芯侧603之间延伸的平行的第三管芯侧604和第四管芯侧605。
根据实施例，RF输出端324具有“L”形状，如图6所示出，所述L形状包括第一正交布置的焊盘624和第二正交布置的焊盘690。具体地说，RF输出端324被独特地配置成使引线接合336的阵列或多个引线接合336能够彼此平行地耦合到RF输出端324，使得引线接合336在与通过第二放大器管芯320的信号路径的方向(例如，方向321)正交(垂直)的方向(例如，方向341)上延伸。更具体地说，RF输出端324包括细长的导电侧焊盘690，所述导电侧焊盘690接近第二放大器管芯320的第三侧604，并且导电侧焊盘690具有与第二放大器管芯320的第三侧604平行延伸的长度691。根据实施例，侧焊盘690的长度691足够大，以使得多个引线接合(例如，2到10个或更多)能够沿侧焊盘690的第一长度彼此并联连接。如图6所示出的，侧焊盘690的长度691足够大，以使得所述多个引线接合336能够被连接，使得多个引线接合336可以从侧604沿垂直方向延伸。侧焊盘690还具有宽度694，所述宽度694足以使至少一行引线接合336耦合到侧焊盘690。例如，宽度694的范围可以处于约100微米到约150微米，但是所述宽度也可以更小或更大。
除了侧焊盘690之外，RF输出端324可以包括细长的第二焊盘624，所述第二焊盘624电耦合到细长的侧焊盘690。第一焊盘624和第二焊盘690可以形成单个焊盘(例如，如所示出的L形焊盘)的部分，或第一焊盘624和第二焊盘690可以是分开的焊盘。无论哪种方式，在实施例中，细长的第二焊盘624接近第二放大器管芯320的第二侧603，并且细长的第二焊盘624具有与第二侧603平行延伸的长度689。根据实施例，侧焊盘690和第二焊盘624具有彼此垂直的长度691、689。第二焊盘624的长度689足够大，以使得第二多个引线接合326能够沿第二焊盘624的长度689并联连接。如图6所示出的，第二焊盘624的长度689足够大，以使得所述多个引线接合326能够被连接，使得多个引线接合326可以从侧603沿垂直方向延伸。图6示出了10个彼此并联连接的引线接合326。在替代性实施例中，长度689可以足以使更多个(例如，11个或更多个)引线接合能够沿第二焊盘624的长度689并联连接。根据实施例，长度689的范围可以处于约800微米到约1800微米，或更期望地，范围处于800微米到约1400微米，但是所述长度也可以更小或更大。
第二焊盘624具有宽度692，所述宽度692足以使至少一行引线接合326耦合到第二焊盘624。例如，宽度692的范围可以处于约100微米到约500微米，但是所述宽度也可以更小或更大。
如以上描述清楚的，接合焊盘324可以充当用于来自放大器管芯320、330的经过放大的RF信号的组合节点(例如，图1、2的节点124、224)。在其它实施例中，实施第一接合焊盘324的焊盘624、690可以是电耦合在一起以充当组合节点的分开的焊盘。
第二放大器管芯320的RF输入端322通过输入匹配网络374电耦合到晶体管375的栅极端665，并且晶体管375的漏极端667通过级间匹配网络376电耦合到晶体管377的栅极端693。因此，通过第二放大器管芯320的信号路径处于从第一侧602朝着第二侧603或从RF输入端322朝着RF输出端324延伸的方向上，所述方向由箭头321指示。
驱动器晶体管375和输出晶体管377串联耦合在RF输入端322与RF输出端324之间，其中驱动器晶体管375被配置成向第二RF信号(例如，第二峰值信号)施加相对低的增益，并且输出晶体管377被配置成在由驱动器晶体管375初步放大之后向第二RF信号施加相对高的增益。在所示出的实施例中，晶体管375、377中的每个晶体管包括相互交错的源极和漏极“指状物”(即，第二放大器管芯320的上表面中以及接近第二放大器管芯320的上表面的细长的源极区和漏极区)，其中栅极端665、693(控制端)与源极和漏极指状物相互交错。栅极端665、693中的每个栅极端由一组细长的导电栅极端指状物和互连栅极端指状物的共同导电栅极条组成。漏极端324、667(电流传导端)传送来自晶体管377、375的漏极区的电流。类似于栅极端665、693，每个漏极端324、667可以由一组细长的导电漏极端指状物(与栅极端指状物互相交错)连同互连漏极端指状物的共同导电漏极条组成。尽管在图6中示出了各种数量的栅极和漏极指状物，但是装置可以包括更多或更少指状物，和/或晶体管可以具有除了本文所讨论的相互交错的指状物结构之外的结构。
图7描绘了第三放大器管芯330的放大俯视图。如先前结合图3所讨论的，第三放大器管芯330的电气组件包括RF输入端332、输入匹配网络378、驱动器晶体管379、级间匹配网络380、输出晶体管381和RF输出端334。第三放大器管芯330可以具有平行的第一管芯侧702和第二管芯侧703，以及在第一管芯侧702与第二管芯侧703之间延伸的平行的第三管芯侧704和第四管芯侧705。
根据实施例，RF输出端334具有“L”形状，如图7所示出，所述L形状包括第一正交布置的焊盘734和第二正交布置的焊盘790。具体地说，RF输入端332被配置成使引线接合366的阵列或多个引线接合366能够彼此平行地耦合到RF输入端332，使得引线接合366在与通过第三放大器管芯330的信号路径的方向(例如，方向331)平行的方向(例如，方向331)上延伸。更具体地说，RF输入端332包括细长的导电焊盘747，所述导电焊盘747接近第三放大器管芯330的第一侧702，并且导电焊盘747具有与第三放大器管芯330的第一侧702平行延伸的长度。根据实施例，焊盘747的长度足够大，以使得多个引线接合(例如，2到10个或更多)能够沿焊盘747的长度彼此并联连接。如图7所示出的，焊盘747的长度足够大，以使得所述多个引线接合366能够被连接，使得多个引线接合366可以从侧702沿垂直方向延伸。
第三放大器管芯330的RF输入端332通过输入匹配网络378电耦合到晶体管379的栅极端765，并且晶体管379的漏极端767通过级间匹配网络380电耦合到晶体管381的栅极端793。因此，通过第三放大器管芯330的信号路径处于从第一侧702朝着第二侧703或从RF输入端332朝着RF输出端334延伸的方向上，所述方向由箭头331指示。
RF输出端334包括细长的导电侧焊盘790，所述导电侧焊盘790接近第三放大器管芯330的第四侧705，并且导电侧焊盘790具有与第三放大器管芯330的第四侧705平行延伸的长度791。根据实施例，侧焊盘790的长度791足够大，以使得多个引线接合(例如，2到10个或更多)能够沿侧焊盘790的长度791彼此并联连接。如图7所示出的，侧焊盘790的长度791足够大，以使得所述多个引线接合335(例如，图1中的第五信号线135)能够相对于第四侧705沿垂直方向延伸。引线接合335可以将侧焊盘790电耦合到焊盘382。如本文所描述的，焊盘382可以电耦合到一个或多个并联DC阻隔电容器383(例如，图1中的第二并联DC阻隔电容器138)。侧焊盘790还具有宽度794，所述宽度794足以使至少一行引线接合335能够电耦合到侧焊盘790。例如，宽度794的范围可以处于约100微米到约150微米，但是所述宽度也可以更小或更大。在所示出的实施例中，并联DC阻隔电容器383与第三放大器管芯330整体形成。在其它实施例中，并联DC阻隔电容器383可以在不同的装置中实施。另外，在一些实施例中，引线接合335可以用一个或多个集成螺旋电感器代替。
除了侧焊盘790之外，RF输出端334可以包括细长的第二焊盘734，所述第二焊盘734电耦合到细长的侧焊盘790。第一焊盘734和第二焊盘790可以形成单个焊盘(例如，如所示出的L形焊盘)的部分，或第一焊盘734和第二焊盘790可以是分开的焊盘。无论哪种方式，在实施例中，细长的第二焊盘734接近第三放大器管芯330的第二侧703，并且细长的第二焊盘734具有与第二侧703平行延伸的长度789。根据实施例，侧焊盘790和第二焊盘734具有彼此垂直的长度791、789。第二焊盘734的长度789足够大，以使得第二多个引线接合336(例如，图1中的第三信号线136)能够沿第二焊盘734的长度789并联连接。如图7所示出的，第二焊盘734的长度789足够大，以使得所述多个引线接合336能够被连接，使得多个引线接合336可以从侧703沿垂直方向延伸。图7示出了10个彼此并联连接的引线接合336。在替代性实施例中，长度789可以足以使更多个(例如，11个或更多个)引线接合能够沿第二焊盘734的长度789并联连接。根据实施例，长度789的范围可以处于约800微米到约1800微米，或更期望地，范围处于800微米到约1400微米，但是所述长度也可以更小或更大。第二焊盘734具有宽度796，所述宽度796足以使至少一行引线接合336耦合到第二焊盘734。例如，宽度796的范围可以处于约100微米到约150微米，但是所述宽度也可以更小或更大。
驱动器晶体管379和输出晶体管381串联耦合在RF输入端332与RF输出端334之间，其中驱动器晶体管379被配置成向第三RF信号(例如，第二峰值信号)施加相对低的增益，并且输出晶体管381被配置成在由驱动器晶体管379初步放大之后向第三RF信号施加相对高的增益。在所示出的实施例中，晶体管379、381中的每个晶体管包括相互交错的源极和漏极“指状物”(即，第三放大器管芯330的上表面中以及接近第三放大器管芯330的上表面的细长的源极区和漏极区)，其中栅极端765、793(控制端)与源极和漏极指状物相互交错。栅极端765、793中的每个栅极端由一组细长的导电栅极端指状物和互连栅极端指状物的共同导电栅极条组成。漏极端334、767(电流传导端)传送来自晶体管381、379的漏极区的电流。类似于栅极端765、793，每个漏极端334、767可以由一组细长的导电漏极端指状物(与栅极端指状物互相交错)连同互连漏极端指状物的共同导电漏极条组成。尽管在图7中示出了各种数量的栅极和漏极指状物，但是装置可以包括更多或更少指状物，和/或晶体管可以具有除了本文所讨论的相互交错的指状物结构之外的结构。
图8描绘了根据示例实施例的信号组合器装置350的放大俯视图。如先前结合图3所讨论的，信号组合器装置350的电气组件包括第二并联电容器358和第三并联电容器349，以及并联DC阻隔电容器356a、356b。信号组合器装置350另外包括电耦合到第二并联电容器358和第三并联电容器349的第一端的第一接合焊盘352和电耦合到并联DC阻隔电容器356a、356b的第一端的第二接合焊盘354。电容器349、356a、356b、358中的每个电容器的第二端电耦合到接地参考节点(例如，利用延伸到信号组合器装置350的底表面的衬底通孔)。信号组合器装置350可以具有平行的第一侧802和第二侧803，以及在所述第一侧802与所述第二侧803之间延伸的平行的第三侧804和第四侧805。第一接合焊盘352可以具有平行的第一焊盘侧802-1和第二焊盘侧803-1，以及在所述第一焊盘侧802-1与所述第二焊盘侧803-1之间延伸的平行的第三焊盘侧804-1与第四焊盘侧805-1。
根据实施例，第一接合焊盘352被配置成使引线接合316的阵列或多个引线接合316能够彼此平行地耦合到第一接合焊盘352，使得引线接合316在与通过第一放大器管芯310的信号路径的方向(例如，方向311)平行的方向(例如，方向321)上延伸。如图8所示出的，引线接合316被连接成接近第一接合焊盘352的第三焊盘侧804_1。应当注意的是，引线接合316不与信号组合器装置350的第二接合焊盘354接触。在实施例中，第一接合焊盘352具有与第四侧805平行延伸的长度890，并且足够大以使得多个引线接合(例如，2到10个或更多)能够沿第一接合焊盘352的长度890彼此并联连接。如图8所示出的，焊盘890的长度足够大，以使得所述多个引线接合316能够被连接，使得多个引线接合316可以从侧804沿垂直方向延伸。
第一接合焊盘352具有宽度892，所述宽度892足够大以使引线接合326的另一阵列或多个引线接合326能够彼此平行地耦合到第一接合焊盘352，使得引线接合326在与通过第二放大器管芯320的信号路径的方向(例如，方向321)平行的方向(例如，方向311)上延伸。引线接合326被连接成接近第一接合焊盘352的第四焊盘侧805_1。如图8所示出的，焊盘890的长度足够大，以使得所述多个引线接合326能够被连接，使得多个引线接合326可以从侧805沿垂直方向延伸。在图8中，引线接合316包括八个引线接合，并且引线接合326包括10个引线接合。在替代性实施例中，长度890可以足以使更多个(例如，11个或更多个)引线接合能够沿第一接合焊盘352的长度890并联连接。根据实施例，长度890的范围可以处于约800微米到约1800微米，或更期望地，范围处于800微米到约1400微米，但是所述长度也可以更小或更大。在一些实施例中，宽度892的范围可以处于约300微米到约450微米。在其它例子中，宽度892可以小于300微米或大于450微米。
在实施例中，第一接合焊盘352的宽度892足够大以使引线接合385的另一阵列或多个引线接合385能够彼此平行地耦合到第一接合焊盘352，使得引线接合385在与通过第一放大器管芯310的信号路径的方向(例如，方向311)和通过第二放大器管芯320的信号路径的方向(例如，方向321)正交(例如，垂直)的方向(例如，方向331)上延伸。引线接合385被连接成接近第一接合焊盘352的第二焊盘侧803_1并且接近信号组合器装置350的第二装置侧803。如图8所示出的，第一接合焊盘352的长度890和宽度892足够大以容纳引线接合316、326，并且还使得所述多个引线接合385能够被连接，使得多个引线接合385可以从侧803沿垂直方向延伸。在图8中，引线接合385包括四个引线接合。在替代性实施例中，宽度892可以足以使更多个(例如，五个或更多个)引线接合能够沿第一接合焊盘352的宽度892并联连接。
尽管图8中的第一接合焊盘352被示出为矩形，并且具有足以使三组引线接合316、326、385能够耦合到其上的长度890和宽度892，但是在其它实施例中，第一接合焊盘352的功能可以以不同方式实施。例如，替代性实施例可以用倒置的U形接合焊盘代替接合焊盘352，其中所述接合焊盘的第一支腿被配置成用于引线接合316的附接，所述接合焊盘的第二支腿被配置成用于引线接合326的附接，并且所述接合焊盘在所述第一支腿与所述第二支腿之间的跨越部分被配置成用于引线接合385的附接。在仍其它实施例中，第一支腿、第二支腿和/或跨越部分可以被实施为分开的接合焊盘，所述分开的接合焊盘在信号组合器装置350内通过各种导电结构(例如，图案化导电迹线和导电通孔)电连接在一起。如以上描述清楚的，在一些实施例中，第一接合焊盘352可以充当组合节点(例如，图1、2中的节点152、252)，但是在其它实施例中，第一接合焊盘352和/或提供其相同功能的替代性接合焊盘可以电耦合在一起以充当组合节点。
根据实施例，第二接合焊盘354位于接近信号组合器装置350的第三侧804。第二接合焊盘354被配置成使引线接合317a、317b的阵列或多个引线接合317a、317b能够彼此平行地耦合到第二接合焊盘354，使得引线接合317a、317b在与通过第一放大器管芯310的信号路径的方向(例如，方向311)平行的方向(例如，方向321)上延伸。引线接合317a、317b被连接成接近装置350的第三侧804。在实施例中，第二接合焊盘354还具有与第三侧804平行延伸的长度890，并且足够大以使得多个引线接合(例如，2到10个或更多个)能够沿第二接合焊盘354的长度890彼此并联连接。如图8所示出的，所述焊盘的长度890足够大，以使得所述多个引线接合317a、317b能够被连接，使得多个引线接合317a、317b可以从侧804沿垂直方向延伸。
在信号组合器装置350处，引线接合385相对于引线接合316、317a、317b、385、326的正交配置可以使得引线接合385与引线接合316、317a、317b、385、326之间的电磁耦合能够显著减少。因此，引线接合385可以位于引线接合316、317a、317b、385、326附近，这使得第一接合焊盘352(和信号组合器装置350)能够保持紧凑的大小。
在一些实施例中，参考图3-8描述的一些或所有引线接合可以是具有高Q因子的引线接合，以限制RF信号组合损耗。在一些实施例中，参考图1-8描述的并联电容器可以具有高Q因子以限制RF信号组合损耗。在一些实施例中，参考图1-8描述的一些或所有并联电容器可以是金属绝缘体金属(MIM)电容器。在其它实施例中，一些或所有并联电容器可以被实施为耦合到管芯310、320、330、装置350或衬底302的上表面的分立装置。
本文描述的实施例可以显著地减小三路多尔蒂放大器布局的占用面积大小，同时增加设计灵活性和电路优化。例如，三路多尔蒂放大器的第一放大器管芯和第二放大器管芯(例如，第一放大器管芯310和第二放大器管芯320)的头对头朝向和三路多尔蒂放大器的第三放大器管芯(例如，第三放大器管芯330)的正交朝向可以减小电磁耦合效应并允许第一放大器管芯、第二放大器管芯和第三放大器管芯与常规的三路多尔蒂放大器布局配置相比被放置得更靠近在一起。由本文描述的实施例实现的占用面积大小的减小可以增加半导体衬底(例如，在芯片封装体中使用的半导体衬底，如平面网格阵列(LGA))上的有价值的组件安装和/或迹线布线区域。
本文描述的信号组合器装置(例如，信号组合器装置150、350)可以通过利用高QMIM电容器实施CLC网络(例如，使用高Q MIM电容器实施第二并联电容器358和/或第三并联电容器349)和低电感引线接合(例如，引线接合阵列316、317a、317b、385、326)来实现由信号路径中的CLC网络(例如，第一CLC网络、第二CLC网络和第三CLC网络)引起的传输损耗的显著减小。此外，信号组合器装置可以包括并联电容器(例如，第三并联电容器349)，所述并联电容器可以将负载(例如，负载162)的带宽改善到50Ω变换器阻抗匹配(例如，当负载162的阻抗低时或当多尔蒂放大器100的平均功率处于相对高的回退电平时)。
另外，随着三路多尔蒂放大器中的峰值功率、设计频率、回退电平和/或装置漏极电容增加，CLC网络执行适当的相位延迟和/或阻抗匹配功能所需的电感值可能减小。在常规的三路多尔蒂实施方案中，可能难以实现这种减小的电感值。然而，由于信号组合器装置(例如，信号组合器装置150、350)实施具有低电感引线接合的CLC网络所需的电感，所以本文描述的信号组合器装置可以实现先前讨论的减小的电感值。
图9(包括图9A和9B)是根据示例实施例的用于制造多尔蒂放大器模块(例如，图3中的多尔蒂放大器模块300)的方法的流程图。参考图9A，在框902处，所述方法涉及将第一放大器管芯(例如，图3中的第一放大器管芯310)附接在衬底(例如，图3中的衬底302)的安装表面上或之上，所述第一放大器管芯包括接近第一放大器管芯的第一侧的第一输入端(例如，图3中的RF输入端312)和接近第一放大器管芯的第二侧的第一输出端(例如，图3中的RF输出端314)，所述第一放大器管芯被配置成沿第一信号路径(例如，由箭头311指示)放大第一RF信号以在所述第一输出端处产生第一经过放大的RF信号，所述第一信号路径从所述第一放大器管芯的所述第一侧延伸到所述第一放大器管芯的所述第二侧。
在框904处，所述方法涉及将第二放大器管芯(例如，图3中的第二放大器管芯320)附接在衬底的安装表面上或之上，所述第二放大器管芯包括接近第二放大器管芯的第一侧的第二输入端(例如，图3中的RF输入端322)和接近第二放大器管芯的第二侧的第二输出端(例如，图3中的RF输出端324)，所述第二放大器管芯被配置成沿第二信号路径放大第二RF信号以在所述第二输出端处产生第二经过放大的RF信号，所述第二信号路径(例如，由箭头321指示)从所述第二放大器管芯的所述第一侧延伸到所述第二放大器管芯的所述第二侧，其中所述第二放大器管芯的所述第二侧面向所述第一放大器管芯的所述第二侧，并且其中所述第二信号路径与所述第一信号路径平行。
在框906处，所述方法涉及将第三放大器管芯(例如，第三放大器管芯330)附接在衬底的安装表面上或之上，所述第三放大器管芯包括接近所述第三放大器管芯的第一侧的第三输入端(例如，图3中的RF输入端332)和接近所述第三放大器管芯的第二侧的第三输出端(例如，图3中的RF输出端334)，所述第三放大器管芯被配置成沿第三信号路径(例如，由箭头331指示)放大第三RF信号以在所述第三输出端处产生第三经过放大的RF信号，所述第三信号路径从所述第三放大器管芯的所述第一侧延伸到所述第三放大器管芯的所述第二侧，其中所述第三信号路径与所述第一信号路径和所述第二信号路径正交。
参考图9B，在框908处，所述方法涉及将信号组合器装置(例如，图3中的信号组合器装置350)附接在衬底的安装表面上或之上、在第一放大器管芯与第二放大器管芯之间。在实施例中，信号组合器装置在第一放大器管芯、第二放大器管芯和第三放大器管芯外部，并且包括第一组合节点(例如，第一接合焊盘352)和耦合到所述第一组合节点的第一并联电容器(例如，第二并联电容器358)。所述第一组合节点被配置成将所述第一经过放大的RF信号与所述第二经过放大的RF信号和所述第三经过放大的RF信号中的至少一个经过放大的RF信号组合以产生经过放大的RF输出信号。
在框910处，所述方法涉及将第一引线接合阵列(例如，图3中的第一引线接合阵列316)耦合在第一放大器管芯的第一输出端与包括在信号组合器装置上的第一接合焊盘(例如，图3中的第一接合焊盘352)之间。在其它实施例中，可替换的是，由第一引线接合阵列提供的导电路径的全部或部分可以使用放大器管芯和信号组合器装置所附接的衬底上或衬底内的导电迹线来实施。
在框912处，所述方法涉及将第二引线接合阵列(例如，图3中的第三引线接合阵列326)耦合在第二放大器管芯的第二输出端与第一接合焊盘之间，其中第一引线接合阵列和第二引线接合阵列彼此平行。在其它实施例中，可替换的是，由第二引线接合阵列提供的导电路径的全部或部分可以使用放大器管芯和信号组合器装置所附接的衬底上或衬底内的导电迹线来实施。
在框914处，所述方法涉及将第三引线接合阵列(例如，图3中的第四引线接合阵列336)耦合在第二放大器管芯的第二输出端与第三放大器管芯的第三输出端之间，其中第三引线接合阵列与第一引线接合阵列和第二引线接合阵列正交。在其它实施例中，可替换的是，由第三引线接合阵列提供的导电路径的全部或部分可以使用放大器管芯和信号组合器装置所附接的衬底上或衬底内的导电迹线来实施。
在前的具体实施方式本质上仅仅是说明性的，并且不旨在限制主题的实施例或这种实施例的应用和用途。如本文所使用的，词语“示例性”意指“用作例子、实例或说明”。本文中描述为示例性的任何实施方案不必被解释为优于或胜过其它实施方案。此外，意图不在于受约束于在前的技术领域、背景技术或具体实施方式中呈现的任何所表示或所暗示的理论。
本文中包含的各个附图中示出的连接线旨在表示各个元件之间的示例性功能关系和/或物理耦合。应当注意的是，本主题的实施例中可以存在许多替代性或另外的功能关系或物理连接。另外，某些术语在本文中还可以仅供参考使用并且因此不旨在是限制性的，并且术语“第一”、“第二”和其它此类提及结构的数值术语并不暗示序列或顺序，除非上下文明确指明。
如本文所使用的，“节点”意指存在给定信号、逻辑电平、电压、数据模式、电流或量的任何内部或外部参考点、连接点、结、信号线、导电元件等。此外，可以通过一个物理元件实现两个或更多个节点(并且可以多路复用、调制或以其它方式区分两个或更多个信号，即使所述信号是在共同节点处接收到或输出的)。
前面的描述是指元件或节点或特征“连接”或“耦合”在一起。如本文所使用的，除非另外明确说明，否则“连接”意指一个元件直接地并且不一定是机械地接合到另一个元件(或与另一个元件直接连通)。同样，除非另外明确说明，否则“耦合”意指一个元件直接或间接地并且不一定是机械地接合到另一个元件(或通过电气方式或其它方式与另一个元件直接或间接连通)。因此，尽管附图中所示出的示意图描绘了元件的一种示例性布置，但是在所描绘主题的实施例中可以存在另外的介入元件、装置、特征或组件。
虽然前述具体实施方式中已经呈现了至少一个示例性实施例，但是应该理解的是，存在大量变体。还应理解的是，本文描述的一个或多个示例性实施例不旨在以任何方式限制所请求保护的主题的范围、适用性或配置。相反，前述具体实施方式将为本领域的技术人员提供用于实施一个或多个所描述实施例的便捷路线图。应当理解的是，在不脱离由权利要求书限定的范围的情况下，可以对元件的功能和布置作出各种改变，所述改变包括在提交本专利申请时已知的等效物或可预见的等效物。

Claims (10)

1.一种多尔蒂放大器模块，其特征在于，包括：
衬底，所述衬底包括安装表面；
第一放大器管芯，所述第一放大器管芯在所述安装表面上，所述第一放大器管芯包括接近所述第一放大器管芯的第一侧的第一输入端和接近所述第一放大器管芯的第二侧的第一输出端，所述第一放大器管芯被配置成沿第一信号路径放大第一射频(RF)信号以在所述第一输出端处产生第一经过放大的RF信号，所述第一信号路径从所述第一放大器管芯的所述第一侧延伸到所述第一放大器管芯的所述第二侧；
第二放大器管芯，所述第二放大器管芯在所述安装表面上，所述第二放大器管芯包括接近所述第二放大器管芯的第一侧的第二输入端和接近所述第二放大器管芯的第二侧的第二输出端，所述第二放大器管芯被配置成沿第二信号路径放大第二RF信号以在所述第二输出端处产生第二经过放大的RF信号，所述第二信号路径从所述第二放大器管芯的所述第一侧延伸到所述第二放大器管芯的所述第二侧，其中所述第二放大器管芯的所述第二侧面向所述第一放大器管芯的所述第二侧，并且其中所述第二信号路径与所述第一信号路径平行；
第三放大器管芯，所述第三放大器管芯在所述安装表面上，所述第三放大器管芯包括接近所述第三放大器管芯的第一侧的第三输入端和接近所述第三放大器管芯的第二侧的第三输出端，所述第三放大器管芯被配置成沿第三信号路径放大第三RF信号以在所述第三输出端处产生第三经过放大的RF信号，所述第三信号路径从所述第三放大器管芯的所述第一侧延伸到所述第三放大器管芯的所述第二侧，其中所述第三信号路径与所述第一信号路径和所述第二信号路径正交。
2.根据权利要求1所述的多尔蒂放大器模块，其特征在于，另外包括：
信号组合器装置，所述信号组合器装置在所述第一放大器管芯、所述第二放大器管芯和所述第三放大器管芯外部，其中所述信号组合器装置位于所述安装表面上、在所述第一放大器管芯与所述第二放大器管芯之间，所述信号组合器装置包括第一组合节点，其中所述第一组合节点被配置成将所述第一经过放大的RF信号与所述第二经过放大的RF信号和所述第三经过放大的RF信号中的至少一个经过放大的RF信号组合以产生经过放大的RF输出信号。
3.根据权利要求2所述的多尔蒂放大器模块，其特征在于，所述第一组合节点包括在所述信号组合器装置上的第一接合焊盘，所述多尔蒂放大器模块另外包括：
第一引线接合阵列，所述第一引线接合阵列耦合在所述第一放大器管芯的所述第一输出端与所述第一接合焊盘之间；
第二引线接合阵列，所述第二引线接合阵列耦合在所述第二放大器管芯的所述第二输出端与所述第一接合焊盘之间，其中所述第一引线接合阵列和所述第二引线接合阵列彼此平行；以及
第三引线接合阵列，所述第三引线接合阵列耦合在所述第二放大器管芯的所述第二输出端与所述第三放大器管芯的第三输出端之间，其中所述第三引线接合阵列与所述第一引线接合阵列和所述第二引线接合阵列正交。
4.根据权利要求3所述的多尔蒂放大器模块，其特征在于：
所述信号组合器装置另外包括
第一并联电容器，所述第一并联电容器耦合到所述第一接合焊盘；并且
所述多尔蒂放大器模块另外包括第四引线接合阵列，所述第四引线接合阵列耦合在所述第一接合焊盘与在所述安装表面上的导电接触之间，其中所述第四引线接合阵列与所述第一引线接合阵列和所述第二引线接合阵列正交，并且其中所述第一并联电容器被配置成执行阻抗变换以将负载的阻抗与源阻抗相匹配。
5.根据权利要求3所述的多尔蒂放大器模块，其特征在于：
所述信号组合器装置另外包括第二接合焊盘和耦合到所述第二接合焊盘的并联直流(DC)阻隔电容器；并且
所述多尔蒂放大器模块另外包括第四引线接合阵列，所述第四引线接合阵列耦合在所述第一放大器管芯的所述第一输出端与所述第二接合焊盘之间，其中所述第四引线接合阵列与所述第一引线接合阵列基本上平行。
6.根据权利要求3所述的多尔蒂放大器模块，其特征在于，所述信号组合器装置另外包括：
第一并联电容器，所述第一并联电容器耦合到所述第一组合节点。
7.根据权利要求6所述的多尔蒂放大器模块，其特征在于，所述第一放大器管芯包括第一功率晶体管，并且所述第二放大器管芯包括第二功率晶体管，其中所述第一功率晶体管的漏极-源极电容、所述第一引线接合阵列的电感和所述第一并联电容器的电容形成第一准传输线，所述第一准传输线被配置成针对所述第一经过放大的RF信号执行第一相位延迟和第一阻抗变换，并且其中所述第二功率晶体管的漏极-源极电容、所述第二引线接合阵列的电感和所述第一并联电容器的所述电容形成第二准传输线，所述第二准传输线被配置成针对所述第二经过放大的RF信号或所述第三经过放大的RF信号中的至少一个经过放大的RF信号执行第二相位延迟和第二阻抗变换。
8.根据权利要求7所述的多尔蒂放大器模块，其特征在于，所述第三放大器管芯包括第三功率晶体管，其中所述第三功率晶体管的漏极-源极电容、所述第三引线接合阵列的电感和所述第二功率晶体管的所述漏极-源极电容形成第三准传输线，所述第三准传输线被配置成针对所述第三经过放大的RF信号执行第三相位延迟和第三阻抗变换。
9.一种多尔蒂放大器模块，其特征在于，包括：
衬底，所述衬底包括安装表面；
载波放大器管芯，所述载波放大器管芯在所述安装表面上，所述载波放大器管芯包括接近所述载波放大器管芯的第一侧的第一输入端和接近所述载波放大器管芯的第二侧的第一输出端；
第一峰值放大器管芯，所述第一峰值放大器管芯在所述安装表面上，所述第一峰值放大器管芯包括接近所述第一峰值放大器管芯的第一侧的第二输入端和接近所述第一峰值放大器管芯的第二侧的第二输出端，其中所述第一峰值放大器管芯的所述第二侧面向所述载波放大器管芯的所述第二侧；
信号组合器装置，所述信号组合器装置在所述安装表面上，所述信号组合器装置包括第一组合节点，其中所述信号组合器装置位于所述载波放大器管芯与所述第一峰值放大器管芯之间，所述载波放大器管芯的所述第一输出端利用第一引线接合阵列耦合到所述第一组合节点，所述第一峰值放大器管芯的所述第二输出端利用第二引线接合阵列耦合到所述第一组合节点，其中所述第一引线接合阵列和所述第二引线接合阵列彼此平行；以及
第二峰值放大器管芯，所述第二峰值放大器管芯在所述安装表面上，所述第二峰值放大器管芯包括接近所述第二峰值放大器管芯的第一侧的第三输入端和接近所述第二峰值放大器管芯的第二侧的第三输出端，所述第二峰值放大器管芯的所述第二侧与所述第一峰值放大器管芯的所述第二侧正交，所述第二峰值放大器管芯的所述第三输出端利用第三引线接合阵列耦合到所述第一峰值放大器管芯的所述第二输出端，其中所述第三引线接合阵列与所述第一引线接合阵列和所述第二引线接合阵列正交。
10.一种制造多尔蒂放大器模块的方法，其特征在于，所述方法包括：
将第一放大器管芯附接在衬底的安装表面之上，所述第一放大器管芯包括接近所述第一放大器管芯的第一侧的第一输入端和接近所述第一放大器管芯的第二侧的第一输出端，所述第一放大器管芯被配置成沿第一信号路径放大第一射频(RF)信号以在所述第一输出端处产生第一经过放大的RF信号，所述第一信号路径从所述第一放大器管芯的所述第一侧延伸到所述第一放大器管芯的所述第二侧；
将第二放大器管芯附接在所述衬底的所述安装表面之上，所述第二放大器管芯包括接近所述第二放大器管芯的第一侧的第二输入端和接近所述第二放大器管芯的第二侧的第二输出端，所述第二放大器管芯被配置成沿第二信号路径放大第二RF信号以在所述第二输出端处产生第二经过放大的RF信号，所述第二信号路径从所述第二放大器管芯的所述第一侧延伸到所述第二放大器管芯的所述第二侧，其中所述第二放大器管芯的所述第二侧面向所述第一放大器管芯的所述第二侧，并且其中所述第二信号路径与所述第一信号路径平行；以及
将第三放大器管芯附接在所述衬底的所述安装表面之上，所述第三放大器管芯包括接近所述第三放大器管芯的第一侧的第三输入端和接近所述第三放大器管芯的第二侧的第三输出端，所述第三放大器管芯被配置成沿第三信号路径放大第三RF信号以在所述第三输出端处产生第三经过放大的RF信号，所述第三信号路径从所述第三放大器管芯的所述第一侧延伸到所述第三放大器管芯的所述第二侧，其中所述第三信号路径与所述第一信号路径和所述第二信号路径正交。
CN202010882141.6A 2019-09-06 2020-08-27 紧凑型三路多尔蒂放大器模块 Pending CN112468093A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/563,728 2019-09-06
US16/563,728 US11050388B2 (en) 2019-09-06 2019-09-06 Compact three-way Doherty amplifier module

Publications (1)

Publication Number Publication Date
CN112468093A true CN112468093A (zh) 2021-03-09

Family

ID=72193321

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010882141.6A Pending CN112468093A (zh) 2019-09-06 2020-08-27 紧凑型三路多尔蒂放大器模块

Country Status (3)

Country Link
US (1) US11050388B2 (zh)
EP (1) EP3799303A3 (zh)
CN (1) CN112468093A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11108360B2 (en) 2018-07-20 2021-08-31 Qorvo Us, Inc. Doherty power amplifier system
US11201593B2 (en) * 2019-12-11 2021-12-14 Qorvo Us, Inc. Doherty power amplifier system
US11348885B2 (en) * 2019-12-31 2022-05-31 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US11533025B2 (en) * 2020-06-18 2022-12-20 Wolfspeed, Inc. Integrated doherty amplifier with added isolation between the carrier and the peaking transistors
US20230128387A1 (en) * 2021-10-27 2023-04-27 Renesas Electronics America Inc. Three-way combined rf power amplifier architecture

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2458730B8 (en) 2010-11-29 2015-08-05 Nxp B.V. Radiofrequency amplifier
EP2869463B1 (en) 2013-10-31 2016-01-06 Samba Holdco Netherlands B.V. Doherty amplifier structure
EP2876810B1 (en) * 2013-11-22 2016-04-13 Samba Holdco Netherlands B.V. Doherty Amplifier
US9774301B1 (en) * 2016-05-17 2017-09-26 Nxp Usa, Inc. Multiple-path RF amplifiers with angularly offset signal path directions, and methods of manufacture thereof
US10284146B2 (en) 2016-12-01 2019-05-07 Nxp Usa, Inc. Amplifier die with elongated side pads, and amplifier modules that incorporate such amplifier die
WO2018142176A1 (en) 2017-02-02 2018-08-09 Macom Technology Solutions Holdings, Inc. Methods for combining doherty amplifier signals with 90-degree lumped and distributed impedance inverters

Also Published As

Publication number Publication date
EP3799303A3 (en) 2021-08-11
EP3799303A2 (en) 2021-03-31
US11050388B2 (en) 2021-06-29
US20210075374A1 (en) 2021-03-11

Similar Documents

Publication Publication Date Title
EP3331161B1 (en) Amplifier die with elongated side pads, and amplifier modules that incorporate such amplifier die
US11108362B2 (en) Multiple-path RF amplifiers with angularly offset signal path directions, and methods of manufacture thereof
CN108233876B (zh) 具有并联电感电路的多尔蒂放大器及放大器模块
KR102171575B1 (ko) 증폭기 출력부 사이의 인버터를 따라 직렬 컴포넌트를 갖는 다중 경로 증폭기
US10381984B2 (en) Amplifiers and amplifier modules with shunt inductance circuits that include high-Q capacitors
US11050388B2 (en) Compact three-way Doherty amplifier module
US11277098B2 (en) Integrally-formed multiple-path power amplifier with on-die combining node structure
CN112953401A (zh) 集成多路径功率放大器
CN112134533A (zh) 集成多路功率放大器
US9503030B2 (en) Radio frequency power amplifier
US11705870B2 (en) Integrally-formed splitter for multiple-path power amplifiers and methods of manufacture thereof
CN112398444A (zh) 具有交叉指型晶体管的集成多路径功率放大器
US10903182B1 (en) Amplifier die bond pad design and amplifier die arrangement for compact Doherty amplifier modules
US11223336B2 (en) Power amplifier integrated circuit with integrated shunt-l circuit at amplifier output
EP4024447A1 (en) Amplifier modules and systems with ground terminals adjacent to power amplifier die
CN115800931A (zh) 使用基带终止的t型匹配拓扑
US11190145B2 (en) Power amplifier with integrated bias circuit having multi-point input
US20240186212A1 (en) Power amplifier module with transistor dies for multiple amplifier stages on a same heat dissipation structure
EP3664288A1 (en) Integrated multi-section power splitter, and multiple-path amplifiers with integrated multi-section power splitters
CN118156230A (zh) 功率放大器模块

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination