JP2018107387A - 半導体装置 - Google Patents

Abstract

【課題】アイソレーションの劣化を発生させないようにメタルパターンを追加して、半導体装置の小型化を図る方法を提供する。【解決手段】半導体装置は、第１リードと、第２リードと、パッケージ枠体と、パッケージ枠体上に配置され、その上に第１リードが接合される第１メタライズパターンと、パッケージ枠体上に配置され、その上に第２リードと接続されるとともに、第１リードから露出する第１メタライズパターンの領域に比べて、第２リードから露出した領域が大きい延長領域を有する第２メタライズパターンと、第１リードと接続される第１整合素子と、整合素子と第２リードとの間に接続される半導体チップと、を備えている。【選択図】図１

Description

本発明は、半導体装置に関する。

携帯電話基地局の増幅素子として使用される高周波半導体デバイスは、半導体チップを収容するパッケージ内に整合素子を内蔵している。この整合素子は、入力側と出力側の双方に別個に必要とされる。したがって、パッケージ内には、半導体チップの他、入力側整合素子および出力側整合素子が内蔵される（例えば特許文献１）。

特開２０１３−２３５９１３号公報

近年、高周波半導体デバイスの小型化及び低価格化の要求が高まっている。従来技術で記載したように、入力側及び出力側ともに整合回路が必要であるが（図９参照）、その一部をパッケージに取り込むことができれば小型化及び低価格化の何れにも寄与することができる。例えばパッケージ枠体上にはパッケージの内外を電気的に繋ぐフィードスルーがあるが、その脇にメタルパターンを追加してあげれば、静電容量として働かせることができる。しかしながら、メタルパターンを不用意に追加してしまうと、入力と出力との間のアイソレーションが悪くなり、特性劣化を招くことになる。

そこで、本発明は、アイソレーションの劣化を発生させないようにメタルパターンを追加して半導体装置を小型化することを目的とする。

本発明の一態様に係る半導体装置は、第１リードと、第２リードと、パッケージ枠体と、パッケージ枠体上に配置され、その上に第１リードが接合される第１メタライズパターンと、パッケージ枠体上に配置され、その上に第２リードと接続されるとともに、第１リードから露出する第１メタライズパターンの領域に比べて、第２リードから露出した領域が大きい延長領域を有する第２メタライズパターンと、第１リードと接続される第１整合素子と、整合素子と第２リードとの間に接続される半導体チップと、を備えている。

本発明の一態様に係る半導体装置によれば、アイソレーションの劣化を発生させないようにメタルパターンを追加して、半導体装置の小型化を図ることが可能となる。

図１は、第１実施形態に係る半導体装置を示す図である。 図２は、第２実施形態に係る半導体装置を示す図である。 図３は、第３実施形態に係る半導体装置を示す図である。 図４は、第４実施形態に係る半導体装置を示す図である。 図５は、第５実施形態に係る半導体装置を示す図である。 図６は、第６実施形態に係る半導体装置を示す図である。 図７は、第７実施形態に係る半導体装置を示す図である。 図８は、第８実施形態に係る半導体装置を示す図である。 従来の半導体装置を示す図である。

［本発明の実施形態の説明］
最初に本発明の実施形態を列記して説明する。

本発明の一態様に係る半導体装置は、第１リードと、第２リードと、パッケージ枠体と、パッケージ枠体上に配置され、その上に第１リードが接合される第１メタライズパターンと、パッケージ枠体上に配置され、その上に第２リードと接続されるとともに、第１リードから露出する第１メタライズパターンの領域に比べて、第２リードから露出した領域が大きい延長領域を有する第２メタライズパターンと、第１リードと接続される第１整合素子と、整合素子と第２リードとの間に接続される半導体チップと、を備えている。

上記半導体装置において、延長領域は、第２リードが設けられるパッケージ枠体の辺に隣接した他の辺にまで延長されていてもよい。

上記半導体装置において、第１リード、第２リード、第１メタライズパターン、第２メタライズパターン、第１整合素子、及び、半導体チップの組が複数内蔵されていてもよい。

上記半導体装置において、パッケージ枠体上の複数の第１メタライズパターンの間、及び、複数の第２メタライズパターンの間には、接地電位に接続される接地パターンが設けられていてもよい。

上記半導体装置において、第２メタライズパターンには第２整合素子が電気的に接続されていてもよい。

上記半導体装置において、第２メタライズパターンの延長領域は、接続数を変更可能に複数に分割されていてもよい。

［本発明の実施形態の詳細］
本発明の一実施形態に係る半導体装置について以下に図面を参照して説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

［第１実施形態］
図１は、第１実施形態に係る半導体装置を示す図であり、（ａ）部はその平面図を示し、（ｂ）部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。半導体装置１０では、図１に示すように、パッケージ枠体１１のキャビティ１２内において、入力側整合素子１３と半導体チップ１４とがベース１５上に搭載されている。半導体装置１０では、出力側整合素子はパッケージ枠体１１内には搭載されていない。半導体装置１０では、出力側整合素子はパッケージ枠体１１上に設けられた整合パターン１６によって実現されている。

半導体チップ１４には、ガリウム砒素や窒化ガリウムからなるＨＥＭＴ（High Electron Mobility Transistor:高電子移動度トランジスタ）、又は、シリコンからなるＬＤＭＯＳ（Laterally Diffused MOSFET：横方向拡散ＭＯＳＦＥＴ）等の高周波増幅用トランジスタが採用されている。本実施形態のパッケージ枠体１１は、典型的にはセラミックスにより構成されており、金属製のベース１５上に配置されることで、入力側整合素子１３や半導体チップ１４を収容するキャビティ１２を構成する。

ここで、入力側整合素子１３は、誘電体基板上に金属パターン１７が設けられた構造を備えており、接地電位に接続されたベース１５と金属パターン１７との間で容量素子を構成する。また、整合パターン１６は、いわゆるスタブとして機能する。この整合パターン１６は、出力側リード１８と接合するための出力側メタライズパターン１９で構成することができる。出力側メタライズパターン１９には、入力側リード２０を接合するための入力側メタライズパターン２１と比べて長い延長領域１９ａ，１９ｂが設けられており、この延長領域１９ａ，１９ｂ上には、出力側リード１８が配置されていない。この延長領域１９ａ，１９ｂが本発明の整合パターンに相当する。入力側メタライズパターン２１にも入力側リード２０が配置されない領域が存在するが、この領域よりも延長領域１９ａ，１９ｂの方が長くなっている。

入力側リード２０と入力側整合素子１３との間、及び、入力側整合素子１３と半導体チップ１４との間（半導体チップ１４の入力端子との間）は、それぞれボンディングワイヤで接続されている。そして、半導体チップ１４の出力端子と出力側リード１８との間は、ボンディングワイヤ２４で直接に接続されている。

パッケージのキャビティ１２内へ入力側整合素子１３と半導体チップ１４を搭載し、ボンディングワイヤを接続した後、キャビティ１２上にはリッド２５が設けられる。典型的には、リッド２５はセラミックスで構成されている。リッド２５には加熱によって軟化する樹脂（図示せず）が設けられており、パッケージを加熱した状態で、荷重をかけてリッド２５をパッケージ枠体１１上に接合する。

本実施形態では、出力側整合素子がパッケージ内に内蔵されないため、キャビティ１２の容量を縮小することができ、半導体装置１のパッケージサイズを小型化することができる。

［第２実施形態］
図２は、第２実施形態に係る半導体装置を示す図であり、（ａ）部はその平面図を示し、（ｂ）部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。半導体装置３０では、図２に示すように、整合パターン３６はパッケージ枠体１１のうち、出力側リード１８が設けられる辺に隣接した辺にまで延長して設けることができる。これにより、スタブの容量を増大させることができる。別の使い方として、オープンスタブとして延長領域３９ａ，３９ｂの長さを適当に調整することで、リード付け根部でインピーダンスが低くなるようにでき、パッケージ外部のインピーダンスの影響を受けないように整合をとることが可能になる。

なお、図２に示すように、パッケージ枠体１１上の出力側リード１８が設けられる辺に隣接した側の辺にまで、整合パターンを設ける場合、同じ整合パターンを入力側に設けることは、両整合パターンの近接による入出力間のアイソレーション低下を生じる原因になる。このことからも、入力側は、パッケージ内に搭載した入力側整合素子１３によって整合を取ることが有利である。

［第３実施形態］
図３は、第３実施形態に係る半導体装置を示す図であり、（ａ）部はその平面図を示し、（ｂ）部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。第２実施形態では出力側のみメタルパターンを拡張したが、図３に示すように、半導体装置４０では、入力側もメタルパターン４１を拡張している。第２実施形態で言及したように単に入出力のパターンを拡張すると入出力のパターンが近接し、アイソレーションの劣化を招く。そこで入出力パターンの間に接地パターン４２を追加することでアイソレーションの劣化を抑制することができる。図３では同じ長さを追加した様になっているが、必ずしも入出力を同じ長さにする必要はない。後述する第４実施形態の複数ポートのパッケージにおいても同様の処理が可能である。

［第４実施形態］
図４は、第４実施形態に係る半導体装置を示す図であり、（ａ）部はその平面図を示し、（ｂ）部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。図４は、本発明において、複数の半導体チップを搭載した半導体装置５０の例を示す。半導体装置５０は、典型的には、いわゆるドハティ回路のメインアンプとピークアンプに対応した２つの半導体チップ１４ａ，１４ｂを１つのパッケージ内に搭載したものである。本実施形態では、メインアンプ側とピークアンプ側のそれぞれのリード１８ａ，１８ｂ，２０ａ，２０ｂにおいて、接地電位に接続された接地パターン５２が設けられている。これにより、メインアンプとピークアンプの間のアイソレーションを高くできる。第２実施形態において説明したように、パッケージ枠体１１上の出力側リードが設けられる辺に隣接した側の辺にまで、整合パターン５９（延長領域５９ａ，５９ｂ）を設ける場合において、接地パターン５２を設けることは、入出力間のみならず、メインアンプとピークアンプの間のアイソレーションも向上して、ドハティアンプ用半導体デバイスの特性が向上する。

また、接地パターン５２は、キャビティ１２上に配置されるリッド２５の電位の安定に寄与する。すなわち、リッド２５がセラミックスなどの誘電体である場合、この誘電体がリーク経路となり、２つの半導体チップ１４ａ，１４ｂ間のアイソレーションの低下が懸念されるが、接地パターン５２によってリッドの電位が安定化されることで、リッド２５を経由したリークが抑制できる。

［第５実施形態］
図５は、第５実施形態に係る半導体装置を示す図であり、（ａ）部はその平面図を示し、（ｂ）部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。第１実施形態では出力側には整合素子は搭載しないこととしたが、本実施形態に係る半導体装置６０では、図５に示すように、小型の出力側整合素子６４を搭載することも可能である。ただし、整合素子が小型化すると、例えば容量素子であれば容量が低下することから、十分に整合を取ることが困難になる。この場合においても、本発明にしたがってパッケージ枠体１１上に整合パターン３６を設けることで、十分に整合を取ることができるようになる。本実施形態では、出力側整合素子６４は出力側リード１８との間をボンディングワイヤで電気的に接続しているが、直接半導体チップ１４の出力端子と接続する方法や出力側メタライズパターン３９と接続する方法を採用することもできる。

［第６実施形態］
図６は、第６実施形態に係る半導体装置を示す図であり、（ａ）部はその平面図を示し、（ｂ）部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。第１実施形態のパッケージ枠体１１は、入力側整合素子１３や半導体チップ１４を収容するキャビティ１２を構成するためにベース１５上に配置されていたが、図６に示すように、本実施形態に係る半導体装置７０のパッケージ枠体７１はベース７５の周囲を取り囲んだ構造を有している。すなわち、本実施形態のパッケージ枠体７１はパッケージ本体の周辺を構成するだけで、キャビティを構成していない。本実施形態においてもパッケージ枠体７１上に整合パターン１６を配置したことで、第１実施形態と同様にパッケージの小型化が実現できる。

［第７実施形態］
図７は、第７実施形態に係る半導体装置を示す図であり、（ａ）部はその平面図を示し、（ｂ）部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。本実施形態は、第２実施形態において整合パターン（延長領域）を複数の細片に分離したものである。この半導体装置８０では、分離された整合パターン８６ａ，８６ｂの接続数によって整合状態を調整することができる。分離された整合パターン８６ａ，８６ｂ同志の接続には、たとえば銀ペーストなどの導電性部材（接続部８１）を採用することができる。

なお、以上の実施形態に共通して、入力側と出力側が逆の関係になる場合を許容する。すなわち、入力側は整合パターンによって整合をとり、出力側は整合素子によって整合を取ることも、本発明の技術的範囲に含まれる。

［第８実施形態］
図８は、第８実施形態に係る半導体装置を示す図であり、（ａ）部はその平面図を示し、（ｂ）部は半導体装置の入力側から出力側に向かう方向に沿った断面図を示す。図８に示すように、半導体装置９０では、リードの左右に延長している整合パターン９６の長さを意図的に変えることで広い帯域で特性向上ができる。第３実施形態で言及したが、オープンスタブとしてリードの付け根でインピーダンスを低くするような使い方をした場合、インピーダンスが低くなる周波数は狭い範囲に留まる。そこで、それぞれ長さの異なるパターンで異なる周波数で作用するようにすれば同じ長さの場合よりもより広い周波数範囲で効果がでるようにできる。

以上、本実施形態に係る半導体装置について説明してきたが、本発明に係る半導体装置は上記実施形態に限定されるものではなく、種々の変形を適用することができる。

１０，３０，４０，５０，６０，７０，８０，９０…半導体装置、１１，７１…パッケージ枠体、１３…入力側整合素子、１４…半導体チップ、１８…出力側リード、１９，３９，８９，９９…出力側メタライズパターン、１９ａ，１９ｂ，３９ａ，３９ｂ，５９ａ，５９ｂ…延長領域、２０…入力側リード、２１，４１…入力側メタライズパターン、５２…接地パターン、６４…出力側整合素子。

Claims (6)

1. 第１リードと、
   第２リードと、
   パッケージ枠体と、
   前記パッケージ枠体上に配置され、その上に前記第１リードが接合される第１メタライズパターンと、
   前記パッケージ枠体上に配置され、その上に前記第２リードと接続されるとともに、前記第１リードから露出する前記第１メタライズパターンの領域に比べて、前記第２リードから露出した領域が大きい延長領域を有する第２メタライズパターンと、
   前記第１リードと接続される第１整合素子と、
   前記整合素子と前記第２リードとの間に接続される半導体チップと、
   を備える半導体装置。
2. 前記延長領域は、前記第２リードが設けられる前記パッケージ枠体の辺に隣接した他の辺にまで延長されている、請求項１に記載の半導体装置。
3. 前記第１リード、前記第２リード、前記第１メタライズパターン、前記第２メタライズパターン、前記第１整合素子、及び、前記半導体チップの組が複数内蔵されている、請求項１に記載の半導体装置。
4. 前記パッケージ枠体上の複数の前記第１メタライズパターンの間、及び、複数の前記第２メタライズパターンの間には、接地電位に接続される接地パターンが設けられている、請求項１に記載の半導体装置。
5. 前記第２メタライズパターンには第２整合素子が電気的に接続されている、請求項１に記載の半導体装置。
6. 前記第２メタライズパターンの前記延長領域は、接続数を変更可能に複数に分割されている、請求項１に記載の半導体装置。