JP2021111793A - 半導体装置 - Google Patents

Abstract

【課題】複数のワイヤ間におけるインダクタンスのばらつきを低減することができる半導体装置を提供する。【解決手段】半導体装置は、トランジスタ素子と、複数の入力ワイヤと、複数の出力ワイヤと、を備える。トランジスタ素子は、一辺に沿って複数配置された入力パッドと、一辺に対向する他辺に沿って複数配置された出力パッドとを有する。複数の入力ワイヤは、入力パッドそれぞれに接続されている。複数の出力ワイヤは、出力パッドそれぞれに接続され、複数の入力ワイヤより長いワイヤの長さを有する。隣接する入力ワイヤは互いに平行に配置され、隣接する出力ワイヤは互いに非平行に配置される。【選択図】図１

Description

本開示は、半導体装置に関する。

特許文献１には、高周波回路が記載されている。特許文献２には、高周波半導体チップを備える半導体装置が記載されている。

特開２０１１−２３９３３８号公報 特開２０１２−１４６９１０号公報

複数のトランジスタを含むトランジスタ素子と、トランジスタ素子の少なくとも出力側に設けられる整合回路基板とを備える半導体装置が知られている。このような半導体装置は、例えば高周波信号を増幅する装置として用いられる。このような装置において、トランジスタ素子の複数の出力パッド（ドレインパッド）と整合回路基板とは、ワイヤ（例えばボンディングワイヤ）を介して互いに電気的に接続される。

複数の出力パッドはトランジスタ素子の一辺に沿って一列に並んでおり、各出力パッドに対応する複数のワイヤもまた、トランジスタ素子の一辺に沿って一列に並ぶ。そのような構成において、各ワイヤには、他のワイヤを流れる電流に起因する相互インダクタンスが生じる。特に、複数のワイヤが互いに平行である場合に、相互インダクタンスが顕著に生じる。相互インダクタンスの大きさは各ワイヤの位置によって異なる。典型的には、ワイヤの配列方向において最も端に位置するワイヤに生じる相互インダクタンスが最も小さく、中央に位置するワイヤに生じる相互インダクタンスが最も大きい。故に、複数のワイヤ間においてインダクタンスのばらつきが生じ、複数の信号間に位相差が生じる原因となる。このような位相差は、複数の信号を合成した信号の波形の劣化につながる。

本開示は、このような問題点に鑑みてなされたものであり、複数のワイヤ間におけるインダクタンスのばらつきを低減することができる半導体装置を提供することを目的とする。

本開示は、半導体装置を提供する。半導体装置は、トランジスタ素子と、複数の入力ワイヤと、複数の出力ワイヤと、を備える。トランジスタ素子は、一辺に沿って複数配置された入力パッドと、一辺に対向する他辺に沿って複数配置された出力パッドとを有する。複数の入力ワイヤは、入力パッドそれぞれに接続されている。複数の出力ワイヤは、出力パッドそれぞれに接続され、複数の入力ワイヤより長い。隣接する入力ワイヤは互いに平行に配置され、隣接する出力ワイヤは互いに非平行に配置される。

本開示によれば、複数のワイヤ間におけるインダクタンスのばらつきを低減することができる半導体装置を提供することが可能となる。

図１は、一実施形態に係る半導体装置の構成を示す平面図である。 図２は、半導体装置の要部を拡大して示す平面図である。 図３は、トランジスタ素子を拡大して示す図である。 図４は、図２に示す半導体装置のIV−IV線に沿った断面図である。 図５は、出力回路基板及びトランジスタ素子の各一部を拡大して示す平面図である。 図６は、比較例として、複数のワイヤが互いに平行である場合を示す平面図である。 図７は、各トランジスタ素子が有する出力パッドの個数が２である場合における、信号周波数と位相との関係のシミュレーション結果を示すグラフである。 図８は、各トランジスタ素子が有する出力パッドの個数が４である場合における、信号周波数と位相との関係のシミュレーション結果を示すグラフである。 図９は、出力パッドの個数が４である場合の上記シミュレーションにおいて、外側に位置する２つの出力パッドに接続される各ワイヤに対し、直列にインダクタ（０．０８ｎＨ）を追加した場合の結果を示すグラフである。 図１０は、複数の出力パッドに接続される各ワイヤの長さを互いに異ならせた態様を示す図である。 図１１は、複数の出力パッドに接続される各ワイヤの長さを互いに異ならせた態様において、ワイヤと金属パターンとの接続位置が、方向Ｄ１における金属パターンの中心からずれた場合を示す図である。 図１２は、出力パッドの個数が４である場合の上記シミュレーションにおいて、ワイヤと金属パターンとの接続位置が金属パターンの中心からずれた場合の信号位相を示すグラフである。 図１３は、ドレインパッドの個数が４の場合の上記シミュレーションにおいて、ワイヤの形態を図５に示した形態とした場合の信号周波数と位相との関係を示すグラフである。 図１４は、一変形例に係る平面図であって、出力整合回路基板及びトランジスタ素子の各一部を拡大して示す。 図１５は、上記シミュレーション（ドレインパッドの個数が４の場合）において、ワイヤの形態を図１４に示した形態とした場合の信号周波数と位相との関係を示すグラフである。 図１６は、ドレインパッドの個数が４である場合の上記シミュレーションにおいて、ワイヤと金属パターンとの接続位置が金属パターンの中心からずれた場合の信号位相を示すグラフである。 図１７は、変形例において角度θを変化させたときの信号周波数と位相との関係を示すグラフであって、θ＝３０°の場合を示す。 図１８は、変形例において角度θを変化させたときの信号周波数と位相との関係を示すグラフであって、θ＝５０°の場合を示す。 図１９は、変形例において角度θを変化させたときの信号周波数と位相との関係を示すグラフであって、θ＝６０°の場合を示す。 図２０は、変形例において角度θを変化させたときの信号周波数と位相との関係を示すグラフであって、θ＝９０°の場合を示す。

［本開示の実施形態の説明］
一実施形態に係る半導体装置は、トランジスタ素子と、複数の入力ワイヤと、複数の出力ワイヤと、を備える。トランジスタ素子は、一辺に沿って複数配置された入力パッドと、一辺に対向する他辺に沿って複数配置された出力パッドとを有する。複数の入力ワイヤは、入力パッドそれぞれに接続されている。複数の出力ワイヤは、出力パッドそれぞれに接続され、複数の入力ワイヤより長いワイヤの長さを有する。隣接する入力ワイヤは互いに平行に配置され、隣接する出力ワイヤは互いに非平行に配置される。

この半導体装置では、隣接する出力ワイヤ同士が非平行とされている。各出力ワイヤに生じる相互インダクタンスは、隣接する出力ワイヤが互いに平行である場合に最も大きく、隣接する出力ワイヤが互いに非平行である場合に低減される。従って、上記の半導体装置によれば、各出力ワイヤに生じる相互インダクタンスを低減し、出力ワイヤ間におけるインダクタンスのばらつきを低減することができる。

上記の半導体装置は、金属パターンを有する出力回路基板をさらに備えてもよい。金属パターンは、少なくとも二つの出力パッドに出力ワイヤを介して接続されている。少なくとも二つの出力パッドに金属パターンを接続する隣接する出力ワイヤ同士の間隔は、出力パッド側よりも金属パターン側で小さい。例えばこのような構成により、隣接する出力ワイヤを互いに非平行とすることが容易にできる。

上記の半導体装置において、少なくとも二つの出力パッドから延びる出力ワイヤの一端同士は、金属パターンと接続する接続ポイントにおいて互いに接触してもよい。例えばこのような構成により、隣接する出力ワイヤを互いに非平行とすることが容易にできる。

上記の半導体装置において、少なくとも二つの出力パッドから延びる出力ワイヤ同士の成す角が４５°以上５５°以下であってもよい。シミュレーション結果によれば、この場合に、出力ワイヤ間におけるインダクタンスのばらつきをより効果的に低減することができる。

上記の半導体装置は、別の金属パターンを有する入力回路基板をさらに備えてもよい。別の金属パターンは、少なくとも二つの入力パッドに入力ワイヤを介して接続される。これにより、トランジスタ素子の入力パッドに入力する入力信号に対し、入力回路基板によるインピーダンス整合が可能となる。

上記の半導体装置は、入力回路基板と、ベースと、枠体と、入力端子と、出力端子と、をさらに備えてもよい。入力回路基板は、別の金属パターンを有する。ベースは、トランジスタ素子と、入力回路基板と、出力回路基板と、を搭載する。枠体は、ベース上に設けられ、トランジスタ素子と、入力回路基板と、出力回路基板とを囲む。入力端子は、枠体に設けられ、入力回路基板と接続する。出力端子は、枠体に設けられ、出力回路基板と接続する。入力回路基板の別の金属パターンは、少なくとも二つの入力パッドに入力ワイヤを介して接続されている。これにより、半導体装置は高周波デバイスを構成することができる。

上記の半導体装置において、トランジスタ素子と、入力回路基板と、出力回路基板とは、それぞれ複数設けられてもよい。これにより、トランジスタ素子が複数設けられることができ、半導体装置は高出力の高周波デバイスを構成することができる。

上記の半導体装置は、入力分岐回路基板と、出力結合回路基板と、をさらに備えてもよい。入力分岐回路基板は、一端が入力端子と接続され、他端が複数の入力回路基板と接続されている分岐パターンを有する。出力結合回路基板は、一端が複数の出力回路基板と接続され、他端が出力端子と接続されている結合パターンを有する。入力分岐回路基板は、入力信号を同レベルの信号に分配することができる。出力結合回路基板は、高出力の出力信号を結合して出力することができる。

上記の半導体装置は、トランジスタ素子と、出力回路基板と、が搭載されるベースをさらに備えてもよい。出力回路基板は、誘電体基板の上面に金属パターンを有し、誘電体基板の裏面がベースと接続され、金属パターンとベースとの間に容量成分を有してもよい。出力回路基板は、容量成分を有することによりインピーダンス整合をすることができる。また、出力回路基板に誘電体基板を用いることによって、出力回路基板の小型化が可能になる。

上記の半導体装置は、トランジスタ素子と、入力回路基板と、が搭載されるベースをさらに備えてもよい。入力回路基板は、誘電体基板の上面に別の金属パターンを有し、誘電体基板の裏面がベースと接続され、別の金属パターンとベースとの間に容量成分を有してもよい。入力回路基板は、容量成分を有することによりインピーダンス整合をすることができる。また、入力回路基板に誘電体基板を用いることによって、入力回路基板の小型化が可能になる。

上記の半導体装置において、入力分岐回路基板は、誘電体基板の上面に分岐パターンを有し、誘電体基板の裏面がベースと接続され、分岐パターンとベースとの間に容量成分を有してもよい。入力分岐回路基板は、容量成分を有することによりインピーダンス整合をすることができる。また、入力分岐回路基板に誘電体基板を用いることによって、入力分岐回路基板の小型化が可能になる。

上記の半導体装置において、出力結合回路基板は、誘電体基板の上面に結合パターンを有し、誘電体基板の裏面がベースと接続され、結合パターンとベースとの間に容量成分を有してもよい。出力結合回路基板は、容量成分を有することによりインピーダンス整合をすることができる。また、出力結合回路基板に誘電体基板を用いることによって、出力結合回路基板の小型化が可能になる。

上記の半導体装置において、出力パッドはドレインパッドであってもよい。

上記の半導体装置において、入力パッドはゲートパッドであってもよい。

上記の半導体装置において、トランジスタ素子の半導体部分は窒化ガリウム系半導体からなってもよい。
［本発明の実施形態の詳細］

本開示の半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、一実施形態に係る半導体装置１の構成を示す平面図である。図２は、半導体装置１の要部を拡大して示す平面図である。図３は、トランジスタ素子５を拡大して示す図である。図４は、図２に示すIV−IV線に沿った断面図である。図１及び図２では、理解の容易の為、パッケージ３のリッド（蓋）３３の図示が省略されている。本実施形態に係る半導体装置１は、高周波信号を入力し、その高周波信号を増幅して出力する。図１ないし図４に示すように、半導体装置１は、パッケージ３、２つのトランジスタ素子５、入力分岐回路基板６，７、２つの入力回路基板８、２つの出力回路基板９、及び出力結合回路基板１０，１１を備える。

パッケージ３は、金属製のベース３１と、ベース３１上に設けられた絶縁性の枠体３２と、リッド３３（図４を参照）とを有する。ベース３１は、トランジスタ素子５と、入力分岐回路基板６，７と、入力回路基板８と、出力回路基板９と、出力結合回路基板１０，１１と、を板面３１ｄ上に搭載する。ベース３１は、板状の部材であって、方向Ｄ１を長手方向とする略長方形状といった平面形状を有する。方向Ｄ１において対向する一対の端辺３１ａ，３１ｂには、半導体装置１をネジ止めによって固定するための半円形のネジ受け３１ｃがそれぞれ２カ所ずつ形成されている。ベース３１は、基準電位に規定された導電性のマウント部材にネジ止めによって固定されることにより、基準電位に規定される。

枠体３２は、略長方形の枠状といった閉じた平面形状を有し、例えば多層セラミック材で構成されている。枠体３２は、ベース３１の板面３１ｄ上に板面３１ｄの法線方向を高さ方向として固着されている。枠体３２は、トランジスタ素子５と、入力分岐回路基板６，７と、入力回路基板８と、出力回路基板９と、出力結合回路基板１０，１１と、を囲む。枠体３２は、ベース３１上において、トランジスタ素子５及び基板６〜１１を収容するための空間３６を区画する。図４に示すように、枠体３２の上面（ベース３１とは反対側の面）は、リッド３３によって覆われ、これにより空間３６は気密に封止される。リッド３３は、例えばセラミック製または金属製である。枠体３２は、方向Ｄ１において互いに対向する部分３２ａ，３２ｂと、方向Ｄ１と交差する（例えば直交する）方向Ｄ２において互いに対向する部分３２ｃ，３２ｄとを含む。部分３２ａ，３２ｂは方向Ｄ２に沿って延在し、部分３２ｃ，３２ｄは方向Ｄ１に沿って延在している。

枠体３２には、一つの入力端子３４と、一つの出力端子３５とが設けられている。入力端子３４及び出力端子３５は、セラミック材の層上に設けられた金属膜からなり、それぞれ方向Ｄ２に沿って伸びている。入力端子３４は、方向Ｄ１における枠体３２の部分３２ｃの中央部を方向Ｄ２に沿って貫通し、その一部はパッケージ３の外側に露出している。パッケージ３の外側に露出した入力端子３４の端部には、方向Ｄ２に沿って延びる図示しないリードが導電接合される。入力端子３４は、高周波信号を半導体装置１の外部からリードを介して入力する。入力端子３４に入力される高周波信号は、マルチキャリア伝送方式に基づく信号である。入力端子３４に入力される高周波信号は、キャリア信号の周波数が互いに異なる複数の信号を重畳してなる。キャリア信号の周波数帯域は、例えば５００ＭＨｚ以下である。出力端子３５は、方向Ｄ１における枠体３２の部分３２ｄの中央部を方向Ｄ２に沿って貫通し、その一部はパッケージ３の外側に露出している。パッケージ３の外側に露出した出力端子３５の端部には、方向Ｄ２に沿って延びる図示しない別のリードが導電接合される。出力端子３５は、増幅後の高周波信号を、別のリードを介して半導体装置１の外部へ出力する。

トランジスタ素子５は、焼結されたＡｇを含む金属２１を介してベース３１に導電接合され、これによりベース３１に固定されている。入力回路基板８及び出力回路基板９は、トランジスタ素子５と隣接する。入力回路基板８及び出力回路基板９もまた、焼結されたＡｇを含む金属２１を介してベース３１に導電接合され、これによりベース３１に固定されている。金属２１は、Ａｇを含む焼結型導電ペーストが加熱されて溶剤が気化し、焼結したものである。枠体３２に近い入力分岐回路基板６，７及び出力結合回路基板１０，１１は、ＡｕＳｎ共晶はんだ２２を介してベース３１に導電接合され、これによりベース３１に固定されている。

図２を参照しつつ、本実施形態の半導体装置１の内部構成について詳細に説明する。前述したように、半導体装置１は、２つのトランジスタ素子５を備える。１つのトランジスタ素子５あたりの出力は例えば３０Ｗであり、全体の出力は例えば６０Ｗである。各トランジスタ素子５は、複数のトランジスタを内蔵する。これらのトランジスタは例えば電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）である。各トランジスタ素子５は、複数本のゲートフィンガ、複数本のソースフィンガ、及び複数本のドレインフィンガを有する。方向Ｄ１において、ソースフィンガとドレインフィンガとは交互に並んでおり、各ソースフィンガとドレインフィンガとの間にゲートフィンガが配置されている。図３に示すように、各トランジスタ素子５は、入力端子３４側の一辺５ｄと、その一辺５ｄと対向する出力端子３５側の他辺５ｂとを有する。各トランジスタ素子５の入力端子３４側の一辺５ｄには複数のゲートパッド（入力パッド）５０及び複数のソースパッド（不図示）が一辺５ｄに沿って交互に並んでいる。各トランジスタ素子５の出力端子３５側の他辺５ｂには複数のドレインパッド（出力パッド）５１が他辺５ｂに沿って並んでいる。各ソースパッドは、トランジスタ素子５を厚さ方向に貫通するビアホール及び金属２１（図４を参照）を介してベース３１と電気的に接続され、基準電位とされている。各トランジスタ素子５は、各ゲートパッド５０に入力された高周波信号を増幅し、増幅後の高周波信号を各ドレインパッド５１から出力する。

トランジスタ素子５の半導体部分は、例えばＧａＡｓ基板を備えるＧａＡｓ系化合物半導体、または窒化ガリウム系半導体からなる。トランジスタ素子５の方向Ｄ１の長さは例えば１ｍｍであり、方向Ｄ２の長さは例えば６ｍｍである。トランジスタ素子５の厚さは例えば０．１ｍｍである。

入力分岐回路基板６，７は、方向Ｄ２に沿って入力端子３４及びトランジスタ素子５と並んで配置され、入力端子３４とトランジスタ素子５との間に位置する。入力分岐回路基板６は、例えばセラミック製の誘電体基板６１と、誘電体基板６１の上面に設けられた分岐回路６２とを有する。同様に、入力分岐回路基板７は、例えばセラミック製の誘電体基板７１と、誘電体基板７１の上面に設けられた分岐回路７２とを有する。一例では、誘電体基板６１，７１はＡｌ₂Ｏ₃（アルミナ）製である。誘電体基板６１，７１の平面形状は例えば長方形であり、一方の長辺は入力端子３４と対向しており、他方の長辺は入力回路基板８を介してトランジスタ素子５と対向している。誘電体基板６１の長辺の長さは例えば７．８ｍｍであり、短辺の長さは例えば２．０ｍｍである。誘電体基板７１の長辺の長さは例えば１２．５ｍｍであり、短辺の長さは例えば３．８ｍｍである。誘電体基板６１，７１の厚さは例えば０．３ｍｍから０．５ｍｍ程度である。誘電体基板６１，７１の裏面には図示しない金属膜が固着しており、その金属膜がＡｕＳｎ共晶はんだ２２を介してベース３１と接続される。誘電体基板７１の一方の短辺は枠体３２の部分３２ａの近傍に位置しており、誘電体基板７１の他方の短辺は枠体３２の部分３２ｂの近傍に位置している。すなわち、誘電体基板７１は、方向Ｄ１において枠体３２の一端近傍から他端近傍にわたって延在している。

分岐回路６２及び７２は、入力回路基板８の入力回路に対する分岐回路である。分岐回路６２は、誘電体基板６１の上面に設けられた分岐パターン６３を含む。分岐パターン６３の一端は、ワイヤ２ａを介して入力端子３４と電気的に接続されている。分岐パターン６３は、ワイヤ２ａとの接続点を起点として二方に分岐する。分岐回路７２は、誘電体基板７１の上面に設けられた２つの分岐パターン７３を含む。各分岐パターン７３は、分岐パターン６３の分岐した２つの端部それぞれと、ワイヤ２ｂを介して電気的に接続されている。各分岐パターン７３は、ワイヤ２ｂとの接続点を起点として分岐を繰り返し、最終的にそれぞれ４個の金属パッド７３ａに至る。計８個の金属パッド７３ａは、誘電体基板７１のトランジスタ素子５側の長辺に沿って並んで配列されている。互いに隣り合う金属パッド７３ａ同士は、膜抵抗７４を介して互いに接続されており、ウィルキンソン型カプラを構成する。これにより、トランジスタ素子５の複数のゲートパッド５０間のアイソレーションを確保しつつ、入力端子３４から見た、トランジスタ素子５の入力インピーダンスの整合を図っている。膜抵抗７４の抵抗値は例えば５０Ωである。

２つの入力回路基板８は、方向Ｄ２において入力分岐回路基板７とトランジスタ素子５との間に配置され、方向Ｄ１に沿って並んでいる。これらの入力回路基板８は、トランジスタ素子５に対する入力回路（入力マッチング回路）を含む。各入力回路基板８は、誘電体基板８１を有する。各入力回路基板８は、例えばダイキャパシタであり、誘電体基板８１の上面に一又は複数（本実施形態では４つ）の金属パターン８２を有する。金属パターン８２の総数は、例えば金属パッド７３ａと同数とされる。複数の金属パターン８２は、方向Ｄ１に沿って一列に配列されている。各金属パターン８２は、ワイヤ２ｃを介して、対応する金属パッド７３ａと電気的に接続されるとともに、少なくとも二つのワイヤ２ｄ（入力ワイヤ）を介して、トランジスタ素子５の対応する少なくとも二つのゲートパッド５０と電気的に接続されている。ワイヤ２ｄの本数は１つの金属パターン８２につき例えば２本（計１６本）である。隣接するワイヤ２ｄは、互いに平行に配置される。１つの金属パターン８２に接続されるゲートパッド５０の個数は例えば２つである。入力回路基板８の裏面には図示しない金属膜が固着しており、その金属膜が金属２１を介してベース３１と接続される。

入力回路基板８においては、ワイヤ２ｃ及び２ｄによるインダクタンス成分が存在する。これらのインダクタンス成分の間のノード、すなわち金属パターン８２と、基準電位点すなわちベース３１との間には、容量成分（キャパシタンス）が存在する。これらのインダクタンス成分とキャパシタンスとによって、Ｔ型フィルタ回路が構成される。入力回路基板８は、このＴ型フィルタ回路によってインピーダンス変換を行う。通常、トランジスタ素子５においてゲートパッド５０からトランジスタ内部を見込んだインピーダンスは、伝送線の特性インピーダンス（例えば５０Ω）と異なる。入力回路基板８は、このインピーダンスを、Ｔ型フィルタ回路により入力端子３４からパッケージ３内部を見込んだ５０Ωに変換する。

入力回路基板８の誘電体基板８１は、例えばＡｌＮからなる。入力回路基板８の方向Ｄ１の長さは例えば５．４ｍｍであり、方向Ｄ２の長さは例えば２．０ｍｍである。入力回路基板８の厚さは例えば０．２ｍｍから０．３ｍｍ程度である。入力回路基板８のダイキャパシタの容量は、例えば１つの金属パターン８２につき３０ｐＦである。

２つの出力回路基板９は、方向Ｄ２においてトランジスタ素子５と出力結合回路基板１０，１１との間に配置され、方向Ｄ１に沿って並んでいる。これらの出力回路基板９は、トランジスタ素子５に対する出力整合回路（出力マッチング回路）を含む。出力回路基板９は、入力回路基板８と同様に、例えば平行平板型キャパシタ（ダイキャパシタ）である。各出力回路基板９は、誘電体基板９１を有する。各出力回路基板９は、誘電体基板９１の上面に、一又は複数（本実施形態では４つ）の金属パターン９２を有する。金属パターン９２の総数は、例えば入力回路基板８の金属パターン８２と同数とされる。複数の金属パターン９２は、方向Ｄ１に沿って一列に配列されている。各金属パターン９２は、二以上のワイヤ２ｅ（出力ワイヤ）を介して、トランジスタ素子５の対応する少なくとも二つのドレインパッド５１と電気的に接続されるとともに、ワイヤ２ｆを介して、出力結合回路基板１０の対応する金属パッド１０３ａ（後述）と電気的に接続されている。ワイヤ２ｅの本数は１つの金属パターン９２につき例えば２本（計１６本）である。出力回路基板９の裏面には図示しない金属膜が固着しており、その金属膜が金属２１を介してベース３１と接続される。

出力回路基板９においても、ワイヤ２ｅ及び２ｆによるインダクタンス成分が存在する。これらのインダクタンス成分の間のノードすなわち金属パターン９２と基準電位点すなわちベース３１との間には、容量成分（キャパシタンス）が存在する。これらのインダクタンス成分とキャパシタンスとによって、Ｔ型フィルタ回路が構成される。出力回路基板９は、このＴ型フィルタ回路によってインピーダンス変換を行う。通常、トランジスタ素子５においてドレインパッド５１からトランジスタ内部を見込んだインピーダンスは、伝送線の特性インピーダンス（例えば５０Ω）と異なり、大概は５０Ωより小さい値である。出力回路基板９は、このインピーダンスを、Ｔ型フィルタ回路により出力端子３５からパッケージ３内部を見込んだ５０Ωに変換する。

出力回路基板９の誘電体基板９１は、例えばＡｌＮからなる。出力回路基板９の方向Ｄ１の長さは例えば５．４ｍｍであり、方向Ｄ２の長さは例えば２．０ｍｍである。出力回路基板９の厚さは例えば０．２ｍｍから０．３ｍｍ程度である。出力回路基板９のダイキャパシタの容量は、例えば１つの金属パターン９２につき２０ｐＦである。

出力結合回路基板１０，１１は、方向Ｄ２に沿ってトランジスタ素子５及び出力端子３５と並んで配置され、トランジスタ素子５と出力端子３５との間に位置する。出力結合回路基板１０は、例えばセラミック製の誘電体基板１０１と、誘電体基板１０１の上面に設けられた合波回路１０２とを有する。同様に、出力結合回路基板１１は、例えばセラミック製の誘電体基板１１１と、誘電体基板１１１の上面に設けられた合波回路１１２とを有する。一例では、誘電体基板１０１，１１１はＡｌ₂Ｏ₃（アルミナ）製である。誘電体基板１０１，１１１の平面形状は例えば長方形であり、一方の長辺は出力回路基板９を介してトランジスタ素子５と対向しており、他方の長辺は出力端子３５と対向している。誘電体基板１０１の長辺の長さは例えば１２．５ｍｍであり、短辺の長さは例えば４．５ｍｍである。誘電体基板１１１の長辺の長さは例えば７．８ｍｍであり、短辺の長さは例えば２．０ｍｍである。誘電体基板１０１，１１１の厚さは例えば０．３ｍｍから０．５ｍｍ程度である。誘電体基板１０１，１１１の裏面には図示しない金属膜が固着しており、その金属膜がＡｕＳｎ共晶はんだ２２を介してベース３１と接続される。誘電体基板１０１の一方の短辺は枠体３２の部分３２ａの近傍に位置しており、誘電体基板１０１の他方の短辺は枠体３２の部分３２ｂの近傍に位置している。すなわち、誘電体基板１０１は、方向Ｄ１において枠体３２の一端近傍から他端近傍にわたって延在している。

合波回路１０２及び１１２は、出力回路基板９の出力回路に対する合波回路である。すなわち、合波回路１０２及び１１２は、トランジスタ素子５の複数のドレインパッド５１から出力される信号を合波して一の出力信号とする。合波回路１０２は、誘電体基板１０１の上面に設けられた２つの結合パターン１０３を含む。各結合パターン１０３の一端は、それぞれ４つの金属パッド１０３ａを含む。４つの金属パッド１０３ａは、出力結合回路基板１０のトランジスタ素子５側の長辺に沿って並んで配列されている。互いに隣り合う金属パッド１０３ａ同士は、膜抵抗１０４を介して互いに接続されており、ウィルキンソン型カプラを構成する。これにより、トランジスタ素子５の複数のドレインパッド５１間のアイソレーションを確保しつつ、出力端子３５から見た、トランジスタ素子５の出力インピーダンスの整合を図っている。膜抵抗１０４の抵抗値は例えば５０Ωである。各金属パッド１０３ａは、ワイヤ２ｆを介して、出力回路基板９の対応する金属パターン９２と電気的に接続されている。

各結合パターン１０３は、４つの金属パッド１０３ａから結合を繰り返しつつ、最終的にワイヤ２ｇとの接続点に至る。各結合パターン１０３は、ワイヤ２ｇを介して、合波回路１１２の結合パターン１１３が有する２つの端部それぞれと電気的に接続されている。結合パターン１１３の中央部は、方向Ｄ２における結合パターン１１３の他端に位置し、ワイヤ２ｈを介して出力端子３５と電気的に接続されている。

出力回路基板９及びトランジスタ素子５の接続態様について詳細に説明する。図５は、出力回路基板９及びトランジスタ素子５の各一部を拡大して示す平面図である。図５に示すように、トランジスタ素子５は、上面５ａと、上面５ａにおいて方向Ｄ１に沿って延びる長辺５ｂと、方向Ｄ１と交差する方向Ｄ２に沿って延びる短辺５ｃとを有する。上面５ａは、ベース３１と対向する裏面とは反対側の面である。長辺５ｂは、トランジスタ素子５の出力端子３５側の端辺である。前述したように、トランジスタ素子５は、上面５ａ上において長辺５ｂに沿って配列されたＮ個（Ｎは３以上の整数）のドレインパッド５１を有する。一例では、各トランジスタ素子５が有するドレインパッド５１の個数は８である。

出力回路基板９は、トランジスタ素子５の長辺５ｂと間隔をあけて方向Ｄ２に設けられ、方向Ｄ１に沿って延在する上面９ａを有する。出力回路基板９は、方向Ｄ１に沿って延びる長辺９ｂと、方向Ｄ２に沿って延びる短辺９ｃとを有する。長辺９ｂは、方向Ｄ２においてトランジスタ素子５の長辺５ｂと対向している。出力回路基板９は、前述した一又は複数（本実施形態では４つ）の金属パターン９２を上面９ａ上に有する。これらの金属パターン９２は、長辺９ｂに沿って並んで配置されている。

各ドレインパッド５１は、例えば金（Ａｕ）を主に含むワイヤ２ｅを介して、金属パターン９２の少なくとも１つと電気的に接続されている。図示例では、１つのドレインパッド５１につき１本のワイヤ２ｅが接続されており、ワイヤ２ｅの本数はＮ本である。なお、この例に限られず、１つのドレインパッド５１につき複数本のワイヤ２ｅが接続されてもよい。また、１つの金属パターン９２につき、少なくとも２つのドレインパッド５１がワイヤ２ｅを介して接続されている。図示例では、１つの金属パターン９２につき、２つのドレインパッド５１がそれぞれワイヤ２ｅを介して接続されている。この例に限定されず、１つの金属パターン９２につき、少なくとも３つのドレインパッド５１がそれぞれワイヤ２ｅを介して接続されてもよい。これらのワイヤ２ｅの長さは互いに等しく、ワイヤ２ｄよりも長い。

図５に示すように、各上面５ａ，９ａの法線方向から見て、隣接するワイヤ２ｅ同士は、互いに非平行である。ここで、非平行とは、或るドレインパッド５１に接続されたワイヤ２ｅをＤ１−Ｄ２平面に射影したときのそのワイヤ２ｅの延在方向と、そのドレインパッド５１と隣り合う別のドレインパッド５１に接続されたワイヤ２ｅをＤ１−Ｄ２平面に射影したときのそのワイヤ２ｅの延在方向とが、互いに０°より大きい角度を成していることをいう。より実際的には、これらの延在方向が、製造誤差（例えば±５°）を超える相対角度を成していることをいう。

一例では、隣接するドレインパッド５１に接続されたワイヤ２ｅの、上面５ａ，９ａの法線方向から見た形状（言い換えると、Ｄ１−Ｄ２平面に射影した形状）が、方向Ｄ１及び上面５ａ，９ａの法線方向の双方に対して垂直な（すなわち方向Ｄ２に沿った）軸線Ｑに関して線対称である。また、各金属パターン９２上において、２つのドレインパッド５１から延びるワイヤ２ｅの一端同士は、間隔Ｗａをあけて互いに離間している。隣接する同士の間隔は、ドレインパッド５１側よりも金属パターン９２側で小さい。すなわち、金属パターン９２上における一端同士の間隔Ｗａは、ドレインパッド５１上におけるワイヤ２ｅの他端同士の間隔Ｗｂよりも小さい。一例では、間隔Ｗａの大きさは１００μｍ以上１５０μｍ以下であり、間隔Ｗｂの大きさは６００μｍ以上１２００μｍ以下である。上面５ａ，９ａの法線方向から見た、２つのドレインパッド５１から延びるワイヤ２ｅ同士の成す角θは、例えば２０°以上１４５°以下であり、より好適には４５°以上５５°以下である。

各金属パターン９２上において、２つのドレインパッド５１から延びるワイヤ２ｅの一端は、方向Ｄ１における金属パターン９２の中央部に位置する。より詳細には、２つのドレインパッド５１から延びるワイヤ２ｅの一端同士の中点は、方向Ｄ２に沿った金属パターン９２の中心線上に位置する。各金属パターン９２に接続されるワイヤ２ｆの一端もまた、方向Ｄ１における金属パターン９２の中央部（より詳細には方向Ｄ２に沿った金属パターン９２の中心線上）に位置する。

以上に説明した本実施形態の半導体装置１によって得られる効果について、比較例とともに説明する。図６は、比較例として、隣接するワイヤ２ｅが互いに平行である場合を示す平面図である。なお、隣接するワイヤ２ｅの長さは互いに等しいものとする。この場合、トランジスタ素子５から複数のワイヤ２ｅにＲＦ信号が流れると、相互インダクタンスによって各ワイヤ２ｅのインダクタンス値にばらつきが生じる。具体的には、ドレインパッド５１の並び方向（方向Ｄ１）において最も端に位置するドレインパッド５１１に接続されたワイヤ２ｅのインダクタンス値が最も小さくなり、中央に位置するドレインパッド５１２に接続されたワイヤ２ｅのインダクタンス値が最も大きくなる。つまり、インダクタンス値のばらつきの最大幅は、ドレインパッド５１１に接続されたワイヤ２ｅのインダクタンス値と、ドレインパッド５１２に接続されたワイヤ２ｅのインダクタンス値との差となる。

図７は、各トランジスタ素子５が２個のドレインパッド５１を有する場合における、信号周波数（単位：ＧＨｚ）と位相（単位：度）との関係のシミュレーション結果を示すグラフである。図７において、実線Ｇ１１は、２つのドレインパッド５１のうち一方に接続されたワイヤ２ｅについての関係を示す。破線Ｇ１２は、２つのドレインパッド５１のうち他方に接続されたワイヤ２ｅについての関係を示す。図８は、各トランジスタ素子５が４個のドレインパッド５１を有する場合における、信号周波数（単位：ＧＨｚ）と位相（単位：度）との関係のシミュレーション結果を示すグラフである。図８において、実線Ｇ２１は、４つのドレインパッド５１のうち外側に位置する２つのドレインパッド５１の一方に接続されたワイヤ２ｅについての関係を示す。破線Ｇ２２は、４つのドレインパッド５１のうち内側に位置する２つのドレインパッド５１の一方に接続されたワイヤ２ｅについての関係を示す。図７に示すように、ドレインパッド５１の個数が２である場合、各ワイヤ２ｅを伝搬する信号に位相差はほとんど無かった。これに対し、図８に示すように、ドレインパッド５１の個数が４である場合、外側のドレインパッド５１に接続されたワイヤ２ｅを伝搬する信号と、内側のドレインパッド５１に接続されたワイヤ２ｅを伝搬する信号との間で、有意な位相差が生じた。このことは、ドレインパッド５１の個数が４である場合、ワイヤ２ｅのインダクタンス値がばらつくことを意味する。このようなインダクタンス値のばらつきは、ドレインパッド５１の個数が３以上である場合に生じる。

図９は、ドレインパッド５１の個数が４である場合の上記シミュレーションにおいて、外側に位置する２つのドレインパッド５１に接続される各ワイヤ２ｅに対し、直列にインダクタ（０．０８ｎＨ）を追加した場合の結果を示すグラフである。この場合、実線Ｇ２１と破線Ｇ２２とが互いに近づき、位相差が解消した。このことから、上記シミュレーションにおいて、ドレインパッド５１の個数が４である場合、外側に位置するドレインパッド５１に接続されたワイヤ２ｅのインダクタンス値と、内側に位置するドレインパッド５１に接続されたワイヤ２ｅのインダクタンス値との差は０．０８ｎＨであることがわかる。

このようなインダクタンス値のばらつきを解消する方法として、図１０に示すように、複数のドレインパッド５１に接続される各ワイヤ２ｅの長さを互いに異ならせることが考えられる。すなわち、ドレインパッド５１の並び方向の端に近づくほど、ドレインパッド５１に接続されるワイヤ２ｅを長くしてインダクタンスを増大させる。しかしながら、各ワイヤ２ｅは回路要素の一部を構成しているので、高周波特性を最適化するために長さを調整する必要がある。そのため、各ワイヤ２ｅの長さの設定が極めて複雑になってしまい、製造容易性を損なう。加えて、図１１に示すように、ワイヤ２ｆと金属パターン９２との接続位置が、製造誤差等により方向Ｄ１における金属パターン９２の中心からずれる場合がある。その場合、金属パターン９２内での電流経路Ｊの長さに差が生じるので、各金属パターン９２に接続される２つのドレインパッド５１からの信号の位相が互いにずれてしまう。図１２は、ドレインパッド５１の個数が４である場合の上記シミュレーションにおいて、ワイヤ２ｆと金属パターン９２との接続位置が金属パターン９２の中心からずれた場合の信号位相を示すグラフである。同図に示すように、ワイヤ２ｆの位置ずれによって、電流経路Ｊが短くなった側の信号位相（実線Ｇ２１）と、電流経路Ｊが長くなった側の信号位相（破線Ｇ２２）との間に大きな位相差が生じる。

上記の問題に対し、本実施形態の半導体装置１では、互いに隣接するドレインパッド５１に接続されたワイヤ２ｅ同士が非平行とされている。各ワイヤ２ｅに生じる相互インダクタンスは、各ワイヤ２ｅが互いに平行である場合に最も大きく、各ワイヤ２ｅが互いに非平行である場合に低減される。従って、本実施形態の半導体装置１によれば、各ワイヤ２ｅに生じる相互インダクタンスを低減し、ワイヤ２ｅ間におけるインダクタンスのばらつきを低減することができる。

図１３は、ドレインパッド５１の個数が４の場合の上記シミュレーションにおいて、ワイヤ２ｅの形態を図５に示した形態とした場合の信号周波数（単位：ＧＨｚ）と位相（単位：度）との関係を示すグラフである。実線Ｇ２１は、４つのドレインパッド５１のうち外側に位置するドレインパッド５１に接続されたワイヤ２ｅについての関係を示す。破線Ｇ２２は、４つのドレインパッド５１のうち内側に位置するドレインパッド５１に接続されたワイヤ２ｅについての関係を示す。図１３に示すように、ワイヤ２ｅ同士を非平行とすることによって、平行である場合（図８）と比較して、実線Ｇ２１と破線Ｇ２２とが共に低位相側に移動すると共に、互いに近づく（すなわち位相差が小さくなる）ことがわかる。つまり、本実施形態によれば、各ワイヤ２ｅに生じる相互インダクタンスを低減し、ワイヤ２ｅ間におけるインダクタンスのばらつきを低減することができる。

本実施形態のように、複数のワイヤ２ｅの長さが互いに等しく、上面５ａ及び９ａの法線方向から見た、互いに隣り合うドレインパッド５１に接続されたワイヤ２ｅの形状は、方向Ｄ１及び上面５ａ及び９ａの法線方向の双方に対して垂直な軸線Ｑに関して線対称であってもよい。この場合、互いに隣り合うワイヤ２ｅ同士の成す角のばらつきが抑制されるので、ワイヤ２ｅ間におけるインダクタンスのばらつきをより効果的に低減することができる。

本実施形態のように、半導体装置１は、金属パターン９２を有する出力回路基板９をさらに備えてもよい。金属パターン９２は、少なくとも２つのドレインパッド５１にワイヤ２ｅを介して接続されている。少なくとも２つのドレインパッド５１に金属パターン９２を接続する隣接するワイヤ２ｅ同士の間隔は、ドレインパッド５１側よりも金属パターン９２側で小さい。例えばこのような構成により、隣接するワイヤ２ｅを互いに非平行とすることが容易にできる。加えて、ワイヤ２ｅ同士が互いに平行である場合と比較して、ワイヤ２ｅの一端同士が互いに近づくので、ワイヤ２ｆと金属パターン９２との接続位置が金属パターン９２の中心からずれた場合（図１１を参照）であっても、電流経路Ｊの長さのばらつきを低減でき、２つのドレインパッド５１からの信号の位相差を低減できる。

本実施形態のように、上面５ａ及び９ａの法線方向から見た、２つのドレインパッド５１から延びるワイヤ２ｅ同士の成す角θは４５°以上５５°以下であってもよい。後述するシミュレーション結果によれば、この場合に、ワイヤ２ｅ間におけるインダクタンスのばらつきをより効果的に低減することができる。

本実施形態のように、半導体装置１は、金属パターン８２を有する入力回路基板８を備えてもよい。金属パターン８２は、少なくとも二つのゲートパッド５０にワイヤ２ｄを介して接続される。これにより、トランジスタ素子５のゲートパッド５０に入力する入力信号に対し、入力回路基板８によるインピーダンス整合が可能となる。

本実施形態のように、半導体装置１は、入力回路基板８と、ベース３１と、枠体３２と、入力端子３４と、出力端子３５と、を備えてもよい。入力回路基板８は、金属パターン８２を有する。ベース３１は、トランジスタ素子５と、入力回路基板８と、出力回路基板９と、を搭載する。枠体３２は、ベース３１上に設けられ、トランジスタ素子５と、入力回路基板８と、出力回路基板９とを囲む。入力端子３４は、枠体３２に設けられ、入力回路基板８と接続する。出力端子３５は、枠体３２に設けられ、出力回路基板９と接続する。入力回路基板８の金属パターン８２は、少なくとも二つのゲートパッド５０にワイヤ２ｄを介して接続されている。これにより、半導体装置１は高周波デバイスを構成することができる。

本実施形態のように、トランジスタ素子５と、入力回路基板８と、出力回路基板９とは、それぞれ複数設けられてもよい。これにより、トランジスタ素子５が複数設けられることができ、半導体装置１は高出力の高周波デバイスを構成することができる。

本実施形態のように、半導体装置１は、入力分岐回路基板６，７と、出力結合回路基板１０，１１と、を備えてもよい。入力分岐回路基板６，７は、一端が入力端子３４と接続され、他端が複数の入力回路基板８と接続されている分岐パターン６３，７３を有する。出力結合回路基板１０，１１は、一端が複数の出力回路基板９と接続され、他端が出力端子３５と接続されている結合パターン１０３，１１３を有する。入力分岐回路基板６，７は、入力信号を同レベルの信号に分配することができる。出力結合回路基板１０，１１は、高出力の出力信号を結合して出力することができる。

本実施形態のように、半導体装置１は、トランジスタ素子５と、出力回路基板９と、が搭載されるベース３１を備えてもよい。出力回路基板９は、誘電体基板９１の上面に金属パターン９２を有し、誘電体基板９１の裏面がベース３１と接続され、金属パターン９２とベース３１との間に容量成分を有してもよい。出力回路基板９は、容量成分を有することによりインピーダンス整合をすることができる。また、出力回路基板９に誘電体基板９１を用いることによって、出力回路基板９の小型化が可能になる。

本実施形態のように、入力回路基板８は、誘電体基板８１の上面に金属パターン８２を有し、誘電体基板８１の裏面がベース３１と接続され、金属パターン８２とベース３１との間に容量成分を有してもよい。入力回路基板８は、容量成分を有することによりインピーダンス整合をすることができる。また、入力回路基板８に誘電体基板８１を用いることによって、入力回路基板８の小型化が可能になる。

本実施形態のように、入力分岐回路基板６，７は、誘電体基板６１，７１の上面に分岐パターン６３，７３を有し、誘電体基板６１，７１の裏面がベース３１と接続され、分岐パターン６３，７３とベース３１との間に容量成分を有してもよい。入力分岐回路基板６，７は、容量成分を有することによりインピーダンス整合をすることができる。また、入力分岐回路基板６，７に誘電体基板６１，７１を用いることによって、入力分岐回路基板６，７の小型化が可能になる。

本実施形態のように、出力結合回路基板１０，１１は、誘電体基板１０１，１１１の上面に結合パターン１０３，１１３を有し、誘電体基板１０１，１１１の裏面がベース３１と接続され、結合パターン１０３，１１３とベース３１との間に容量成分を有してもよい。出力結合回路基板１０，１１は、容量成分を有することによりインピーダンス整合をすることができる。また、出力結合回路基板１０，１１に誘電体基板１０１，１１１を用いることによって、出力結合回路基板１０，１１の小型化が可能になる。
（変形例）

図１４は、上記実施形態の一変形例に係る平面図であって、出力回路基板９及びトランジスタ素子５の各一部を拡大して示す。図１４に示すように、本変形例においても、各上面５ａ，９ａの法線方向から見て、隣接するワイヤ２ｅ同士は、互いに非平行である。上記実施形態では、各金属パターン９２上において、２つのドレインパッド５１から延びるワイヤ２ｅの一端同士は間隔Ｗａをあけて互いに離間している（図５を参照）。本変形例では、これらの一端同士は、各金属パターン９２と接続する接続ポイントにおいて互いに接触している。ここで、一端同士が接触しているとは、次の３つの形態を含む。一つの形態は、一方のワイヤ２ｅと他方のワイヤ２ｅとがそれぞれの一端において互いに連続している形態である。別の形態は、一方のワイヤ２ｅの一端と他方のワイヤ２ｅの一端とが、方向Ｄ１に沿って並んでおり且つ互いに接触している形態である。更に別の形態は、一方のワイヤ２ｅの一端と他方のワイヤ２ｅの一端とが互いに重なっている形態である。

一例では、互いに隣り合うドレインパッド５１に接続されたワイヤ２ｅの、上面５ａ，９ａの法線方向から見た形状（言い換えると、Ｄ１−Ｄ２平面に射影した形状）は、方向Ｄ１及び上面５ａ，９ａの法線方向の双方に対して垂直な軸線Ｑに関して線対称である。本変形例においても、上面５ａ及び９ａの法線方向から見て、２つのドレインパッド５１から延びるワイヤ２ｅ同士の成す角θは、例えば２０°以上１４５°以下であり、より好適には４５°以上５５°以下である。

図１５は、上記実施形態において説明したシミュレーション（ドレインパッド５１の個数が４の場合）において、ワイヤ２ｅの形態を図１４に示した形態とした場合の信号周波数（単位：ＧＨｚ）と位相（単位：度）との関係を示すグラフである。実線Ｇ２１は、４つのドレインパッド５１のうち外側に位置するドレインパッド５１に接続されたワイヤ２ｅについての関係を示す。破線Ｇ２２は、４つのドレインパッド５１のうち内側に位置するドレインパッド５１に接続されたワイヤ２ｅについての関係を示す。図１５に示すように、本変形例においても、実線Ｇ２１と破線Ｇ２２とは共に低位相側に移動すると共に、互いに近づく（すなわち位相差が小さくなる）。つまり、本変形例によれば、各ワイヤ２ｅに生じる相互インダクタンスを低減し、ワイヤ２ｅ間におけるインダクタンスのばらつきを低減することができる。

本変形例のように、各金属パターン９２上において、２つのドレインパッド５１から延びるワイヤ２ｅの一端同士は、金属パターン９２と接続する接続ポイントにおいて互いに接触してもよい。例えばこのような構成により、各ワイヤ２ｅを互いに非平行とすることが容易にできる。加えて、２つのドレインパッド５１から延びるワイヤ２ｅの各一端がほぼ同じ位置に設けられるので、ワイヤ２ｆと金属パターン９２との接続位置が金属パターン９２の中心からずれた場合（図１１を参照）における電流経路Ｊの長さのばらつきをほぼ無くすことができる。従って、２つのドレインパッド５１からの信号の位相差をより効果的に抑制できる。図１６は、ドレインパッド５１の個数が４である場合の上記シミュレーションにおいて、ワイヤ２ｆと金属パターン９２との接続位置が金属パターン９２の中心からずれた場合の信号位相を示すグラフである。同図に示すように、ワイヤ２ｆの位置ずれによって電流経路Ｊが短くなった側の信号位相（実線Ｇ２１）と、電流経路Ｊが長くなった側の信号位相（破線Ｇ２２）との間の位相差は、図１２と比較して格段に低減される。

２つのドレインパッド５１から延びるワイヤ２ｅ同士の成す角θの好適な大きさについて検討する。図１７から図２０は、本変形例において角度θを変化させたときの信号周波数と位相との関係を示すグラフである。図１７はθ＝３０°の場合を示す。図１８はθ＝５０°の場合を示す。図１９はθ＝６０°の場合を示す。図２０はθ＝９０°の場合を示す。これらのグラフを比較すると、θ＝５０°のときに実線Ｇ２１と破線Ｇ２２との間隔（すなわち位相差）が最も小さくなることがわかる。つまり、角度θの最適値は５０°であり、実用的には、角度θは５０°の近傍（例えば５０°±５°の範囲内）であるとよい。このことは、上記実施形態、すなわち２つのドレインパッド５１から延びるワイヤ２ｅの一端同士が互いに離れている場合においても同様であると考えられる。

本開示による半導体装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、トランジスタ素子５、入力分岐回路基板６，７、入力回路基板８、出力回路基板９、及び出力結合回路基板１０，１１を備える半導体装置１に本開示を適用しているが、本開示はこれに限らず、トランジスタ素子と、トランジスタ素子と並んで配置される回路基板とを備える半導体装置に適用可能である。

１…半導体装置
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ…ワイヤ
３…パッケージ
５…トランジスタ素子
５ａ…上面
５ｂ…長辺
５ｃ…短辺
５ｄ…一辺
６，７…入力分岐回路基板
８…入力回路基板
９…出力回路基板
９ａ…上面
９ｂ…長辺
９ｃ…短辺
１０，１１…出力結合回路基板
２１…金属
２２…ＡｕＳｎ共晶はんだ
３１…ベース
３１ａ，３１ｂ…端辺
３１ｃ…ネジ受け
３１ｄ…板面
３２…枠体
３２ａ，３２ｂ，３２ｃ，３２ｄ…部分
３３…リッド
３４…入力端子
３５…出力端子
３６…空間
５０…ゲートパッド
５１，５１１，５１２…ドレインパッド
６１，７１，８１，９１，１０１，１１１…誘電体基板
６２，７２…分岐回路
６３，７３…分岐パターン
７３ａ，１０３ａ…金属パッド
７４，１０４…膜抵抗
８２，９２…金属パターン
１０２，１１２…合波回路
１０３，１１３…結合パターン
Ｄ１，Ｄ２…方向
Ｊ…電流経路
Ｑ…軸線

Claims (15)

1. 一辺に沿って複数配置された入力パッドと、前記一辺に対向する他辺に沿って複数配置された出力パッドとを有するトランジスタ素子と、
   前記入力パッドそれぞれに接続された複数の入力ワイヤと、
   前記出力パッドそれぞれに接続され、前記複数の入力ワイヤより長いワイヤの長さを有する複数の出力ワイヤと、を備え、
   隣接する前記入力ワイヤは互いに平行に配置され、隣接する前記出力ワイヤは互いに非平行に配置される、半導体装置。
2. 金属パターンを有する出力回路基板をさらに備え、
   金属パターンは、少なくとも二つの前記出力パッドに前記出力ワイヤを介して接続されており、
   前記少なくとも二つの出力パッドに前記金属パターンを接続する隣接する前記出力ワイヤ同士の間隔は、前記出力パッド側よりも前記金属パターン側で小さい、請求項１に記載の半導体装置。
3. 前記少なくとも二つの出力パッドから延びる前記出力ワイヤの一端同士は、前記金属パターンと接続する接続ポイントにおいて互いに接触している、請求項２に記載の半導体装置。
4. 前記少なくとも二つの出力パッドから延びる前記出力ワイヤ同士の成す角が４５°以上５５°以下である、請求項２又は請求項３に記載の半導体装置。
5. 別の金属パターンを有する入力回路基板をさらに備え、
   前記別の金属パターンは、少なくとも二つの前記入力パッドに前記入力ワイヤを介して接続されている、請求項１から請求項４のいずれか一項に記載の半導体装置。
6. 複数の別の金属パターンを有する入力回路基板と、
   前記トランジスタ素子と、前記入力回路基板と、前記出力回路基板と、を搭載するベースと、
   前記ベース上に設けられ、前記トランジスタ素子と、前記入力回路基板と、前記出力回路基板とを囲む枠体と、
   前記枠体に設けられ、前記入力回路基板と接続する入力端子と、
   前記枠体に設けられ、前記出力回路基板と接続する出力端子と、
   をさらに備え、
   前記入力回路基板の前記別の金属パターンそれぞれは、少なくとも二つの前記入力パッドに前記入力ワイヤを介して接続されている、請求項２に記載の半導体装置。
7. 前記トランジスタ素子と、前記入力回路基板と、前記出力回路基板とは、それぞれ複数設けられている、請求項６に記載の半導体装置。
8. 一端が前記入力端子と接続され、他端が複数の前記入力回路基板と接続されている分岐パターンを有する入力分岐回路基板と、
   一端が複数の前記出力回路基板と接続され、他端が前記出力端子と接続されている結合パターンを有する出力結合回路基板と、をさらに備える、請求項７に記載の半導体装置。
9. 前記トランジスタ素子と、前記出力回路基板と、が搭載されるベースをさらに備え、
   前記出力回路基板は、誘電体基板の上面に前記金属パターンを有し、前記誘電体基板の裏面が前記ベースと接続され、前記金属パターンと前記ベースとの間に容量成分を有する、請求項２に記載の半導体装置。
10. 前記トランジスタ素子と、前記入力回路基板と、が搭載されるベースをさらに備え、
    前記入力回路基板は、誘電体基板の上面に前記別の金属パターンを有し、前記誘電体基板の裏面が前記ベースと接続され、前記別の金属パターンと前記ベースとの間に容量成分を有する、請求項５に記載の半導体装置。
11. 前記入力分岐回路基板は、誘電体基板の上面に前記分岐パターンを有し、前記誘電体基板の裏面が前記ベースと接続され、前記分岐パターンと前記ベースとの間に容量成分を有する、請求項８に記載の半導体装置。
12. 前記出力結合回路基板は、誘電体基板の上面に前記結合パターンを有し、前記誘電体基板の裏面が前記ベースと接続され、前記結合パターンと前記ベースとの間に容量成分を有する、請求項８に記載の半導体装置。
13. 前記出力パッドはドレインパッドである、請求項１から請求項１２のいずれか一項に記載の半導体装置。
14. 前記入力パッドはゲートパッドである、請求項１から請求項１３のいずれか一項に記載の半導体装置。
15. 前記トランジスタ素子の半導体部分は、窒化ガリウム系半導体からなる、請求項１から請求項１４のいずれか一項に記載の半導体装置。

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