JP2013197655A

JP2013197655A - 高周波電力増幅器

Info

Publication number: JP2013197655A
Application number: JP2012059832A
Authority: JP
Inventors: Akihiro Ando; 晃洋安藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-03-16
Filing date: 2012-03-16
Publication date: 2013-09-30

Abstract

【課題】平面構造のＭＭＩＣ（Monolithic Microwave Integrated Circuit）では、高出力または高効率の電力増幅器を構成する上で、チップ面積が必要な電力分配合成回路、高調波処理回路、及びバイアス線路回路を配置する際に、回路面積が大型化してしまうという問題があった。
【解決手段】複数のＦＥＴは、砒化ガリウム基板の平面上にＦＥＴ（Field-Effect Transistor）及び当該ＦＥＴの接続される導体パッドが形成された主基板と、上記主基板の導体パッドとバンプにより接合される導体パッドを有し、当該自基板の導体パッドに接続されるバイアス回路及び整合回路が形成され、上記主基板の上面にバンプにより接合される副基板と、を備えた高周波電力増幅器。
【選択図】図１

Description

本発明は、マイクロ波またはミリ波帯の高周波信号を電力増幅する高周波電力増幅器に関する。

従来のＭＭＩＣ（Monolithic Microwave Integrated Circuit；モノリシックマイクロ波集積回路）は、砒化ガリウム基板の平面上にＦＥＴ（Field-Effect Transistor；電界効果トランジスタ）及び整合回路等が形成されて、電力増幅器が構成されている(例えば特許文献１参照)。

一方、半導体基板上に接地金属膜と絶縁膜が交互に積層され、第１の絶縁膜層に第１のストリップ線路が構成され、第２の絶縁膜層に第２のストリップ線路が構成された多層構造のＭＭＩＣが知られている（例えば特許文献２参照）。

特開昭６０−５３０８９号公報

特開平３−１９６６６７号公報

しかしながら、従来の特許文献１に示されるような平面構造のＭＭＩＣでは、高出力または高効率の電力増幅器を構成する上で、チップ面積が必要な電力分配合成回路、高調波処理回路、及びバイアス線路回路を配置する際に、回路面積が大型化してしまうという問題があった。

また、特許文献２に示されるような多層構造のＭＭＩＣは、平面構造のＭＭＩＣに比べて回路面積が小さくなる。しかし、接地金属膜と絶縁膜が交互に積層されるため、実効比誘電率が高くなることによりトリプレート線路幅が狭くなり、損失が増加するという問題があった。また、多層構造のＭＭＩＣを製造するには、特許文献１で用いられるような従来の一般的なプロセスとは別の特殊なプロセスを用いる必要があり、プロセスコストが高く付くという問題があった。

本発明は係る課題を解決するためになされたものであり、平面配置の集積回路に比べて回路面積を小さくするとともに、安価なプロセスで形成される高周波電力増幅器を得ることを目的とする。

本発明による高周波電力増幅器は、複数の半導体増幅素子及び当該半導体増幅素子の接続される導体パッドが形成された主基板と、上記主基板の導体パッドとバンプにより接合される導体パッドを有し、当該自基板の導体パッドに接続されるバイアス回路及び整合回路が形成され、上記主基板の上面にバンプにより接合される副基板と、を備えたものである。

本発明によれば、平面配置の集積回路に比べて回路面積を小さくなるとともに、安価なプロセスで形成される高周波電力増幅器を得ることができる。

実施の形態１による高周波電力増幅器の構成を示す側面図である。実施の形態１による高周波電力増幅器の構成を示す平面図である。実施の形態１による高周波電力増幅器の構成を示す部分平面図である。

実施の形態１．
図１は、この発明に係る実施の形態１による高周波電力増幅器の構成を示す側面図である。図２は、実施の形態１による高周波電力増幅器の構成を示す平面図であり、（ａ）は主基板１の上面図（図１の紙面上方から主基板１の上面を見た図）、（ｂ）は副基板２の配線パターンを示した上面透視図（図１の紙面上方から副基板２の下面を透視した図）である。なお、副基板２の裏面から見た図は回路パターンが左右逆転し、図２（ａ）との接続関係の対比が視認し難くなるので、副基板２の上面から見て、裏面の回路パターンを透視した図を図２（ｂ）に記述している。

図１、２において、実施の形態１による高周波電力増幅器５００は、主基板１と、主基板１上に積層された副基板２とを備えて構成される。主基板１及び副基板２は、電子回路が形成されたＭＭＩＣ（Monolithic Microwave Integrated Circuit；モノリシックマイクロ波集積回路）を構成している。副基板２は、導電性のバンプ３により主基板１に接合されて、主基板１の上にフリップチップ実装される。バンプ３は、例えばはんだボールや金バンプ、もしくは炭素材料やその他の導電性材料からなり、マイクロ波またはミリ波帯の高周波のＲＦ（Radio Frequency）信号を伝送する導電性接続部材を構成する。

副基板２は、例えば図２（ａ）に示す長方形の点線Ａに外形線が沿う位置で、主基板１の上に配置される。主基板１は、キャリアとして設けられた金属板１００上に配置され、金属板１００の上面にろう付けで接合される。また、主基板１に隣接して外部基板２００が配置される。外部基板２００は、セラミックスや砒化ガリウムまたは窒化ガリウム等の誘電体２０１からなる。誘電体２０１における上側の表面は、複数の導体パッド２０２が形成されている。外部基板２００は、主基板１の周辺に１つもしくは複数個配置されても良い。また、外部基板２００が図示しない蓋体とともにパッケージを構成して、当該パッケージ内に主基板１が収容されても良い。

主基板１は、砒化ガリウムまたは窒化ガリウムから成形される誘電体３０からなる。誘電体３０における上側の表面は、複数の導体パッド６，７，８，９，３０１が形成されている。また、誘電体３０における下側の表面（裏面）は、接地導体層３２が形成されているベタの接地導体面となる。導体パッド３０１と接地導体層３２は、導体ビア３３で接続されている。主基板１の複数の導体パッド６，７，８，９は、外部基板２００の複数の導体パッド２０２に導体ワイヤ３００を介在して接続されている。なお、金属板１００は、誘電体３０との線膨張係数差の小さい例えば鉄ニッケルコバルト合金からなる。

副基板２は、砒化ガリウムまたは窒化ガリウムから成形される誘電体２０からなる。誘電体２０における上側の表面は接地導体層２２が形成されており、副基板２の上面はこの接地導体層２２で覆われたベタの接地導体面となる。誘電体２０における下側の表面（裏面）は、複数の導体パッド１０，３０２が形成されている。導体パッド３０２と接地導体層２２は、導体ビア２３で接続されている。副基板２の複数の導体パッド１０，３０２は、それぞれバンプ３を介在して複数の導体パッド９，３０１に接続される。この導体パッド１０，３０２及び導体パッド９，３０１を小さくするには、バンプ３として、例えば直径５０μｍ〜１００μｍ程度の小径サイズのものを用いると良い。

主基板１は、上面にマイクロ波またはミリ波帯の高周波のＲＦ信号を伝送する主線路５が形成されている。主線路５は、ＲＦ信号を伝送する他、分配回路や合成回路を構成している。また、主基板１上面の長辺側の端縁には、外部基板２００との間で、マイクロ波またはミリ波帯の高周波のＲＦ信号を入力もしくは出力するための、入力パッド６及び出力パッド７が配置される。この入力パッド６及び出力パッド７は何れも、グランド用端子（Ｇ）、信号用端子（Ｓ）、グランド用端子（Ｇ）の順に並置された３つの端子からなる。

また、主基板１上面における１対の短辺の中点同士を結ぶ線上もしくはその周辺に、１段もしくは複数段に横に配置されて、段毎に縦に並べて配置された複数の能動素子（半導体増幅素子）である、ＦＥＴ（Field-Effect Transistor；電界効果トランジスタ）４が形成されている。ＦＥＴ４は電子回路を構成する。ＦＥＴ４は、入力パッド６と出力パッド７の間に、主線路５を介して並列に接続されている。図２の例では、入力パッド６は２つに分配された主線路５に接続されて、２つのＦＥＴ４の前段（ゲート側）にそれぞれ接続されている。また、この２つのＦＥＴ４の後段（ドレイン側）は更に２つの主線路５に分配されて、全部で４つのＦＥＴ４の前段（ゲート側）にそれぞれ接続されている。この４つのＦＥＴ４の後段（ドレイン側）は、４つの主線路５が１つに合成されて、出力パッド７に接続される。また、主基板１上の導体パッド８は、導体ワイヤ３００がワイヤボンディングされて、外部基板２００の導体パッド２０２に接続される。この導体パッド８は、主基板１上の導体パッド９に接続される。主基板１上において、ＦＥＴ４は基板の上下で対称形状になるように配置されている。

導体パッド９は、上記の通り、バンプ３を介して副基板２上の導体パッド１０に接続される。副基板２上の複数の導体パッド１０は、それぞれラジアルスタブ１１やバイアス線路１２、整合回路１４等に接続される。ラジアルスタブ１１は、基本波のλ／４（以下、λは入力パッド６に入力されるＲＦ信号の基板内伝搬波長を示す）線路で開放端をなしたオープンスタブを構成しており、マイクロ波またはミリ波帯の高周波のＲＦ信号を短絡する。バイアス線路１２は、主基板１上のＦＥＴ４のゲートもしくはドレインに、バイアス電源を供給するとともに、共振回路を構成してＦＥＴ４からバイアス電源側への信号の漏出を抑制する。整合回路１４はＦＥＴ４及びバイアス線路１２のインピーダンスの整合を取る。このように、副基板２は、高周波処理を行う受動素子を有した電子回路を構成している。

副基板２上の導体パッド１０は、バイアス線路１２を介して他の導体パッド１０に接続され、他の導体パッド１０はバンプ３を介して再び主基板１上の導体パッド９に接続される。このように、副基板２上の導体パッド１０がバンプ３により主基板１上の導体パッド９に接続されているので、主基板１上に形成されたＦＥＴ４及び主線路５と、副基板２上に形成されたラジアルスタブ１１及びバイアス線路１２、整合回路１４とが、バンプ９を介して相互に接続されることとなる。なお、副基板２は、インピーダンス特性や回路定数等の偏りを防ぐため、ラジアルスタブ１１及びバイアス線路１２、整合回路１４について、図２に示すように基板の上下（紙面上下）で線対称形状になるように配置されている。

図３は、主基板１上のＦＥＴ４と副基板２上のバイアス線路１２、整合回路１４との接続形態について、更に詳しく説明するための高周波電力増幅器５００の構成例を示す部分平面図である。図３において、図中の符号を除いて図２と同じ図を用いており、（ａ）は図２（ａ）上半分部における主基板１の部分上面図、（ｂ）は図２（ｂ）上半分部における副基板２の配線パターンを示した部分上面透視図である。また、図３（ａ）のＦＥＴ４と、図３（ｂ）のバイアス線路１２の接続関係に限って説明を行うため、ＦＥＴ４、主線路５、導体パッド８，９，１０及びバイアス線路１２、整合回路１４には、個々を識別するための符号４１，４２，５１，５２，５３，５４，８１，８２，８３，８４，９０，９１，９２，９３，９４，９５，９６，９７，９８，９９，１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９，１１０，１２０，１２１，１２２，１２３，１３１，１３２，１３３，１３４，１３５，１３６，１４１，１４２を記載している。ここで、符号４１，４２はＦＥＴ４に対応し、符号５１，５２，５３，５４は主線路５に対応する。符号８１，８２，８３，８４は外部基板２００に接続される導体パッド８に対応する。符号９０，９１，９２，９３，９４，９５，９６，９７，９８，９９はバンプ３の接続される導体パッド９に対応し、符号１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９，１１０はバンプ３の接続される導体パッド１０に対応する。符号１２０，１２１，１２２，１２３はバイアス線路１２に対応する。また、符合１４１，１４２は整合回路１４を構成する線路を示す。符号１３１，１３２，１３３，１３４，１３５，１３６はチップ型のコンデンサを示している。コンデンサ１３１，１３２，１３３，１３４，１３５及び１３６は、図示しない導体ビアを介して接地導体層２２に接続され、接地されている。

ここで主基板１において、前段のＦＥＴ４１へのゲート電源が印加される導体パッド８１は導体パッド９１に接続され、前段のＦＥＴ４１へのドレイン電源が印加される導体パッド８２は導体パッド９４に接続される。また、後段のＦＥＴ４２へのゲート電源が印加される導体パッド８３は導体パッド９５に接続され、後段のＦＥＴ４２へのドレイン電源が印加される導体パッド８４は導体パッド９８に接続される。

また、入力パッド６から２つに分配される主線路５１は、導体パッド９２に接続され、前段のＦＥＴ４１のゲート端子に接続される。導体パッド９３は主線路５２に接続され、前段のＦＥＴ４１のドレイン端子に接続される。主線路５２は２つの主線路５３に分配される。導体パッド９６は一方の主線路５３に接続され、後段の一方のＦＥＴ４２のゲート端子に接続される。また、導体パッド９９は他方の主線路５３に接続され、後段の他方のＦＥＴ４２のゲート端子に接続される。

２つの主線路５４は主線路５５に結合されて、出力パッド７に接続される。導体パッド９７は一方の主線路５４に接続され、主線路５４は後段の一方のＦＥＴ４２のドレイン端子に接続される。導体パッド９０は他方の主線路５４に接続され、主線路５４は後段の他方のＦＥＴ４２のドレイン端子に接続される。

主基板１の導体パッド９０，９１，９２，９３，９４，９５，９６，９７，９８，９９は、バンプ３を介して、副基板２の導体パッド１１０，１０１，１０２，１０８，１０３，１０４，１０５，１０６，１０７，１０９にそれぞれ接続される。

副基板２において、導体パッド１０１はバイアス線路１２０に接続されて、導体パッド１０２に接続される。導体パッド１０３はバイアス線路１２１に接続されて、導体パッド１０８に接続される。導体パッド１０８はラジアルスタブ１１に接続される。導体パッド１０４はバイアス線路１２２に接続されて、導体パッド１０５に接続される。また、バイアス線路１２２は並列に、接地されたコンデンサ１３１に接続される。導体パッド１０９は線路１４２に接続されて、コンデンサ１３４に接続される。導体パッド１０６はバイアス線路１２３に接続されて、導体パッド１０７に接続される。また、バイアス線路１２３は並列に、接地されたコンデンサ１３２とフィルタ１３５に接続される。導体パッド１１０はバイアス線路１４１に接続されて、並列配置される接地されたコンデンサ１３３及びフィルタ１３６にそれぞれ接続される。

このとき、バイアス線路１２０は、前段のＦＥＴ４１のゲート電源に対するバイアス回路として作用する。バイアス線路１２１及びラジアルスタブ１１は、前段のＦＥＴ４１のドレイン電源に対するバイアス回路として作用するとともに、インピーダンス整合回路として作用する。またラジアルスタブ１１は、ＦＥＴ４１のバイアス用オープンスタブとして作用する。バイアス線路１２２及びコンデンサ１３１は、後段のＦＥＴ４２のゲート電源に対するバイアス回路として作用するとともに、インピーダンス整合回路として作用する。

また、バイアス線路１２３及びコンデンサ１３２、１３５は、後段のＦＥＴ４２のドレイン電源に対するバイアス回路、及びインピーダンス整合回路として作用するとともに、例えば入力パッド６に入力されるＲＦ信号の２倍波（高調波）の漏洩を抑制するフィルタ回路として作用する。また、線路１４２及びコンデンサ１３４は、後段のＦＥＴ４２における前段（ゲート側）のインピーダンス整合回路として作用する。線路１４１及びコンデンサ１３３、１３６は、後段のＦＥＴ４２における後段（ドレイン側）のインピーダンス整合回路として作用するとともに、例えば入力パッド６に入力されるＲＦ信号の２倍波（高調波）の漏洩を抑制するフィルタ回路として作用する。また、バイアス線路１２３、線路１４１は、バイアス用λ／４ショートスタブ線路として作用する。

なお、図２、図３に示す副基板２において、並列に配置された４つのＦＥＴ４にそれぞれ対応して、２つのバイアス線路１２及び２つの整合回路１４が設けられている。このバイアス線路１２及び整合回路１４は、ＦＥＴ４の配列方向に、副基板２上で所定の回路実装面積を占有する。

実施の形態１による高周波電力増幅器５００は以上のように構成され、次のように動作する。
主基板１上の入力パッド６から入力された高周波のＲＦ信号は、導体パッド８から印加されるバイアス電源により、ＦＥＴ４１及びＦＥＴ４２でそれぞれ増幅されて、出力パッド７から増幅された高周波のＲＦ信号が出力される。
また、主基板１上を伝送される高周波のＲＦ信号の一部は、バンプ３を介して導体パッド９から導体パッド１０に伝送され、副基板２上に構成されるバイアス回路及びフィルタ回路によって高周波信号処理がなされる。

導体パッド８には、導体ワイヤ３００を介して外部基板２００からバイアス電源が供給される。また、入力パッド６は、他の導体ワイヤ３００を介して外部基板２００から高周波のＲＦ信号が供給される。出力パッド７は、高周波のＲＦ信号を別の導体ワイヤ３００を介して外部基板２００に伝送する。

ここで、実施の形態１の高周波電力増幅器５００は、主基板１と同じ面積のＭＭＩＣにおいて、約２倍の電子回路を実装することができる。また、主基板１に副基板２をフリップ実装し多層化することによって、ＦＥＴ４の直近にバイアス回路やフィルタ回路を構成する多くの素子を装荷することができる。これによって、高出力または高効率の高周波電力増幅器を構成することが可能となる。

また、主基板１を窒化ガリウムで形成し、副基板２を砒化ガリウムで形成して、主基板１と副基板２を別材料からなる基板で構成しても良い。これにより、例えば材料価格の高い窒化ガリウムの主基板１上に耐電圧の高いＦＥＴを形成した場合であっても、副基板２を材料価格のより安い砒化ガリウムで構成することができるので、基板全体を窒化ガリウムで構成する場合に比べて、より安価に高周波電力増幅器を構成することができる。

以上説明した通り、実施の形態１による高周波電力増幅器５００は、複数の半導体増幅素子（ＦＥＴ４）及び当該半導体増幅素子（ＦＥＴ４）の接続される導体パッド９が形成された主基板１と、上記主基板１の導体パッド９とバンプ３により接合される導体パッド１０を有し、当該自基板の導体パッド１０に接続されるバイアス回路（バイアス線路１２）及び整合回路１４が形成され、上記主基板１の上面に複数のバンプ３により接合される副基板２と、を備えて構成される。また、上記半導体増幅素子（ＦＥＴ４）は主基板１上で複数並列に配置され、上記バイアス回路（バイアス線路１２）及び整合回路１４は、上記副基板２上で、上記半導体増幅素子（ＦＥＴ４）の配列方向に複数配列される。また、上記副基板２はスタブ（ラジアルスタブ１１）または高調波のフィルタ回路（バイアス線路１２２，１２３、線路１４２，１４１、フィルタ１３５，１３６）が形成されても良い。また、上記主基板１は窒化ガリウムから成り、上記副基板２は上記主基板１と異なる材料として、例えば砒化ガリウムからなるようにしても良い。

このように実施の形態１の高周波電力増幅器５００は、受動素子で回路が形成されたＭＭＩＣをなす副基板を、複数の増幅器の形成されたＭＭＩＣをなす主基板にフリップチップ実装することで、回路の多層化により高周波電力増幅器全体を小型化することができる。また、フリップチップ実装する副基板の枚数及び材料に制約がないので、砒化ガリウムのような安価な基板を副基板に採用することで、高周波電力増幅器全体を低価格化することができる。

１主基板、２副基板、３バンプ、４ＦＥＴ、６入力パッド、７出力パッド、８導体パッド、９導体パッド、１０導体パッド、１１ラジアルスタブ、１２バイアス線路、１４整合回路、１００キャリア、２００外部基板、５００高周波電力増幅器。

Claims

複数の半導体増幅素子及び当該半導体増幅素子の接続される導体パッドが形成された主基板と、
上記主基板の導体パッドとバンプにより接合される導体パッドを有し、当該自基板の導体パッドに接続されるバイアス回路及び整合回路が形成され、上記主基板の上面にバンプにより接合される副基板と、
を備えた高周波電力増幅器。
上記半導体増幅素子は主基板上で複数並列に配置され、
上記バイアス回路及び整合回路は、上記副基板上で、上記半導体増幅素子の配列方向に複数配列されることを特徴とした請求項１記載の高周波電力増幅器。
上記副基板はスタブまたは高調波のフィルタ回路が形成されたことを特徴とする請求項１記載の高周波電力増幅器。
上記主基板は窒化ガリウムから成り、上記副基板は上記主基板と異なる材料からなることを特徴とする請求項１記載の高周波電力増幅器。