JP2018085613A - 半導体装置 - Google Patents

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Abstract

【課題】キャパシタの発熱を抑制すること。
【解決手段】入力端子と出力端子とを備え、トランジスタが形成された半導体チップと、半導体チップを搭載する領域を提供するヒートシンクと、半導体チップに信号を入力する入力リードと、半導体チップからの信号を出力する出力リードと、第１バイアスリードと、を含むパッケージと、半導体チップの出力端子と接続された第１入力端と、第１出力端とを備え、第１出力端は第１入力端における第１インピーダンスよりも高い第２インピーダンスを有する第１インピーダンス変換回路と、ヒートシンク上に配置され、第１出力端と出力リードとの間に直列に接続された第１キャパシタと、第１インピーダンス変換回路のうち第１部分と、第１バイアスリードとの間を接続する第１ボンディングワイヤと、を具備し、第１部分から第１入力端を見たインピーダンスは、第２インピーダンスより低い半導体装置。
【選択図】図１

Description

本発明は半導体装置に関する。
トランジスタなどを含む半導体チップ、および半導体チップと入力端子または出力端子との間におけるインピーダンス整合のための整合回路などをパッケージに搭載された半導体装置が知られている（例えば特許文献１）。こうした半導体装置は、高周波信号を増幅するアンプとして用いられる。トランジスタには直流のバイアス電圧を印加するため、直流電流を阻止するためのＤＣカットキャパシタを設けることがある。
特開２０１２−１４６７２８号公報
しかし高周波信号によりＤＣカットキャパシタが発熱してしまうことがある。キャパシタが発熱すると、直流阻止の機能が劣化し、また焼損することもある。
本半導体装置は、キャパシタの発熱を抑制することを目的とする。
本発明の一実施形態は、入力端子と出力端子とを備え、トランジスタが形成された半導体チップと、前記半導体チップを搭載する領域を提供するヒートシンクと、前記ヒートシンクに設けられ前記半導体チップに信号を入力する入力リードと、前記ヒートシンクに設けられ前記半導体チップからの信号を出力する出力リードと、前記出力リードと分離して前記ヒートシンクに設けられた第１バイアスリードと、を含むパッケージと、前記半導体チップの出力端子と接続された第１入力端と、第１出力端とを備え、前記第１出力端は前記第１入力端における第１インピーダンスよりも高い第２インピーダンスを有する第１インピーダンス変換回路と、前記ヒートシンク上に配置され、前記第１インピーダンス変換回路の前記第１出力端と前記出力リードとの間に直列に接続された第１キャパシタと、前記第１インピーダンス変換回路のうち前記第１入力端と前記第１出力端との間の第１部分と、前記第１バイアスリードとの間を接続する第１ボンディングワイヤと、を具備し、前記第１部分から前記第１入力端を見たインピーダンスは、前記第２インピーダンスより低い半導体装置である。
本高周波装置によれば、キャパシタの発熱を抑制することができる。
図１（ａ）は実施例１に係る半導体装置を例示する平面図である。図１（ｂ）は半導体装置の等価回路を示す回路図である。 図２（ａ）は整合素子を拡大した断面図である。図２（ｂ）はインピーダンス変換回路およびキャパシタを拡大した平面図である。図２（ｃ）はフィードスルー、カプラおよびキャパシタを拡大した断面図である。 図３（ａ）は半導体チップの平面図である。図３（ｂ）は図３（ａ）において点線で囲んだ領域の拡大図である。 図４はアンプ装置を示す平面図である。 図５（ａ）は比較例に係る半導体装置を例示する平面図である。図５（ｂ）は半導体装置の等価回路を示す回路図である。 図６（ａ）はアンプ装置を例示する平面図である。図６（ｂ）はキャパシタの断面図である。図６（ｃ）はキャパシタ付近を拡大した断面図である。図６（ｄ）はキャパシタの等価回路である。 図７（ａ）は実施例２に係る半導体装置を例示する平面図である。図７（ｂ）はフィードスルー、搭載部およびキャパシタを拡大した断面図である。 図８（ａ）は実施例３に係る半導体装置を例示する平面図である。図８（ｂ）は半導体装置の等価回路を示す回路図である。 図９はアンプ装置を示す平面図である。 図１０は実施例４に係る半導体装置を例示する平面図である。
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
（１）本願発明は、入力端子と出力端子とを備え、トランジスタが形成された半導体チップと、前記半導体チップを搭載する領域を提供するヒートシンクと、前記ヒートシンクに設けられ前記半導体チップに信号を入力する入力リードと、前記ヒートシンクに設けられ前記半導体チップからの信号を出力する出力リードと、前記出力リードと分離して前記ヒートシンクに設けられた第１バイアスリードと、を含むパッケージと、前記半導体チップの出力端子と接続された第１入力端と、第１出力端とを備え、前記第１出力端は前記第１入力端における第１インピーダンスよりも高い第２インピーダンスを有する第１インピーダンス変換回路と、前記ヒートシンク上に配置され、前記第１インピーダンス変換回路の前記第１出力端と前記出力リードとの間に直列に接続された第１キャパシタと、前記第１インピーダンス変換回路のうち前記第１入力端と前記第１出力端との間の第１部分と、前記第１バイアスリードとの間を接続する第１ボンディングワイヤと、を具備し、前記第１部分から前記第１入力端を見たインピーダンスは、前記第２インピーダンスより低い半導体装置である。これにより、第１キャパシタからヒートシンクを通じて熱が放出されるため、発熱が抑制される。また、第１バイアスリードから第１ボンディングワイヤを介して、半導体チップにバイアス電圧を供給することができる。さらに、第１ボンディングワイヤがチョークコイルとして機能するため、高周波信号の第１バイアスリード側への漏洩が抑制される。
（２）前記第１キャパシタは単一の絶縁膜とその上下を挟んで対向した一対の電極からなる金属−絶縁膜−金属構造を有してもよい。第１キャパシタの寄生抵抗成分および寄生インダクタ成分が小さくなるため、発熱が効果的に抑制される。また放熱性がさらに向上し、発熱を効果的に抑制することができる。
（３）前記第１インピーダンス変換回路は、前記ヒートシンクの上に搭載され、上面に配線パターンが設けられた第１絶縁基板を有し、前記配線パターンは、前記第１入力端側の第１パターン、および前記第１パターンよりも前記第１出力端に近くかつ幅の小さい第２パターンを含み、前記第１部分は前記第２パターンよりも前記第１入力端側に位置してもよい。これにより、第１パターンの電気抵抗が小さくなるため、ドレインバイアス電圧を供給した際の配線パターンの発熱を抑制することができる。
（４）前記第１インピーダンス変換回路は、前記ヒートシンクの上に搭載され、上面に電極の設けられた第２絶縁基板を含み、前記半導体チップの出力端子と前記第２絶縁基板上の前記電極とを接続する第２ボンディングワイヤと、前記第２絶縁基板上の前記電極と前記第１絶縁基板上の前記第１パターンとを接続する第３ボンディングワイヤと、を具備してもよい。第２キャパシタ、第２および第３ボンディングワイヤを含んだ第１インピーダンス変換回路により、半導体チップと出力リードとの間においてインピーダンスを変換することができる。
（５）前記第１絶縁基板上には前記第１パターンが複数設けられ、これらが１つの前記第２パターンに結合されてもよい。これにより、第１インピーダンス変換回路と出力リードとの間でインピーダンス整合することができる。
（６）前記第１キャパシタは前記配線パターンの上面に搭載されてもよい。第１キャパシタから、第１絶縁基板を通じてヒートシンクへと熱が放出される。これにより発熱を抑制することができる。
（７）前記ヒートシンクの上に搭載された第３絶縁基板を具備し、前記第１キャパシタは前記第３絶縁基板の上に搭載されてもよい。第１キャパシタから第３絶縁基板を通じて熱が効果的に放出されるため、発熱をさらに抑制することができる。
（８）前記入力リードと分離して前記ヒートシンクに設けられた第２バイアスリードと、第２入力端と前記半導体チップの入力端子とに接続された第２出力端を備え、前記第２入力端は、前記第２出力端における第３インピーダンスよりも高い第４インピーダンスを有する第２インピーダンス変換回路と、前記ヒートシンク上に配置され、前記第２インピーダンス変換回路の前記第２入力端と前記入力リードとの間に直列に接続された第２キャパシタと、前記第２インピーダンス変換回路のうち前記第２入力端と前記第２出力端との間の第２部分と、前記第２バイアスリードとの間を接続する第４ボンディングワイヤと、を具備し、第２部分から前記第２出力端を見たインピーダンスは、前記第４インピーダンスより低くてもよい。これにより、第２キャパシタからヒートシンクを通じて熱が放出されるため、発熱が抑制される。また、第２バイアスリードから第４ボンディングワイヤを介して、半導体チップにバイアス電圧を供給することができる。さらに、第４ボンディングワイヤがチョークコイルとして機能するため、高周波信号の第２バイアスリード側への漏洩が抑制される。
［半導体装置］
実施例１においては航空管制用または気象観測用のレーダなどに採用されるＳＳＰＡ（Solid State Power Amplifier）に用いられる半導体装置を例に説明する。ＳＳＰＡは例えば１０ＧＨｚの高周波信号の増幅に用いられる。実施例１を別のＰＡに適用することもできる。図１（ａ）は実施例１に係る半導体装置１００を例示する平面図である。図１（ｂ）は半導体装置１００の等価回路を示す回路図である。
図１（ａ）に示すように、半導体装置１００は、ヒートシンク１０、インピーダンス変換回路２０および３０、半導体チップ４０、およびキャパシタ６０（第１キャパシタ）を備える。電子部品（インピーダンス変換回路２０および３０、半導体チップ４０およびキャパシタ６０）をヒートシンク１０、枠体１２、および図４において後述するリッド１１により気密封止する。これによりヒートシンク１０、および後述のリード１４〜１６を含むパッケージが形成される。図中のＸ方向は、インピーダンス変換回路２０、半導体チップ４０およびインピーダンス変換回路３０が並ぶ方向である。Ｙ方向はヒートシンク１０の面内においてＸ方向に直交する方向である。Ｚ方向はＸＹ平面の法線方向である。
［ヒートシンク］
ヒートシンク１０は金属で形成されており、例えば銅（Ｃｕ）、モリブデン（Ｍｏ）およびＣｕを順に積層した基板である。このためヒートシンク１０は高い熱伝導率を有する。ヒートシンク１０の厚さは例えば１．５ｍｍである。ヒートシンク１０には基準電位（例えばグランド電位）が供給されている。ヒートシンク１０は凹部１０ａには図４で後述するネジ７１が装着される。
ヒートシンク１０上には、−Ｘ方向から＋Ｘ方向にかけてインピーダンス変換回路２０、半導体チップ４０、およびインピーダンス変換回路３０が配置されている。枠体１２は例えば接着剤などでヒートシンク１０の上面に設けられ、インピーダンス変換回路２０および３０、半導体チップ４０を囲む。枠体１２は、セラミック等の絶縁体で形成されている。枠体１２の−Ｘ側の壁面に１つの貫通孔１２ａが設けられ、＋Ｘ側の壁面にはＹ方向に沿って３つの貫通孔１２ａが設けられている。各貫通孔１２ａにはフィードスルー１３が挿入される。
［インピーダンス変換回路］
インピーダンス変換回路２０（第２インピーダンス変換回路）はリード１４と半導体チップ４０との間においてインピーダンスを変換する。インピーダンス変換回路３０（第１インピーダンス変換回路）はリード１５と半導体チップ４０との間においてインピーダンスを変換する。
整合素子２１、カプラ２２、ボンディングワイヤ５１および５２がインピーダンス変換回路２０を形成する。整合素子３１、カプラ３２、ボンディングワイヤ５３および５４がインピーダンス変換回路３０を形成する。各インピーダンス変換回路において、整合素子２１および３１は半導体チップ４０に近い側に位置し、カプラ２２および３２はフィードスルー１３に近い側に位置する。
［整合素子］
図２（ａ）は整合素子３１を拡大した断面図である。図２（ｂ）はインピーダンス変換回路３０およびキャパシタ６０を拡大した平面図である。ボンディングワイヤは省略している。図２（ａ）および図２（ｂ）に示すように、整合素子３１は、基板３３（第２絶縁基板）、電極３４および電極３５を有する。２つの電極３４は基板３３の上面に設けられ、電極３５は基板３３の下面に設けられている。整合素子３１は、電極３４を上部電極、電極３５を下部電極、基板３３を誘電体層とするＭＩＭ（Metal-Insulator-Metal）キャパシタとして機能する。つまり整合素子３１は、単一の絶縁膜とその上下を挟んで対向した一対の電極からなる金属−絶縁膜−金属構造を有している。電極３５は半田などでヒートシンク１０の上面に接合されている。基板３３は例えば厚さ３００μｍ、比誘電率が例えば５０のセラミックなどの絶縁体により形成されている。電極３４および３５は、例えばＣｕまたは金（Ａｕ）などの金属により形成されている。Ｙ方向における電極３４の幅Ｗ４は例えば２．５ｍｍである。
［カプラ］
図２（ｃ）はフィードスルー１３、カプラ３２およびキャパシタ６０を拡大した断面図である。図２（ｃ）に示すように、カプラ３２は基板３６（第１絶縁基板）、配線パターン３７および金属層３８を有する。基板３６下面に設けられた金属層３８は半田などでヒートシンク１０の上面に接合されている。配線パターン３７は基板３６の上面に設けられている。配線パターン３７は金属層３８を基準層とする伝送線路（マイクロストリップライン）を形成する。基板３６は例えば厚さ３００μｍ、比誘電率が例えば１０のセラミックなどの絶縁体により形成されている。配線パターン３７および金属層３８は例えばＣｕまたはＡｕなどの金属により形成されている。
図２（ｂ）に示すように、配線パターン３７は、−Ｘ側から＋Ｘ側にかけて、パターン３７ａ（第１パターン）、パターン３７ｂ（第２パターン）、およびパターン３７ｃを含む。パターン３７ａ〜３７ｃは一体であり、パターン３７ｂはパターン３７ａとパターン３７ｃとを接続している。２つのパターン３７ａは１つに結合しパターン３７ｂに接続される。１つのパターン３７ａの幅Ｗ１は例えば２ｍｍである。パターン３７ｂの幅Ｗ２はＷ１より小さく、例えば８００μｍである。パターン３７ｃの幅Ｗ３はＷ２より大きく、例えば１２００μｍである。パターン３７ｃにはキャパシタ６０が搭載される。
［キャパシタ］
図２（ｃ）に示すように、キャパシタ６０は下部電極６２、誘電体層６４および上部電極６６を有するＭＩＭキャパシタであり、ＤＣカットキャパシタとして機能する。つまりキャパシタ６０は、単一の絶縁膜とその上下を挟んで対向した一対の電極からなる金属−絶縁膜−金属構造を有している。誘電体層６４は例えば窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）などの絶縁体により形成され、下部電極６２と上部電極６６とに挟まれている。下部電極６２および上部電極６６は例えばＣｕまたはＡｕなどの金属により形成されている。キャパシタ６０は基板３６上の配線パターン３７のうちパターン３７ｃに搭載される。下部電極６２は例えば半田などによりパターン３７ｃに接合されている。上部電極６６はボンディングワイヤ５５によりフィードスルー１３の配線パターン１３ｂに電気的に接続されている。
［フィードスルー］
図２（ｃ）に示すように、フィードスルー１３は、ボディ１３ａおよび１３ｃ、配線パターン１３ｂ、および金属層１３ｄを有する。ボディ１３ａはヒートシンク１０の上面に配置される。配線パターン１３ｂはボディ１３ａの上面に設けられ、ボディ１３ｃはボディ１３ａの上に配置されている。金属層１３ｄはボディ１３ａの下面に設けられている。ボディ１３ａおよび１３ｃの側面にも不図示の金属層が設けられている。ボディ１３ａおよび１３ｃは例えばセラミックなどの絶縁体で形成され、配線パターン１３ｂおよび金属層１３ｄは例えばＡｕまたはＣｕなどの金属で形成されている。ボディ１３ａおよび１３ｃは枠体１２の貫通孔１２ａ内に挿入され、例えば半田などでヒートシンク１０および枠体１２の貫通孔１２ａの内側に固定される。
図２（ｃ）のフィードスルー１３の配線パターン１３ｂはリード１５（出力リード）に電気的に接続されている。図１（ａ）に示すように、＋Ｘ側の３つのフィードスルー１３のうち両側のものにはリード１６（第１バイアスリード）に接続されている。また、リード１６は、リード１５とは分離している。−Ｘ側のフィードスルー１３はリード１４（入力リード）に接続されている。このようにリード１４〜１６は互いに分離しており、それぞれ半田などで配線パターン１３ｂに固定されている。フィードスルー１３の特性インピーダンスは例えば５０Ωである。
［インピーダンス変換回路２０］
図１（ａ）に示すように、整合素子２１は基板２３、２つの電極２４および基板２３下面の金属層を有し、整合素子３１と同様にキャパシタとして機能する。カプラ２２は基板２６、配線パターン２７および基板２６下面の金属層を有し、カプラ３２と同様に伝送線路として機能する。配線パターン２７は、キャパシタ搭載用のパターンを有さないことを除いて、配線パターン３７と同じ形状を有する。
［半導体チップ］
図３（ａ）は半導体チップ４０の平面図である。図３（ｂ）は図３（ａ）において点線で囲んだ領域の拡大図である。図３（ｂ）においてパッドおよびフィンガー型の電極は斜線で示した。
図３（ａ）に示す半導体チップ４０にはトランジスタが形成されており、トランジスタは例えば窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。基板４２は、例えば炭化珪素（ＳｉＣ）またはサファイアなどの絶縁基板とその上に積層された半導体層とを含む。半導体層は例えば窒化ガリウム（ＧａＮ）チャネル層、および窒化アルミニウムガリウム（ＡｌＧａＮ）電子供給層を含む。またＦＥＴにはガリウム砒素系半導体などの化合物半導体を用いてもよい。
活性領域４３は基板４２の中央に位置する。基板４２に、複数のゲートパッド４０Ｇ、ソースパッド４０Ｓおよびドレインパッド４０Ｄが設けられている。複数のゲートパッド４０Ｇおよびソースパッド４０Ｓは基板４２の−Ｘ側の辺に沿って交互に並んでいる。複数のドレインパッド４０Ｄは＋Ｘ側の辺に沿って並び、互いに接続されていない。ソースパッド４０Ｓは基板４２を貫通するビア電極４１によりグランド電位に接続されている。
図３（ｂ）に示すように、ゲートパッド４０Ｇからゲートフィンガー４４が延伸している。ソースパッド４０Ｓからソースフィンガー４５が延伸している。ドレインパッド４０Ｄからドレインフィンガー４６が延伸している。活性領域４３の上において、Ｙ方向に沿って、ソースフィンガー４５、ゲートフィンガー４４およびドレインフィンガー４６は順に並んでいる。
半導体装置１００は例えば１００Ｗ以上の大電力に用いられるため、ゲート幅を大きくすることが好ましい。そこで半導体チップ４０をＹ方向に長くし、複数のゲートフィンガー４４を配置する。複数のドレインフィンガー４６を１つのドレインパッド４０Ｄに接続すると、複数のドレインフィンガー４６とドレインパッド４０Ｄとの距離が互いに異なるため、高周波信号の位相がずれてしまう。図３（ａ）に示したように、ドレインパッド４０Ｄを複数とすることで、複数のドレインフィンガー４６とドレインパッド４０Ｄとの距離が互いに同程度となり、位相のずれが抑制され、不要な信号の発振が抑制される。１つのドレインパッド４０Ｄの出力インピーダンスは高いが、複数のドレインパッド４０Ｄが共通に整合素子３１に接続されるため、半導体チップ４０全体の出力インピーダンスは低くなる。ソースパッド４０Ｓおよびゲートパッド４０Ｇについても同様である。
［半導体装置１００における接続関係］
次に半導体装置１００の要素間の接続関係について説明する。図１（ａ）に示すように、カプラ２２の配線パターン２７は、フィードスルー１３の配線パターン１３ｂおよびボンディングワイヤ５０を介してリード１４に電気的に接続されている。配線パターン２７と整合素子２１の電極２４とはボンディングワイヤ５１により接続され、電極２４と半導体チップ４０のゲートパッド４０Ｇ（図３（ａ）および図３（ｂ）参照）とはボンディングワイヤ５２により接続されている。ボンディングワイヤ５０〜５６は例えばＡｕまたはアルミニウム（Ａｌ）など金属により形成されている。
図１（ａ）に示す整合素子３１の電極３４と、半導体チップ４０の複数のドレインパッド４０Ｄとは、ボンディングワイヤ５３（第２ボンディングワイヤ）により接続されている。図１（ａ）に破線の楕円で示すように、電極３４のうち、複数のボンディングワイヤ５３が共通して接続される部分を部分３４ａとする。電極３４とカプラ３２の配線パターン３７のパターン３７ａとはボンディングワイヤ５４（第３ボンディングワイヤ）により接続されている。
図２（ｃ）に示すように配線パターン３７のパターン３７ｃとキャパシタ６０の下部電極６２とは、例えば半田などにより接続されている。上部電極６６は、ボンディングワイヤ５５およびフィードスルー１３の配線パターン１３ｂを介してリード１５に接続されている。図１（ａ）に示すように、パターン３７ａは、ボンディングワイヤ５６（第１ボンディングワイヤ）および配線パターン１３ｂを介してリード１６に接続されている。ボンディングワイヤ５６の一端は、配線パターン３７のうちパターン３７ａに接触している。図１（ａ）に示すように配線パターン３７のボンディングワイヤ５６に接触する部分を部分３７ｄ（第１部分）とする。
複数のボンディングワイヤ５０の長さは互いに等しく、複数のボンディングワイヤ５１の長さは互いに等しい。複数のボンディングワイヤ５２の長さは互いに等しく、複数のボンディングワイヤ５３の長さは互いに等しい。複数のボンディングワイヤ５４の長さは互いに等しく、複数のボンディングワイヤ５５の長さは互いに等しい。これにより各ボンディングワイヤにおいて高周波信号の位相差の発生を抑制することができる。
［等価回路］
図１（ｂ）は半導体装置１００の等価回路を示す回路図である。図１（ｂ）に示すように、入力端子ＩｎとＦＥＴ４０ｃのゲート端子との間にインダクタＬ１およびＬ２が直列に接続されている。キャパシタＣ１の一端はインダクタＬ１およびＬ２間のノードに接続され、他端は接地されている。ＦＥＴ４０ｃのソース端子は接地されている。ＦＥＴ４０ｃのドレイン端子と出力端子Ｏｕｔとの間にインダクタＬ３およびＬ４、キャパシタＣ２ならびにインダクタＬ５が順に直列に接続されている。キャパシタＣ３の一端はインダクタＬ３およびＬ４間のノードに接続され、他端は接地されている。インダクタＬ４とキャパシタＣ２との間のノードにインダクタＬ６の一端が接続され、インダクタＬ６の他端は端子Ｔ１に接続されている。
図１（ｂ）に点線で示すように、インダクタＬ１およびＬ２ならびにキャパシタＣ１がインピーダンス変換回路２０として機能し、インダクタＬ３およびＬ４ならびにキャパシタＣ３がインピーダンス変換回路３０として機能する。
入力端子Ｉｎは図１（ａ）に示したリード１４に対応し、出力端子Ｏｕｔはリード１５に対応する。ＦＥＴ４０ｃは半導体チップ４０に形成されている。インダクタＬ１は並列に接続された複数のボンディングワイヤ５０および５１全体ならびにカプラ２２のインダクタ成分に対応する。キャパシタＣ１は整合素子２１に対応する。インダクタＬ２は並列に接続された複数のボンディングワイヤ５２全体のインダクタ成分に対応する。インダクタＬ３は並列に接続された複数のボンディングワイヤ５３全体のインダクタ成分に対応する。キャパシタＣ３は整合素子３１に対応する。インダクタＬ４は、カプラ３２および複数のボンディングワイヤ５４全体のインダクタ成分に対応する。キャパシタＣ２はキャパシタ６０に対応する。インダクタＬ５はボンディングワイヤ５５全体のインダクタ成分に対応する。インダクタＬ６はボンディングワイヤ５６全体のインダクタ成分に対応する。端子Ｔ１はリード１６に対応する。
［半導体装置１００の動作］
次に半導体装置１００の動作について説明する。リード１４から半導体チップ４０のゲートパッド４０Ｇにゲートバイアス電圧が供給され、リード１６から半導体チップ４０のドレインパッド４０Ｄにドレインバイアス電圧が供給される。ソースパッド４０Ｓは接地されている。リード１４からフィードスルー１３およびインピーダンス変換回路２０を介して、例えば数百ＭＨｚ〜数百ＧＨｚ（マイクロ波、準ミリ波またはミリ波）帯域の高周波信号が半導体チップ４０に入力される。半導体チップ４０のＦＥＴにより増幅された高周波信号は、インピーダンス変換回路３０、フィードスルー１３およびリード１５を介して出力される。このように半導体装置１００は高周波信号を増幅するアンプとして機能する。
前述のように、ＳＳＰＡではゲート幅を大きくするため図３（ｂ）に示したように複数のゲートフィンガー４４を配置し、図３（ａ）に示したようにドレインパッド４０Ｄを複数設ける。複数のドレインパッド４０Ｄは電極３４に共通に接続されているため、半導体チップ４０全体としての出力インピーダンスは例えば５〜１５Ω程度と低くなる。一方、リード１５は外部の機器とのインピーダンス整合のため、例えば５０Ωなど高いインピーダンスを有する。高周波信号の損失を抑制するため、インピーダンス変換回路３０の入力端（第１入力端）が有するインピーダンス（第１インピーダンス）を、半導体チップ４０の出力インピーダンスと整合させる。インピーダンス変換回路３０の出力端（第１出力端）が有するインピーダンス（第２インピーダンス）を、リード１５のインピーダンスとほぼ整合させる。つまり出力端が有するインピーダンスは、入力端が有するインピーダンスよりも高い。
インピーダンス変換回路３０は、複数のボンディングワイヤ５３および５４、整合素子３１およびカプラ３２により、図１（ｂ）に示すようなＴ型ＬＣＬ回路を形成する。これにより、インピーダンス変換が可能である。主に整合素子３１、ボンディングワイヤ５４およびカプラ３２のインダクタ成分および容量成分がインピーダンス変換に寄与する。インピーダンス変換回路３０の入力インピーダンスは例えば５〜１５Ωである。インピーダンス変換回路３０の入力端から出力端に向かうにつれ、入力端を見たインピーダンスは高くなる。インピーダンス変換回路３０の出力インピーダンスは入力インピーダンスよりも高く、例えば約５０Ωである。
この結果、インピーダンス変換回路３０と半導体チップ４０のドレインパッド４０Ｄとの間、およびインピーダンス変換回路３０とリード１５との間でインピーダンスを整合することが可能である。また、インピーダンス変換回路２０の出力インピーダンス（第３インピーダンス）は半導体チップ４０の入力インピーダンスと整合している。インピーダンス変換回路２０の入力インピーダンス（第４インピーダンス）はリード１４のインピーダンスとほぼ整合しており例えば５０Ωである。したがって、半導体装置１００に入力および出力する高周波信号の損失を抑制することができる。
［アンプ装置］
図４はアンプ装置１０００を示す平面図である。図４に示すアンプ装置１０００は、半導体装置１００を用いた電子装置の例であり、ＳＳＰＡである。アンプ装置１０００は、基板７０、回路基板７２および７４、半導体装置１００を含む。回路基板７２、半導体装置１００および回路基板７４はＸ方向に沿って順に並び、ネジ７１により基板７０の上面に固定されている。基板７０は例えばＣｕなどの金属で形成され、回路基板７２および７４は例えばセラミックまたは樹脂などの絶縁体で形成されている。
回路基板７２には配線パターン７２ａおよび７２ｂ、ならびにラジアルスタブ７２ｃが設けられている。配線パターン７２ａの一端は半導体装置１００のリード１４に電気的に接続され、他端は回路基板７２の端部に位置する。配線パターン７２ｂは配線パターン７２ａの途中に接続され、配線パターン７２ｂの途中にラジアルスタブ７２ｃが接続されている。配線パターン７２ａの−Ｘ側端部と配線パターン７２ｂとの接続箇所との間には、キャパシタ７３が直列接続されている。
回路基板７４には配線パターン７４ａ、２つの配線パターン７４ｂおよび２つのラジアルスタブ７４ｃが設けられている。配線パターン７４ａの一端は半導体装置１００のリード１５に電気的に接続され、他端は回路基板７４のＸ側端部に位置する。配線パターン７４ｂの一端はリード１６に接続され、他端は回路基板７４のＹ側端部に位置する。配線パターン７４ｂの途中にはラジアルスタブ７４ｃが接続されている。図１（ａ）に示したように半導体装置１００は直流電流を阻止するキャパシタ６０を内蔵するため、アンプ装置１０００の配線パターン７４ａにはキャパシタを接続しない。
配線パターン７２ａおよび７４ａは、それぞれ基板７０を基準層とする伝送線路を形成する。配線パターン７２ａおよび７４ａの幅Ｗ５は、リード１４または１５と伝送線路との間でインピーダンスが整合するように定める。配線パターン７２ａおよび７４ａそれぞれが形成する伝送線路の特性インピーダンスは例えば５０Ωである。配線パターン７２ｂおよび７４ｂの幅Ｗ６は、Ｗ５より大きい。これにより配線パターン７２ｂおよび７４ｂの電気抵抗が低くなる。ラジアルスタブ７２ｃおよび７４ｃにより、配線パターン７２ｂおよび７４ｂのそれぞれが形成する伝送線路は高周波的に終端する。
配線パターン７２ｂを通じて半導体装置１００のリード１４にゲートバイアス電圧が供給され、配線パターン７４ｂを通じて半導体装置１００のリード１６にドレインバイアス電圧が供給される。配線パターン７２ａを通じてリード１４に高周波信号が入力される。キャパシタ７３は高周波信号を通過させる一方で、リード１４と配線パターン７２ａとの間に流れる直流電流を遮断する。半導体装置１００のリード１５から配線パターン７４ａを通じて高周波信号が出力される。
［比較例］
図５（ａ）は比較例に係る半導体装置１００Ｒを例示する平面図である。図５（ａ）に示すように、枠体１２の＋Ｘ側および−Ｘ側に１つずつフィードスルー１３が挿入されている。−Ｘ側のフィードスルー１３にリード１４が接続され、＋Ｘ側のフィードスルー１３にはリード１５が接続されている。半導体装置１００Ｒにドレインバイアス用のリードは設けられておらず、リード１５は高周波信号の出力、およびドレインバイアス電圧の供給に用いられる。また、直流阻止用のキャパシタは設けられておらず、カプラ３２の配線パターン３７はパターン３７ｃを有さない。配線パターン３７のパターン３７ｂは、ボンディングワイヤ５５およびフィードスルー１３の配線パターン１３ｂを介してリード１５に接続されている。
図５（ｂ）は半導体装置１００Ｒの等価回路を示す回路図である。図５（ｂ）に示す回路は、図１（ｂ）の回路からキャパシタＣ２、インダクタＬ５およびＬ６、ならびに端子Ｔ１を除いたものである。
半導体装置１００Ｒには直流阻止用のキャパシタが設けられていないため、外部にキャパシタを接続する。キャパシタを含む装置の例がアンプ装置１０００Ｒである。図６（ａ）はアンプ装置１０００Ｒを例示する平面図である。アンプ装置１０００と同じ構成については説明を省略する。配線パターン７４ｂは半導体装置１００Ｒに直接は接続されず、配線パターン７４ａの途中に接続される。ドレインバイアス電圧は、配線パターン７４ｂから、配線パターン７４ａを介して半導体装置１００Ｒのリード１５に供給される。配線パターン７４ａの＋Ｘ側端部と、配線パターン７４ａの配線パターン７４ｂとの接続箇所との間にはキャパシタ７５が直列接続されている。キャパシタ７５は、直流電流を阻止するためのものである。
比較例においてはキャパシタ７５の発熱が問題となる。図５（ａ）に示したリード１５を、高周波信号の出力およびドレインバイアス電圧の供給の両方に用いる。そのため、リード１５と半導体チップ４０との間に直流阻止用のキャパシタを搭載すると、ドレインバイアス電圧の供給が困難である。したがってヒートシンク１０上にキャパシタを搭載することは難しい。そこでキャパシタ７５を基板７０および回路基板７４の上に搭載することになる。基板７０および回路基板７４の熱伝導率はヒートシンク１０に比べて小さいため、熱を効果的に放出することが難しくなる。レーダ等に用いられるＳＳＰＡでは、高周波信号の出力電力が１００Ｗ以上、さらには３００Ｗ以上のこともある。例えば出力電力が３００Ｗ程度の場合、キャパシタ７５の温度は１５０℃などの高温になってしまう。発熱によりキャパシタ７５の直流阻止の機能が得られないことがあり、またキャパシタ７５が焼損する恐れもある。
また、キャパシタ７５が表面実装型であることで、発熱はより問題となる。図６（ｂ）はキャパシタ７５の断面図である。図６（ｂ）に示すように、２つの端子７５ａのそれぞれにフィンガー型の電極７５ｂが接続されている。向かい合う２つの電極７５ｂの間には誘電体７５ｃが充填されている。図６（ｃ）はキャパシタ７５付近を拡大した断面図である。図６（ｃ）に示すように、キャパシタ７５は表面実装されている。２つの端子７５ａはそれぞれ半田７６により配線パターン７４ａに電気的に接続されている。キャパシタ７５と回路基板７４との間には空隙７７が形成される。
図６（ｄ）はキャパシタ７５の等価回路である。図６（ｄ）に示すように、端子Ｔ３〜Ｔ４の間に抵抗Ｒ１、インダクタＬ７、キャパシタＣ４、インダクタＬ８および抵抗Ｒ２が順に直列接続されている。端子Ｔ３およびＴ４はそれぞれ端子７５ａに対応する。キャパシタＣ４は２つの電極７５ｂおよび誘電体７５ｃで生成される容量成分に対応する。抵抗Ｒ１およびＲ２ならびにインダクタＬ７およびＬ８は、電極７５ｂの寄生抵抗成分および寄生インダクタ成分に対応する。
キャパシタ７５は大きな寄生抵抗成分および寄生インダクタ成分を有するため、配線パターン７４ａから高周波信号を入力すると、大きく発熱する。また、図６（ｃ）に示すように、回路基板７４に表面実装されたキャパシタ７５と回路基板７４との間には空隙７７が生じる。空気の熱伝導率は半田７６などの金属より小さいため、キャパシタ７５の熱は回路基板７４に伝わりにくい。これによりキャパシタ７５の発熱が大きな問題となる。
図６（ａ）に示した比較例のアンプ装置１０００Ｒにおいて、キャパシタ７５をＭＩＭキャパシタとした場合でも、基板７０の放熱性がヒートシンク１０より小さいため、発熱の抑制は困難である。また、ＭＩＭキャパシタを接続するためにはワイヤボンディングを実施する必要がある。アンプ装置１０００Ｒの組み立てにおいてワイヤボンディングを行うと、コストが増加してしまう。したがって、ＭＩＭキャパシタを用いると、発熱およびコスト増加が問題となる。
半導体チップにＤＣカットキャパシタを集積化したＭＭＩＣ（Monolithic Microwave Integrated Circuit）を形成することも考えられる。しかし大電力に対応するため複数のドレインフィンガーを設ける。複数のドレインフィンガーとキャパシタとの距離が互いに異なるため、半導体チップ内における高周波信号の位相差および不要な信号の発振が生じる。このためキャパシタを集積化したＭＭＩＣを形成することは難しい。
また図５（ａ）に示した比較例ではドレインバイアス電圧に起因する発熱も生じる。カプラ３２において２つのパターン３７ａが幅の狭いパターン３７ｂに結合する。リード１５はパターン３７ｂに接続されており、高周波信号の出力およびドレインバイアス電圧の供給に用いられる。このため、ドレインバイアス電圧が供給されると、パターン３７ｂにも直流電流が流れる。パターン３７ｂは幅が狭いため高い電気抵抗を有しており、直流電流が流れると大きく発熱してしまう。
図６（ａ）に示したアンプ装置１０００Ｒにおいては、配線パターン７４ｂから、配線パターン７４ａを通じて、半導体装置１００Ｒのリード１５にドレインバイアス電圧を供給する。配線パターン７４ａの幅は、伝送線路とリード１５との間のインピーダンス整合を考慮して定められるため、十分に大きくすることができない。配線パターン７４ａの幅は例えばリード１５と同程度である。この結果、配線パターン７４ａの電気抵抗が大きくなる。配線パターン７４ｂからドレインバイアス電圧を供給すると、配線パターン７４ａは配線パターン７４ｂに接続されているため大きな直流電流が流れる。これにより配線パターン７４ｂが発熱してしまう。
実施例１によれば、図１（ａ）および図２（ｃ）に示したように、キャパシタ６０はヒートシンク１０の上に搭載されているため、熱はキャパシタ６０からヒートシンク１０へと放出される。これによりキャパシタ６０の発熱を抑制することができる。したがって、高周波信号の電力が例えば１００Ｗ以上の大電力の場合でも、熱によるキャパシタ６０の特性劣化および焼損を抑制することができる。
図１（ａ）に示したように直流阻止用のキャパシタ６０をインピーダンス変換回路３０とリード１５との間に接続するため、リード１５から直流のドレインバイアス電圧を供給することは困難である。そこでリード１６およびボンディングワイヤ５６からドレインバイアス電圧を供給する。具体的には、ボンディングワイヤ５６の一端が、インピーダンス変換回路３０の入力端と出力端との間の部分３７ｄに接触する。ボンディングワイヤ５６の他端はフィードスルー１３を介してリード１５に接続されている。これによりキャパシタ６０にカットされることなく、リード１５からボンディングワイヤ５６を通じてドレインバイアス電圧を供給することが可能である。
インピーダンス変換回路３０において、ボンディングワイヤ５６の接続された部分３７ｄから入力端を見たインピーダンスは、出力端が有するインピーダンスより低い。このためボンディングワイヤ５６はチョークコイルとして機能し、ボンディングワイヤ５６およびリード１５は高周波的に見えにくくなる。高周波信号はボンディングワイヤ５６に流れにくいため、リード１６側への漏洩が抑制される。
図２（ｃ）に示したように、キャパシタ６０は金属−絶縁膜−金属構造を有するキャパシタであるため、表面実装型のキャパシタ７５に比べ、寄生抵抗成分および寄生インダクタ成分が小さい。このため高周波信号が入力された場合でも、キャパシタ６０の発熱が抑制される。
インピーダンス変換回路３０は幅の大きいパターン３７ａと幅の小さいパターン３７ｂとを有する。ボンディングワイヤ５６の一端は、パターン３７ｂより入力端側のパターン３７ａに接続され、直流電流は電気抵抗の小さいパターン３７ａに流れる。この結果、配線パターン３７の発熱が抑制される。
インピーダンス変換回路３０は整合素子３１およびカプラ３２を含む。キャパシタである整合素子３１の電極３４と半導体チップ４０とをボンディングワイヤ５３により接続する。電極３４とカプラ３２の配線パターン３７とをボンディングワイヤ５４により接続する。これにより図１（ｂ）に示すようなインダクタＬ３およびＬ４ならびにキャパシタＣ３を含むインピーダンス変換回路３０を用いて、半導体チップ４０とリード１６との間においてインピーダンス変換が可能となる。この結果、高周波信号の損失が抑制される。インピーダンス変換回路２０も同様に半導体チップ４０とリード１４と間においてインピーダンス変換を行うため、高周波信号の損失が抑制される。
カプラ３２において、２つのパターン３７ａが１つのパターン３７ｂに結合する。高周波信号を１つに結合させるカプラ３２を含んだインピーダンス変換回路３０により、リード１５との間のインピーダンス整合が可能である。カプラ３２で結合された高周波信号は、キャパシタ６０を介してリード１５に出力される。
インピーダンス変換回路３０の整合素子３１は、半導体チップ４０の複数のドレインパッド４０Ｄが共通に接続された部分３４ａを含む。位相差および不要な信号が発生するため、半導体チップ４０にＤＣカットキャパシタを集積化したＭＭＩＣの形成は難しい。そこでキャパシタ６０は半導体チップ４０の外部であってインピーダンス変換回路３０の出力端側に設ける。リード１６に接続された部分３７ｄが、ドレインパッド４０Ｄが共通に接続された部分３４ａとキャパシタ６０との間に位置する。これによりドレインバイアス電圧の供給が可能であり、かつキャパシタ６０がＤＣカットキャパシタとして機能する。
キャパシタ６０は配線パターン３７のパターン３７ｃの上面に搭載されている。このためキャパシタ６０から基板３６およびヒートシンク１０を通じて、熱が効果的に放出される。したがってキャパシタ６０の発熱を抑制することができる。
半導体チップ４０にはＦＥＴが形成され、出力端子はドレインパッド４０Ｄである。ドレインパッド４０Ｄから出力される電力は例えば数百Ｗなどと大きいため、高周波信号による発熱が大きくなる恐れがある。実施例１によればキャパシタ６０の発熱を抑制することができる。半導体チップ４０にはＦＥＴ以外のトランジスタが形成されてもよいが、大電力用には窒化物半導体または砒素系半導体などを用いたＦＥＴが形成されていることが好ましい。
図１（ａ）に示すようにリード１６から見てパターン３７ａはパターン３７ｃより遠くに位置する。このため、ボンディングワイヤ５６はボンディングワイヤ５５よりも長くなり、大きなインダクタ成分を有する。したがって、ボンディングワイヤ５６はチョークコイルとして機能し、高周波信号はボンディングワイヤ５６に流れにくい。一方、ボンディングワイヤ５５は短く、インダクタ成分が小さいため、高周波信号はボンディングワイヤ５５を通じてリード１５に流れやすい。この結果、高周波信号のリード１６側への漏洩が抑制され、損失が小さくなる。
キャパシタ６０はＭＩＭ以外でもよいが、上述のように発熱の抑制のためにはＭＩＭが好ましい。また、キャパシタ６０の下部電極６２がカプラ３２の配線パターン３７のパターン３７ｃに接触することが好ましい。キャパシタ６０と配線パターン３７との接触面積が大きくなり、熱が効果的に放出される。下部電極６２の下面全体がパターン３７ｃと接触することで、熱はより効果的に放出される。
図１（ａ）および図２（ｃ）に示すように、キャパシタ６０の上部電極６６がボンディングワイヤ５５によりフィードスルー１３に接続される。したがって、半導体チップ４０とインピーダンス変換回路２０および３０とのワイヤボンディングとともに、キャパシタ６０にもワイヤボンディングを実施することができる。このため、ワイヤボンディングによるコスト増加の抑制することができる。キャパシタ６０は例えば表面実装型としても、ヒートシンク１０上に搭載することで発熱を抑制することができる。ただし、上述のようにＭＩＭキャパシタを用いることで低コストにワイヤボンディングを行い、かつ発熱を効果的に抑制することができる。
ヒートシンク１０はＣｕ、ＭｏおよびＣｕの積層体であるため、高い熱伝導率を有する。ヒートシンク１０は例えばＣｕなど他の金属で形成されてもよい。
インピーダンス変換回路３０の構成は図１（ａ）および図２（ｂ）に示したものに限定されない。例えばカプラ３２の配線パターン３７が図２（ｂ）のものとは異なる形状を有してもよい。パターン３７ａは１つでもよいし、３つ以上など複数でもよい。パターン３７ａの幅が広く、パターン３７ｂの幅が小さいことが好ましい。パターン３７ａの電気抵抗が低くなるため、後述するように直流電流による発熱が抑制される。図２（ｂ）に示したパターン３７ａの幅Ｗ１は、例えば２．５ｍｍ以上でもよいし、パターン３７ｂの幅Ｗ２の２倍以上、３倍以上などでもよい。また整合素子３１の電極３４は１つでもよいし、３つ以上など複数でもよい。基板３３を用いず、基板３６に配線パターン３７とともに電極３４を形成してもよい。インピーダンス変換回路３０は整合素子３１を含まなくてもよい。インピーダンス変換回路２０の構成もインピーダンス変換回路３０と同様に変更可能である。
半導体チップ４０、インピーダンス変換回路２０および３０を枠体１２およびリッド１１により気密封止し、フィードスルー１３を用いて、電気的な接続をすることができる。図１（ａ）に示したように、ヒートシンク１０のＸ方向の辺に沿って、半導体チップ４０、インピーダンス変換回路３０およびフィードスルー１３が並ぶ。Ｙ方向の辺に沿って３つのフィードスルー１３が並び、中央のものにボンディングワイヤ５５を接続し、両側のものにボンディングワイヤ５６を接続する。これによりボンディングワイヤ５５は短くなり、ボンディングワイヤ５６は長くなる。このためボンディングワイヤ５６は高周波的に見えにくくなり、高周波信号の損失が抑制される。半導体チップ４０およびフィードスルー１３などの配置はこれに限定されず、変更してもよい。直流用のボンディングワイヤ５６が、高周波用のボンディングワイヤ５５より長ければよい。
実施例１によれば、図４に示すアンプ装置１０００においても発熱を抑制することができる。配線パターン７４ａおよび７４ｂは互いに接続されていない。このため、配線パターン７４ａは、リード１５と伝送線路とのインピーダンス整合のために設計することができる。また、配線パターン７４ｂには高周波信号が入力されないため、その幅Ｗ６は配線パターン７４ａの幅Ｗ５に比べ、十分に広くすることができる。これにより、配線パターン７４ｂの電気抵抗を小さくし、アンプ装置１０００の発熱を抑制することができる。
実施例２はキャパシタ６０を搭載部８０に搭載する例である。図７（ａ）は実施例２に係る半導体装置２００を例示する平面図である。図７（ｂ）はフィードスルー１３、搭載部８０およびキャパシタ６０を拡大した断面図である。実施例１と同じ構成については説明を省略する。
図７（ａ）および図７（ｂ）に示すように、ヒートシンク１０の上であって、カプラ３２とフィードスルー１３との間に搭載部８０が設けられている。キャパシタ６０は搭載部８０の上に搭載されている。カプラ３２の配線パターン３７にパターン３７ｃは設けられていない。
図７（ｂ）に示すように、搭載部８０は基板８２（第３絶縁基板）、金属層８４および８６を有する。基板８２は例えば窒化アルミニウム（ＡｌＮ）など、カプラ３２の基板３６よりも高い熱伝導率を有する絶縁体で形成されている。金属層８４および８６は例えばＡｕまたはＣｕなどの金属で形成されている。キャパシタ６０の下部電極６２の全体は金属層８４に接触する。金属層８４は、ボンディングワイヤ５７を介して、カプラ３２の配線パターン３７のパターン３７ｂに接続されている。金属層８６は例えば半田などによりヒートシンク１０の上面に接合されている。
実施例２によれば、キャパシタ６０が基板８２の上に搭載されている。基板８２はカプラ３２の基板３６よりも高い放熱性を有するため、基板８２を通じてキャパシタ６０の熱を効果的にヒートシンク１０に放出することができる。特に、キャパシタ６０の下部電極６２の全体が金属層８４に接触することで、発熱を効果的に抑制することができる。実施例１と同様に、ボンディングワイヤ５６をパターン３７ａに接続することで、ドレインバイアス電圧の供給が可能である。
インピーダンス変換回路３０は、配線パターン３７がパターン３７ｃを有さないことを除いて、実施例１と同じ構成である。このため、半導体チップ４０とリード１５との間においてインピーダンスの変換が可能である。インピーダンス変換回路３０の出力インピーダンスは例えば５０Ωであり、リード１５のインピーダンスと整合している。
［半導体装置］
実施例３は入力側のリード１４とゲートバイアス用のリードとを分けた例である。図８（ａ）は実施例３に係る半導体装置３００を例示する平面図である。実施例１と同じ構成については説明を省略する。
図８（ａ）に示すように、枠体１２の−Ｘ側壁面に３つの貫通孔１２ａが設けられ、それぞれにフィードスルー１３が挿入されている。当該３つのフィードスルー１３のうち、中央のものにリード１４が接続され、両側のものにリード１７（第２バイアスリード）が接続されている。リード１４は高周波信号の入力用であり、リード１７はゲートバイアス電圧供給用である。
配線パターン２７のリード１４側のパターン２７ｃにキャパシタ６１（第２キャパシタ）が搭載されている。キャパシタ６１はキャパシタ６０と同様にＭＩＭキャパシタであり、直流電流を阻止するＤＣカットキャパシタである。キャパシタ６１の下部電極はパターン２７ｃに接触し、上部電極はボンディングワイヤ５０および配線パターン１３ｂを介して、リード１４に電気的に接続されている。リード１７は配線パターン１３ｂおよびボンディングワイヤ５８（第４ボンディングワイヤ）を介して、カプラ２２の配線パターン２７に接続されている。ボンディングワイヤ５８が接続されるのは、配線パターン２７のうち幅広で、配線パターン３７のパターン３７ａに対応するパターン２７ａである。配線パターン２７のうちボンディングワイヤ５８が接触する部分を部分２７ｄ（第２部分）とする。
［等価回路］
図８（ｂ）は半導体装置３００の等価回路を示す回路図である。図８（ｂ）に示すように、入力端子ＩｎとＦＥＴ４０ｃのゲート端子との間に、インダクタＬ９、キャパシタＣ５、インダクタＬ１およびＬ２が直列接続されている。キャパシタＣ５とインダクタＬ１との間のノードにインダクタＬ１０の一端が接続され、インダクタＬ１０の他端に端子Ｔ２が接続されている。インダクタＬ９は複数のボンディングワイヤ５０全体のインダクタ成分に対応する。インダクタＬ１はカプラ２２および複数のボンディングワイヤ５１全体のインダクタ成分に対応する。キャパシタＣ５はキャパシタ６１に対応する。インダクタＬ１０は複数のボンディングワイヤ５８全体のインダクタ成分に対応する。端子Ｔ２はリード１７に対応する。
実施例３によれば、キャパシタ６０および６１をヒートシンク１０の上に搭載することにより、キャパシタ６０および６１の発熱を抑制することができる。出力側の高周波信号の電力は入力側の電力より大きいため、出力側のキャパシタ６０の発熱は特に大きい。ただし、半導体装置３００を例えばレーダの後段のアンプなどに用いると、リード１４に大電力の高周波信号が入力され、入力側のキャパシタ６１が発熱する恐れがある。実施例４によれば、大電力の高周波信号が入力されてもキャパシタ６１の発熱を抑制することができる。
リード１４と半導体チップ４０との間にキャパシタ６１を接続したため、リード１４からゲートバイアス電圧を供給することは難しい。そこでリード１７、およびボンディングワイヤ５８からゲートバイアス電圧を供給する。具体的には、ボンディングワイヤ５８の一端が、インピーダンス変換回路２０の入力端と出力端との間の部分２７ｄに接触する。ボンディングワイヤ５６の他端はフィードスルー１３を介してリード１７に接続されている。これによりキャパシタ６１にカットされることなく、リード１７からボンディングワイヤ５８を通じてゲートバイアス電圧を供給することが可能である。
ボンディングワイヤ５８の接続された部分２７ｄから出力端を見たインピーダンス変換回路２０のインピーダンスは入力端が有するインピーダンスより低い。このためボンディングワイヤ５８はチョークコイルとして機能する。ボンディングワイヤ５８およびリード１７は高周波的に見えにくくなり、高周波信号のリード１６側への漏洩が抑制される。
リード１７から見てパターン２７ａはパターン２７ｃより遠い。ボンディングワイヤ５８は長く、大きなインダクタ成分を有する。したがってボンディングワイヤ５８はチョークコイルとして機能し、ボンディングワイヤ５８およびリード１７は高周波的に見えにくくなる。高周波信号はボンディングワイヤ５８に流れにくく、半導体チップ４０側に流れやすいため、高周波信号の損失が抑制される。
ヒートシンク１０のＸ方向の辺に沿って、半導体チップ４０、インピーダンス変換回路２０およびフィードスルー１３が並ぶ。Ｙ方向の辺に沿って３つのフィードスルー１３が並び、中央のフィードスルー１３にボンディングワイヤ５０を接続し、両側のものにボンディングワイヤ５８を接続する。これによりボンディングワイヤ５０は短くなり、ボンディングワイヤ５８は長くなる。このためボンディングワイヤ５８は高周波的に見えにくくなり、高周波信号の損失が抑制される。
インピーダンス変換回路２０は幅の大きいパターン２７ａと幅の小さいパターン２７ｂとを有する。したがってパターン２７ａの電気抵抗はパターン２７ｂより低い。ボンディングワイヤ５８の一端は、パターン２７ｂより出力端側のパターン２７ａに接続される。直流電流は電気抵抗の小さいパターン２７ａに流れるため、カプラ２２の発熱が抑制される。
［アンプ装置］
実施例１と同様に、半導体装置３００を用いてアンプ装置を形成することができる。図９はアンプ装置３０００を示す平面図である。配線パターン７２ｂは配線パターン７２ａに接続されず、リード１７に接続されている。配線パターン７２ａおよび７４ａにはキャパシタが接続されていない。他の構成はアンプ装置１０００と同じである。ゲートバイアス電圧は配線パターン７２ｂを介してリード１７に入力される。配線パターン７２ｂの幅を配線パターン７２ａより大きくし、例えば配線パターン７４ｂと同程度にすることができる。配線パターン７２ｂの電気抵抗が低くなるため、ゲートバイアス電圧の印加に伴う発熱を抑制することができる。
実施例４はリード１６と整合素子３１とを接続した例である。図１０は実施例４に係る半導体装置４００を例示する平面図である。実施例１と同じ構成については説明を省略する。図１０に示すように、整合素子３１の電極３４が、ボンディングワイヤ５６およびフィードスルー１３の配線パターン１３ｂを介してリード１６に接続されている。
実施例４によれば、実施例１と同様にキャパシタ６０の発熱を抑制することができる。また、ボンディングワイヤ５６は、整合素子３１の電極３４に接続されている。このため、リード１６から、ボンディングワイヤ５６および整合素子３１を介して、半導体チップ４０にドレインバイアス電圧を供給することができる。
整合素子３１は、フィードスルー１３から見てカプラ３２よりも遠くに位置する。このためボンディングワイヤ５６は、図１（ａ）の例よりも長くなり、インダクタ成分も大きくなる。また、ボンディングワイヤ５６の接続された部分３４ｂから入力端を見たインピーダンスは出力インピーダンスより低い。したがってボンディングワイヤ５６はチョークコイルとして有効に機能する。この結果、高周波信号はボンディングワイヤ５６およびリード１６にさらに流れにくくなり、損失が効果的に抑制される。
電極３４の幅Ｗ４は幅Ｗ１より大きく（図２（ｂ）参照）、電極３４の電気抵抗は小さい。このためドレインバイアス電圧の印加に伴う整合素子３１の発熱が抑制される。半導体装置４００は、図４に示したアンプ装置１０００に組み込むことができる。
実施例を組み合わせることも可能である。例えば実施例２および３を組み合わせ、図８（ａ）のキャパシタ６１を実施例２の搭載部８０のように熱伝導率の高い部品に搭載することができる。実施例３および４を組み合わせ、実施例３のボンディングワイヤ５８を整合素子２１に接続してもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ ヒートシンク
１０ａ 凹部
１１ リッド
１２ 枠体
１２ａ 貫通孔
１３ フィードスルー
１３ａ、１３ｃ ボディ
１３ｂ、２７、３７、７２ａ、７２ｂ、７４ａ、７４ｂ
配線パターン
１３ｄ、３５、３８、８４、８６ 金属層
１４〜１７ リード
２０、３０ インピーダンス変換回路
２１、３１ 整合素子
２２、３２ カプラ
２３、２６、３３、３６、４２、７０、８２ 基板
２４、３４、７５ｂ 電極
２７ａ、２７ｂ、３７ａ、３７ｂ、３７ｃ パターン
２７ｄ、３４ａ、３７ｄ 部分
４０ 半導体チップ
４０Ｄ ドレインパッド
４０Ｇ ゲートパッド
４０Ｓ ソースパッド
４１ ビア電極
４３ 活性領域
４４ ゲートフィンガー
４５ ソースフィンガー
４６ ドレインフィンガー
５０〜５８ ボンディングワイヤ
６０、６１、７３、７５ キャパシタ
６２ 下部電極
６４ 誘電体層
６６ 上部電極
７１ ネジ
７２、７４ 回路基板
７２ｃ、７４ｃ ラジアルスタブ
７５ａ 端子
７５ｃ 誘電体
７７ 空隙
８０ 搭載部
１００、１００Ｒ、２００、３００、４００ 半導体装置
１０００、１０００Ｒ、３０００ アンプ装置

Claims (8)

  1. 入力端子と出力端子とを備え、トランジスタが形成された半導体チップと、
    前記半導体チップを搭載する領域を提供するヒートシンクと、前記ヒートシンクに設けられ前記半導体チップに信号を入力する入力リードと、前記ヒートシンクに設けられ前記半導体チップからの信号を出力する出力リードと、前記出力リードと分離して前記ヒートシンクに設けられた第１バイアスリードと、を含むパッケージと、
    前記半導体チップの出力端子と接続された第１入力端と、第１出力端とを備え、前記第１出力端は前記第１入力端における第１インピーダンスよりも高い第２インピーダンスを有する第１インピーダンス変換回路と、
    前記ヒートシンク上に配置され、前記第１インピーダンス変換回路の前記第１出力端と前記出力リードとの間に直列に接続された第１キャパシタと、
    前記第１インピーダンス変換回路のうち前記第１入力端と前記第１出力端との間の第１部分と、前記第１バイアスリードとの間を接続する第１ボンディングワイヤと、を具備し、
    前記第１部分から前記第１入力端を見たインピーダンスは、前記第２インピーダンスより低い半導体装置。
  2. 前記第１キャパシタは単一の絶縁膜とその上下を挟んで対向した一対の電極からなる金属−絶縁膜−金属構造を有する請求項１に記載の半導体装置。
  3. 前記第１インピーダンス変換回路は、前記ヒートシンクの上に搭載され、上面に配線パターンが設けられた第１絶縁基板を有し、
    前記配線パターンは、前記第１入力端側の第１パターン、および前記第１パターンよりも前記第１出力端に近くかつ幅の小さい第２パターンを含み、
    前記第１部分は前記第２パターンよりも前記第１入力端側に位置する請求項１または２に記載の半導体装置。
  4. 前記第１インピーダンス変換回路は、前記ヒートシンクの上に搭載され、上面に電極の設けられた第２絶縁基板を含み、
    前記半導体チップの出力端子と前記第２絶縁基板上の前記電極とを接続する第２ボンディングワイヤと、
    前記第２絶縁基板上の前記電極と前記第１絶縁基板上の前記第１パターンとを接続する第３ボンディングワイヤと、を具備する請求項３に記載の半導体装置。
  5. 前記第１絶縁基板上には前記第１パターンが複数設けられ、これらが１つの前記第２パターンに結合される請求項３または４に記載の半導体装置。
  6. 前記第１キャパシタは前記配線パターンの上面に搭載されている請求項３から５のいずれか一項に記載の半導体装置。
  7. 前記ヒートシンクの上に搭載された第３絶縁基板を具備し、
    前記第１キャパシタは前記第３絶縁基板の上に搭載される請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記入力リードと分離して前記ヒートシンクに設けられた第２バイアスリードと、
    第２入力端と前記半導体チップの入力端子とに接続された第２出力端を備え、前記第２入力端は、前記第２出力端における第３インピーダンスよりも高い第４インピーダンスを有する第２インピーダンス変換回路と、
    前記ヒートシンク上に配置され、前記第２インピーダンス変換回路の前記第２入力端と前記入力リードとの間に直列に接続された第２キャパシタと、
    前記第２インピーダンス変換回路のうち前記第２入力端と前記第２出力端との間の第２部分と、前記第２バイアスリードとの間を接続する第４ボンディングワイヤと、を具備し、
    第２部分から前記第２出力端を見たインピーダンスは、前記第４インピーダンスより低い請求項１から７のいずれか一項に記載の半導体装置。
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