JP2012146728A - パッケージ - Google Patents

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Abstract

【課題】導体ベースプレートと金属外壁との熱膨張係数が異なることに伴う、銀ロウ付けする際の導体ベースプレートの反りを抑制したパッケージを提供する。
【解決手段】導体ベースプレートと、導体ベースプレート上に配置された半導体装置と、半導体装置を内在し、導体ベースプレート上に配置され、導体ベースプレートと接する面に複数の開放部を有する金属壁と、開放部を充填するブロックとを備えるパッケージ。
【選択図】図３

Description

本発明の実施形態は、パッケージに関する。
従来から半導体素子をパッケージングした半導体装置として、樹脂封止型の半導体装置と気密封止型の半導体装置とが知られている。
樹脂封止型は、リードフレームに搭載した半導体素子をトランスファーモールドなどにより直接、樹脂内に埋め込んだ構造のものであり、コストが安い、大量生産に向いている、小型化が可能などの利点により広く採用されている。
気密封止型は、セラミックなど絶縁体からなる基体に搭載した半導体素子を中空で気密保持した構造のものであり、樹脂封止型の半導体装置に比べてコストは高くなるが、気密性に優れるため、高い信頼性が要求される場合に採用されている。
近年、半導体素子の大型化、高密度化および高集積化が進み、半導体素子の動作時に発生する発熱量が急激に増大してきた。
気密封止型の半導体装置においては、金属からなる放熱体の上に直接、半導体素子を搭載した気密封止型の半導体装置が知られている。
特許第３３３６９８２号公報
従来のパッケージでは、導体ベースプレートは放熱性が高い銅（Ｃｕ）、Ｃｕとモリブデン（Ｍｏ）のクラッド材、もしくはＣｕとＭｏのコンパウンド材などで構成される。一方、金属外壁は低価格で、硬度が高いコバール（ＫＯＶＡＬ）で形成されることが多い。ここで、金属外壁を構成するＫＯＶＡＬの熱膨張係数の典型的な値は、４．７×１０-6／Ｋである。また、導体ベースプレートとしてＣｕを用いた場合、Ｃｕの熱膨張係数の典型的な値は、１８．８×１０-6／Ｋである。このように、導体ベースプレートとコバールの熱膨張係数は異なるため、銀ロウ付けする際、導体ベースプレートに反りが生じる。
金属外壁を導体ベースプレートと同じ材質で作成した場合には、導体ベースプレートの反りは発生しない。しかしながら、導体ベースプレートは、Ｃｕ若しくは同等の熱伝導率を持つことが必要であり、金属外壁もＣｕとしたパッケージに、セラミック基板や半導体装置を半田付け実装すると、パッケージに硬度がないためパッケージの反り、セラミック基板や半導体の割れを生じ易い。
本発明が解決しようとする課題は、導体ベースプレートと金属外壁との熱膨張係数が異なることに伴う、銀ロウ付けする際の導体ベースプレートの反りを抑制したパッケージを提供することである。
本実施の形態に係るパッケージは、導体ベースプレートと、半導体装置と、金属壁と、ブロックとを備える。半導体装置は、導体ベースプレート上に配置される。金属壁は、半導体装置を内在し、導体ベースプレート上に配置され、導体ベースプレートと接する面に複数の開放部を有する。ブロックは、開放部を充填する。
実施の形態に係るパッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１４ａ、（ｃ）導体ベースプレート２００上に銀ロウ材３８を介して配置される金属壁１６、（ｄ）導体ベースプレート２００、導体ベースプレート２００上に銀ロウ材３８を介して配置されたフィードスルー下層部２０・ブロック３６、フィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂ、フィードスルー下層部２０上に配置されたフィードスルー上層部２２、ブロック３６上に配置された銀ロウ材３８ｂ、およびフィードスルー上層部２２上に配置された銀ロウ材３８ａの模式的構成図。 図１（ｄ）の詳細な模式的鳥瞰図であって、（ａ）ブロック３６上に配置される銀ロウ材３８ｂおよびフィードスルー上層部２２上に配置される銀ロウ材３８ａ、（ｂ）導体ベースプレート２００上に銀ロウ材３８を介して配置されるフィードスルー下層部２０・ブロック３６、フィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂ、およびフィードスルー下層部２０上に配置されたフィードスルー上層部２２、（ｃ）導体ベースプレート２００上に配置される銀ロウ材３８、（ｄ）導体ベースプレート２００の模式的構成図。 実施の形態に係るパッケージの模式的平面パターン構成図。 実施の形態に係るパッケージの模式的断面構成であって、図３のＩ−Ｉ線に沿う模式的断面構造図。 実施の形態に係るパッケージの模式的断面構成であって、図３のＩＩ−ＩＩ線に沿う模式的断面構造図。 実施の形態に係るパッケージの模式的断面構成であって、図３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 実施の形態に係るパッケージの模式的断面構成であって、図３のＩＶ−ＩＶ線に沿う模式的断面構造図。 実施の形態に係るパッケージにおいて、金属壁の開放部に挿入するブロック間に銀ロウ材が溜まり込まない程度にブロックの幅、開放部のピッチを選択した例を示す図。 比較例に係るパッケージにおいて、金属壁の開放部に挿入するブロック間に銀ロウ材が溜まり込んだ例を示す図。 実施の形態に係るパッケージにおいて、（ａ）ブロックの形状が台形を有する例、（ｂ）ブロックの形状が三角形を有する例。 実施の形態に係るパッケージにおいて、（ａ）ブロックの形状が放物線形を有する例、（ｂ）ブロックの形状が側面が曲線の台形を有する例。 実施の形態の変形例１に係るパッケージの模式的平面パターン構成図。 実施の形態の変形例２に係るパッケージの模式的平面パターン構成図。 実施の形態の変形例３に係るパッケージの模式的平面パターン構成図。 （ａ）実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１５（ａ）のＪ部分の拡大図。 実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置の構成例１であって、図１５（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置の構成例２であって、図１５（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置の構成例３であって、図１５（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置の構成例４であって、図１５（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（パッケージ構造）
実施の形態に係るパッケージを説明する模式的鳥瞰構成は、図１に示すように表される。図１（ａ）はメタルキャップ１０、図１（ｂ）はメタルシールリング１４ａ、図１（ｃ）は金属壁１６、図１（ｄ）は、導体ベースプレート２００、導体ベースプレート２００上に銀ロウ材３８を介して配置されたフィードスルー下層部２０・ブロック３６、フィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂ、フィードスルー下層部２０上に配置されたフィードスルー上層部２２、ブロック３６上に配置された銀ロウ材３８ｂ、およびフィードスルー上層部２２上に配置された銀ロウ材３８ａの模式的構成をそれぞれ表す。
さらに、図１（ｄ）の詳細な模式的鳥瞰構成は、図２に示すように表される。図２（ａ）は、ブロック３６上に配置される銀ロウ材３８ｂおよびフィードスルー上層部２２上に配置される銀ロウ材３８ａ、図２（ｂ）は、導体ベースプレート２００上に銀ロウ材３８を介して配置されるフィードスルー下層部２０・ブロック３６、フィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂ、およびフィードスルー下層部２０上に配置されるフィードスルー上層部２２、図２（ｃ）は、導体ベースプレート２００上に配置される銀ロウ材３８、図２（ｄ）は、導体ベースプレート２００の模式的構成をそれぞれ表す。
実施の形態に係るパッケージは、図１および図２に示すように、メタルキャップ１０と、メタルシールリング１４ａと、金属壁１６と、導体ベースプレート２００と、導体ベースプレート２００上に配置されたフィードスルー下層部２０と、フィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂと、フィードスルー下層部２０上に配置されたフィードスルー上層部２２とを備える。
実施の形態に係るパッケージにおいて、金属壁１６は、銀ロウ材３８を介して、導体ベースプレート２００上に配置される。
導体ベースプレート２００上には、図１（ｄ）および図２（ｂ）に示すように、銀ロウ材３８を介して、フィードスルー下層部２０およびブロック３６が配置される。
フィードスルー下層部２０上には、図１（ｄ）および図２（ｂ）に示すように、入力ストリップライン１９ａおよび出力ストリップライン１９ｂが配置される。また、フィードスルー下層部２０上には、図１（ｄ）および図２（ｂ）に示すように、フィードスルー上層部２２が配置される。
フィードスルー上層部２２上には、図１（ｄ）および図２（ａ）に示すように、銀ロウ材３８ａが配置され、ブロック３６上には、銀ロウ材３８ｂが配置される。
また、金属壁１６は、導体ベースプレート２００と接する面に複数の開放部４０を有する。
さらに、開放部４０には、開放部４０を充填するブロック３６（図１（ｄ）、図２（ｂ）および図３参照）が配置されている。実施の形態に係るパッケージにおいて、開放部４０を充填するブロック３６は、銀ロウ材３８ｂを介して金属壁１６に接続され、かつ銀ロウ材３８を介して導体ベースプレート２００に接続されている。
導体ベースプレート２００上には、図１（ｄ）、図２（ｃ）および図２（ｄ）に示すように、銀ロウ材３８が配置される。尚、図１（ｃ）および図１（ｄ）に示すように、フィードスルー上層部２２の幅Ｗ１は、金属壁１６の幅Ｗ２と同等もしくは厚く形成される。
（導体ベースプレート２００）
実施の形態に係るパッケージの導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。或いは、導体ベースプレート２００は、ＣｕとＭｏのクラッド材、もしくはＣｕとＭｏのコンパウンド材などで構成される。
ここで、ＣｕとＭｏのクラッド材とは、２種類以上の異なる金属、ここではＣｕとＭｏを張り合わせた材料をいう。一般的には異種金属の境界面が、拡散結合している（合金層を持っている）ものである。
（金属壁１６）
金属壁１６は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。或いは、金属壁１６は、硬度が高いコバール（ＫＯＶＡＬ）で形成される。
金属壁１６の上面には、メタルシールリング１４ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
また、実施の形態に係るパッケージにおいて、金属壁１６は、銀ロウ材３８を介して、導体ベースプレート２００上に配置される。
銀ロウ材のほかに適当な材料としては、セラミック基板や半導体装置を実装するときの温度で溶けない材料であることが必要である。セラミック基板や半導体装置を実装するとき、およびメタルキャップをシーリングするとき、ＡｕＳｎ半田（融点２９０℃）を用いるなら、パッケージの接合には銀ロウ（融点７５０℃）のほかにＡｕＧｅ（融点３６０℃）を適用可能である。セラミック基板や半導体装置を実装するとき、およびメタルキャップをシーリングするとき、導電性接着剤（融点２００℃）を用いるなら、パッケージの接合にＡｕＳｎ半田（融点２９０℃）も適用可能である。
（メタルキャップ１０）
メタルキャップ１０は、図１に示すように、平板形状を備える。メタルキャップ１０は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
金属壁１６上にメタルシールリング１４ａを介してメタルキャップ１０を配置する。
結果として、実施の形態に係るパッケージは、図１に示すように、金属壁１６と、金属壁１６上に配置されたメタルシールリング１４ａと、金属壁１６上にメタルシールリング１４ａを介して配置されたメタルキャップ１０とを備える。
（平面パターン構成）
実施の形態に係るパッケージ１の模式的平面パターン構成は、図３に示すように表される。また、図３のＩ−Ｉ線に沿う模式的断面構造は、図４に示すように表される。
また、図３のＩＩ−ＩＩ線に沿う模式的断面構造は、図５に示すように表され、図３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図６に示すように表され、図３のＩＶ−ＩＶ線に沿う模式的断面構造は、図７に示すように表される。
実施の形態に係るパッケージ１の構成例は、図１〜図７に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４を内在し、導体ベースプレート２００上に配置され、導体ベースプレート２００と接する面に複数の開放部４０を有する金属壁１６と、開放部４０を充填するブロック３６とを備える。
実施の形態に係るパッケージ１において、ブロック３６は、セラミック若しくは金属などの任意の材料によって形成されていても良い。
また、実施の形態に係るパッケージ１において、ブロック３６は、導体ベースプレート２００と同種の金属によって形成されていても良い。
また、実施の形態に係るパッケージ１は、図４〜図５に示すように、フィードスルー上層部２２と金属壁１６との間は、銀ロウ材３８ａで充填する。
また、実施の形態に係るパッケージ１は、図５〜図７に示すように、金属壁１６とブロック３６間に空隙を備え、空隙を銀ロウ材３８ｂで充填する。
実施の形態に係るパッケージにおいて、金属壁１６の開放部４０に挿入するブロック３６間に銀ロウ材３８ｂが溜まり込まない程度にブロックの幅ＷＢ、開放部４０のピッチＬＢを選択した例は、図８に示すように表される。一方、比較例に係るパッケージにおいて、金属壁１６の開放部４０に挿入するブロック３６間に銀ロウ材３８ｂが溜まり込んだ例は、図９に示すように表される。
実施の形態に係るパッケージにおいては、図８に示すように、金属壁１６の開放部４０に挿入するブロック３６間に銀ロウ材３８ｂが溜まり込まない程度にブロックの幅ＷＢ、開放部４０のピッチＬＢを選択している。
実施の形態に係るパッケージにおいて、ブロック３６の形状が台形を有する例は、図１０（ａ）に示すように表され、ブロック３６の形状が三角形を有する例は、図１０（ｂ）に示すように表される。
実施の形態に係るパッケージにおいて、ブロック３６の形状が放物線形を有する例は、図１１（ａ）に示すように表され、ブロック３６の形状が側面が曲線の台形を有する例は、図１１（ｂ）に示すように表される。
金属壁１６に複数の開放部４０を設ける際、開放部４０の数は多いほど、導体ベースプレート２００と金属壁１６との熱膨張係数が異なることに伴う、銀ロウ付けする際の導体ベースプレート２００の反りを抑制するクッションになるので、効果が大きくなる。しかしながら、開放部４０のピッチＬＢの制約として、開放部４０に挿入するブロック３６間に銀ロウ材３８ｂが溜まり込まない程度までにとどめるべきである。このため、ブロック３６の幅ＷＢの値は、例えば、約２〜２．５ｍｍ程度、ピッチＬＢの値は、例えば、約１．５ｍｍ以上が適切である。
また、開放部４０は、導体ベースプレート２００と同種の金属により充填することによって、導体ベースプレート２００とブロック３６との線熱膨張係数を揃えることができ、新たな応力源の発生を避けることができる。
なお、ブロック３６の材質は任意である。銀ロウ材３８ｂがクッションの役割をするので、ブロック３６と導体ベースプレート２００とに線熱膨張係数の違いがあっても、導体ベースプレート２００の反りを吸収できるからである。ブロック３６の材質例としては、セラミック、ＫＯＶＡＬ、Ｍｏ、Ｃｕ、Ｗなどを適用可能である。
ブロック３６と金属壁１６間の空隙のスペースとしては、銀ロウ材３８ｂの粘性で隙間を埋められることが上限となるので、例えば、０．１ｍｍ程度が望ましい。
実施の形態に係るパッケージ１は、図１〜図５に示すように、金属壁１６の入出力部に設けられた貫通孔３４と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に銀ロウ材３８を介して配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２とを備える。ここで、フィードスルー下層部２０とフィードスルー上層部２２とから凸状フィードスルー２５が形成される。
また、実施の形態に係るパッケージ１は、図１〜図５に示すように、金属壁１６の入力部において、フィードスルー下層部２０とフィードスルー上層部２２の間に配置された入力ストリップライン１９ａと、金属壁１６の出力部において、フィードスルー下層部２０とフィードスルー上層部２２の間に配置された出力ストリップライン１９ｂとを備えていても良い。
また、実施の形態に係るパッケージ１は、図３〜図４に示すように、金属壁１６に囲まれた導体ベースプレート２００上にＡｕＳｎ半田などを介して配置された半導体装置２４と、導体ベースプレート２００上にＡｕＳｎ半田などを介して半導体装置２４に隣接して配置された入力回路基板２６および出力回路基板２８と、入力回路基板２６上に配置され、入力ストリップライン１９ａに接続された入力整合回路１７と、出力回路基板２８上に配置され、出力ストリップライン１９ｂに接続された出力整合回路１８と、半導体装置２４と入力整合回路１７を接続するボンディングワイヤ１２と、半導体装置２４と出力整合回路１８を接続するボンディングワイヤ１４とを備えていても良い。
また、実施の形態に係るパッケージ１は、図１、図４〜図６に示すように、金属壁１６上に配置されたメタルシールリング１４ａと、メタルシールリング１４ａ上に配置されたメタルキャップ１０とを備えていても良い。
（変形例１）
実施の形態に係るパッケージ１において、金属壁１６は、４角形、６角形、８角形、若しくは円形のいずれかを有していても良い。
（平面パターン構成）
実施の形態の変形例１に係るパッケージの模式的平面パターン構成は、図１２に示すように表される。また、図１２のＩ−Ｉ線に沿う模式的断面構造は、図４と同様に表される。
実施の形態の変形例１に係るパッケージの構成は、例えば、図１２および図４に示すように、導体ベースプレート２００と、導体ベースプレート２００上にＡｕＳｎ半田などを介して配置された半導体装置２４と、導体ベースプレート２００上にＡｕＳｎ半田などを介して半導体装置２４の入力部に配置され、例えば、入力整合回路１７を搭載する入力回路基板２６と、導体ベースプレート２００上にＡｕＳｎ半田などを介して半導体装置２４の出力部に配置され、例えば、出力整合回路１８を搭載する出力回路基板２８と、フィードスルー下層部２０上に配置された入力ストリップライン１９ａと、フィードスルー下層部２０上に配置された出力ストリップライン１９ｂと、半導体装置２４，入力整合回路１７，出力整合回路１８，入力ストリップライン１９ａおよび出力ストリップライン１９ｂの一部を内包する円形の枠体形状を有する金属壁１６とを備える。
金属壁１６は、導体ベースプレート２００上に配置され、導体ベースプレート２００と接する面に複数の開放部４０を有する。
さらに、開放部４０には、開放部４０を充填するブロック３６（図１２参照）が配置されている。実施の形態の変形例１に係るパッケージにおいて、開放部４０を充填するブロック３６は、銀ロウ材３８ｂを介して金属壁１６に接続され、かつ銀ロウ材３８を介して導体ベースプレート２００に接続されている。
また、図１２および図４に示すように、入力ストリップライン１９ａおよび出力ストリップライン１９ｂには、それぞれ入力端子Ｐ１となる端子電極２１ａおよび出力端子Ｐ２となる端子電極２１ｂが接続されている。
また、図４に示すように、円形の枠体形状を有する金属壁１６上にメタルシールリング１４ａを介して円形の板形状を有するメタルキャップ１０が配置されるが、図１２では、図示を省略している。
半導体装置２４と入力整合回路１７間には、ボンディングワイヤ１２が接続され、半導体装置２４と出力整合回路１８間には、ボンディングワイヤ１４が接続されている。また、入力ストリップライン１９ａと入力整合回路１７間には、ボンディングワイヤ１１が接続され、出力ストリップライン１９ｂと出力整合回路１８間には、ボンディングワイヤ１５が接続されている。
導体ベースプレート２００は、例えばＣｕで形成され、入力回路基板２６および出力回路基板２８はアルミナで形成されている。
実施の形態の変形例１に係るパッケージにおいては、導体ベースプレート２００と接する面に複数の開放部４０を有し、かつ開放部４０をブロック３６で充填する金属壁１６を、さらに円形の枠体形状とすることで、金属壁１６の応力が緩和され、導体ベースプレート２００の反りを低減化することができる。
（変形例２）
（平面パターン構成）
実施の形態の変形例２に係るパッケージは、図１３に示すように表される。また、図１３のＩ−Ｉ線に沿う模式的断面構造は、図４と同様に表される。
実施の形態の変形例２に係るパッケージの構成は、例えば、図１３および図４に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４の入力部に配置され、例えば、入力整合回路１７を搭載する入力回路基板２６と、半導体装置２４の出力部に配置され、例えば、出力整合回路１８を搭載する出力回路基板２８と、フィードスルー下層部２０上に配置された入力ストリップライン１９ａと、フィードスルー下層部２０上に配置された出力ストリップライン１９ｂと、半導体装置２４，入力整合回路１７，出力整合回路１８，入力ストリップライン１９ａおよび出力ストリップライン１９ｂの一部を内包する六角形の枠体形状を有する金属壁１６とを備える。
金属壁１６は、導体ベースプレート２００上に配置され、導体ベースプレート２００と接する面に複数の開放部４０を有する。
さらに、開放部４０には、開放部４０を充填するブロック３６（図１３参照）が配置されている。実施の形態の変形例２に係るパッケージにおいて、開放部４０を充填するブロック３６は、銀ロウ材３８ｂを介して金属壁１６に接続され、かつ銀ロウ材３８を介して導体ベースプレート２００に接続されている。
また、図１３に示すように、入力ストリップライン１９ａおよび出力ストリップライン１９ｂには、それぞれ入力端子Ｐ１となる端子電極２１ａおよび出力端子Ｐ２となる端子電極２１ｂが接続されている。
また、六角形の枠体形状を有する金属壁１６上にメタルシールリング１４ａを介して六角形の板形状を有するメタルキャップ１０が配置されるが、図１３では、図示を省略している。
半導体装置２４と入力整合回路１７間には、ボンディングワイヤ１２が接続され、半導体装置２４と出力整合回路１８間には、ボンディングワイヤ１４が接続されている。また、入力ストリップライン１９ａと入力整合回路１７間には、ボンディングワイヤ１１が接続され、出力ストリップライン１９ｂと出力整合回路１８間には、ボンディングワイヤ１５が接続されている。
導体ベースプレート２００は、例えばＣｕで形成され、入力回路基板２６および出力回路基板２８はアルミナで形成されている。
実施の形態の変形例２に係るパッケージにおいては、導体ベースプレート２００と接する面に複数の開放部４０を有し、かつ開放部４０をブロック３６で充填する金属壁１６を、さらに六角形の枠体形状とすることで、金属壁１６の応力が緩和され、導体ベースプレート２００の反りを低減化することができる。
（変形例３）
（平面パターン構成）
実施の形態の変形例３に係るパッケージは、図１４に示すように表される。また、図１４のＩ−Ｉ線に沿う模式的断面構造は、図４と同様に表される。
実施の形態の変形例３に係るパッケージの構成は、例えば、図１４および図４に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４の入力部に配置され、例えば、入力整合回路１７を搭載する入力回路基板２６と、半導体装置２４の出力部に配置され、例えば、出力整合回路１８を搭載する出力回路基板２８と、フィードスルー下層部２０上に配置された入力ストリップライン１９ａと、フィードスルー下層部２０上に配置された出力ストリップライン１９ｂと、半導体装置２４，入力整合回路１７，出力整合回路１８，入力ストリップライン１９ａおよび出力ストリップライン１９ｂの一部を内包する八角形の枠体形状を有する金属壁１６とを備える。
金属壁１６は、導体ベースプレート２００上に配置され、導体ベースプレート２００と接する面に複数の開放部４０を有する。
さらに、開放部４０には、開放部４０を充填するブロック３６（図１４参照）が配置されている。実施の形態の変形例３に係るパッケージにおいて、開放部４０を充填するブロック３６は、銀ロウ材３８ｂを介して金属壁１６に接続され、かつ銀ロウ材３８を介して導体ベースプレート２００に接続されている。
また、図１４に示すように、入力ストリップライン１９ａおよび出力ストリップライン１９ｂには、それぞれ入力端子Ｐ１となる端子電極２１ａおよび出力端子Ｐ２となる端子電極２１ｂが接続されている。
また、八角形の枠体形状を有する金属壁１６上にメタルシールリング１４ａを介して八角形の板形状を有するメタルキャップ１０が配置されるが、図１４では、図示を省略している。
半導体装置２４と入力整合回路１７間には、ボンディングワイヤ１２が接続され、半導体装置２４と出力整合回路１８間には、ボンディングワイヤ１４が接続されている。また、入力ストリップライン１９ａと入力整合回路１７間には、ボンディングワイヤ１１が接続され、出力ストリップライン１９ｂと出力整合回路１８間には、ボンディングワイヤ１５が接続されている。
導体ベースプレート２００は、例えばＣｕで形成され、入力回路基板２６および出力回路基板２８はアルミナで形成されている。
実施の形態の変形例３に係るパッケージにおいては、導体ベースプレート２００と接する面に複数の開放部４０を有し、かつ開放部４０をブロック３６で充填する金属壁１６を、さらに八角形の枠体形状とすることで、金属壁１６の応力が緩和され、導体ベースプレート２００の反りを低減化することができる。
（半導体素子構造）
実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置２４の模式的平面パターン構成の拡大図は、図１５（ａ）に示すように表され、図１５（ａ）のＪ部分の拡大図は、図１５（ｂ）に示すように表される。また、実施の形態に係るパッケージに搭載される半導体装置２４の構成例１〜４であって、図１５（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成例１〜４は、それぞれ図１６〜図１９に示すように表される。
実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１５〜図１９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤ１４が接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
（構造例１）
実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例１は、図１６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１６に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
（構造例２）
実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例２は、図１７に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１７に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
（構造例３）
実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例３は、図１８に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１８に示す構成例３では、ＨＥＭＴが示されている。
（構造例４）
実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例４は、図１９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１９に示す構成例４では、ＨＥＭＴが示されている。
また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
なお、実施の形態およびその変形例１〜３に係るパッケージに搭載される半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
本実施の形態およびその変形例によれば、金属壁１６の導体ベースプレート２００と接する面に複数の開放部４０を設けることで、導体ベースプレート２００と金属壁１６が接する面積を減らすことができる。
本実施の形態およびその変形例によれば、開放部４０には導体ベースプレート２００に近い熱膨張率のブロック３６を挿入することで導体ベースプレート２００と金属壁１６間の熱応力を緩和し、反りを低減することができる。
本実施の形態およびその変形例において、反りはロウ付け時の冷却工程の収縮量の違いから生じる。ブロック３６と金属壁１６の間に十分な銀ロウ材３８ｂを充填しておくことで、銀ロウ材３８・３８ｂが硬化する温度までの冷却工程での収縮量の違いを銀ロウ材３８ｂで吸収することができる。
本実施の形態およびその変形例によれば、マイクロ波帯の半導体装置に適用可能で、導体ベースプレート面の反りの少ないパッケージを提供することができる。
[その他の実施の形態]
本発明の実施形態およびその変形例を説明したが、この実施形態およびその変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、実施の形態およびその変形例に係るパッケージに搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
このように、ここでは記載していない様々な実施の形態などを含む。
１…パッケージ
１０…メタルキャップ
１１、１２，１４，１５…ボンディングワイヤ
１４ａ…メタルシールリング
１６…金属壁
１７…入力整合回路
１８…出力整合回路
１９ａ…入力ストリップライン
１９ｂ…出力ストリップライン
２０…フィードスルー下層部
２１ａ…ＲＦ入力端子
２１ｂ…ＲＦ出力端子
２２…フィードスルー上層部
２４…半導体装置
２５…凸状フィードスルー
２６…入力回路基板
２８…出力回路基板
３０、３２…補強部
３４…貫通孔
３６…ブロック
３８、３８ａ、３８ｂ…銀ロウ材
４０…開放部
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール

Claims (11)

  1. 導体ベースプレートと、
    前記導体ベースプレート上に配置された半導体装置と、
    前記半導体装置を内在し、前記導体ベースプレート上に配置され、前記導体ベースプレートと接する面に複数の開放部を有する金属壁と、
    前記開放部を充填するブロックと
    を備えることを特徴とするパッケージ。
  2. 前記ブロックは、前記導体ベースプレートと同種の金属によって形成されたことを特徴とする請求項１に記載のパッケージ。
  3. 前記ブロックは、セラミック若しくは金属によって形成されたことを特徴とする請求項１に記載のパッケージ。
  4. 前記金属壁と前記ブロック間に空隙を備え、前記空隙を銀ロウ材で充填することを特徴とする請求項１〜３のいずれか１項に記載のパッケージ。
  5. 前記金属壁の入出力部に設けられた貫通孔と、
    前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
    前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と
    を備えたことを特徴とする請求項１〜４のいずれか１項に記載のパッケージ。
  6. 前記金属壁の入力部において、前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインと、
    前記金属壁の出力部において、前記フィードスルー下層部と前記フィードスルー上層部の間に配置された出力ストリップライン
    とを備えることを特徴とする請求項５に記載のパッケージ。
  7. 前記金属壁に囲まれた前記導体ベースプレート上に前記半導体装置に隣接して配置された入力回路基板および出力回路基板と、
    前記入力回路基板上に配置され、前記入力ストリップラインに接続された入力整合回路と、
    前記出力回路基板上に配置され、前記出力ストリップラインに接続された出力整合回路と、
    前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤと
    を備えることを特徴とする請求項６に記載のパッケージ。
  8. 前記金属壁上に配置されたメタルシールリングと、
    前記メタルシールリング上に配置されたメタルキャップと
    を備えることを特徴とする請求項７に記載のパッケージ。
  9. 前記金属壁は、４角形、６角形、８角形、若しくは円形のいずれかを有することを特徴とする請求項１〜８のいずれか１項に記載のパッケージ。
  10. 前記半導体装置は、
    半絶縁性基板と、
    前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
    前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
    前記ソース端子電極の下部に配置されたＶＩＡホールと、
    前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
    を備えることを特徴とする請求項１〜９のいずれか１項に記載のパッケージ。
  11. 前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１０に記載のパッケージ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10396025B2 (en) 2016-11-22 2019-08-27 Sumitomo Electric Device Innovations, Inc. Semiconductor device and amplifier apparatus

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