TWI836222B - 用於在裸晶之前側上之柱連接及在裸晶之後側上之被動裝置整合之方法 - Google Patents

用於在裸晶之前側上之柱連接及在裸晶之後側上之被動裝置整合之方法 Download PDF

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泰瑞 奧爾康
丹尼爾 納米西亞
法比安 勒杜列斯庫
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美商沃孚半導體有限公司
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Abstract

本發明揭示一種積體電路裝置，其包含一射頻電晶體放大器裸晶，該射頻電晶體放大器裸晶具有一第一表面、一第二表面、位於該第一表面與該第二表面之間且包含相鄰於該第一表面之複數個電晶體單元之一半導體層結構及耦合至該等電晶體單元之端子。至少一被動電子組件提供於該裸晶之該第二表面上且例如由至少一導電通路電連接至該等端子之至少一者。一或多個導電柱結構可自該裸晶之該第一表面突出以提供至該等端子之一或多者之電連接。

Description

用於在裸晶之前側上之柱連接及在裸晶之後側上之被動裝置整合之方法
本發明係針對積體電路裝置，且更特定言之，本發明係針對功率放大器裝置、裝置封裝及相關製造方法。
近年來，需要高功率處置能力同時依諸如R頻帶(0.5 GHz至1 GHz)、S頻帶(3 GHz)及X頻帶(10 GHz)之高頻操作之電路已變得更普遍。特定言之，現在各種應用(諸如用於無線通信系統之基地台等等)中非常需要用於依無線電(其包含微波)頻率放大射頻(「RF」)信號之RF功率放大器。由RF功率放大器放大之信號通常包含具有一調變載波之信號，調變載波具有百萬赫茲(MHz)至十億赫茲(GHz)範圍內之頻率。此等RF功率放大器需要展現高可靠性、良好線性度且處置高輸出功率位準。
諸多RF功率放大器設計利用半導體切換裝置作為放大裝置。此等切換裝置之實例包含功率電晶體裝置，諸如場效電晶體(FET)裝置，其包含MOSFET (金屬氧化物半導體場效電晶體)、DMOS (雙擴散金屬氧化物半導體)電晶體、HEMT (高電子遷移率電晶體)、MESFET (金屬半導體場效電晶體)、LDMOS (橫向擴散金屬氧化物半導體)電晶體等等。
RF放大器通常形成為半導體積體電路晶片。大部分RF放大器以矽實施或使用諸如碳化矽(「SiC」)及III族氮化物材料之寬帶隙半導體材料(即，具有大於1.40 eV之一帶隙)實施。如本文中所使用，術語「III族氮化物」係指形成於氮與週期表之III族元素(通常為鋁(Al)、鎵(Ga)及/或銦(In))之間的半導電化合物。該術語亦係指三元及四元化合物，諸如AlGaN及AlInGaN。此等化合物具有經驗式，其中1莫耳氮與總共1莫耳III族元素組合。
RF電晶體放大器可包含一或多個放大級，其中各級通常實施為一電晶體放大器。為提高輸出功率及電流處置能力，RF電晶體放大器通常實施於一「單位單元」組態中，其中大量個別「單位單元」電晶體結構並聯電配置。一RF電晶體放大器可實施為一單一積體電路晶片或「裸晶」，或可包含複數個裸晶。一裸晶或晶片可係指半導電材料或電子電路元件製造於其上之其他基板之一小區塊。當使用多個RF電晶體放大器裸晶時，其等可串聯及/或並聯連接。
矽基RF放大器通常使用LDMOS電晶體來實施且可展現高線性度位準及相對便宜製造。基於III族氮化物之RF放大器通常使用HEMT來實施，主要在需要高功率及/或高頻操作之應用中，其中LDMOS電晶體放大器會具有固有效能限制。
在HEMT裝置之操作中，二維電子氣(2DEG)形成於具有不同帶隙能之兩個半導體材料之異質接面處，其中較小帶隙材料具有一較高電子親和性。2DEG係較小帶隙材料中之一累積層且可含有一非常高片狀電子濃度。另外，源於較寬帶隙半導體材料中之電子轉移至2DEG層以允許歸因於減少電離雜質散射之高電子遷移率。高載子濃度及高載子遷移率之此組合可給予HEMT一非常大跨導且可向高頻應用提供相較於金屬氧化物半導體場效電晶體(MOSFET)之一強效能優點。由於包含上述高崩潰電場、寬帶隙、大導帶偏移及/或高飽和電子漂移速度之材料特性之組合，製造於基於III族氮化物之材料系統中之高電子遷移率電晶體亦具有產生大量射頻(RF)功率之潛力。
RF放大器通常包含經設計以改良主動電晶體裸晶(例如包含MOSFET、HEMT、LDMOS等等)與用於基本操作頻率處之RF信號之連接至主動電晶體裸晶之傳輸線之間的阻抗匹配之匹配電路或電路系統(諸如阻抗匹配電路)及經設計以至少部分終止可產生於裝置操作期間之諧波產物(諸如二階及三階諧波產物)之諧波終止電路。諧波產物之終止亦影響互調變失真產物之產生。
(若干) RF電晶體放大器裸晶及阻抗匹配及諧波終止電路可封閉於一裝置封裝中。積體電路封裝可係指將一或多個裸晶囊封於保護裸晶免受實體損壞及/或腐蝕且支撐用於連接至外部電路之電接點之一支撐殼體或封裝中。電引線可自封裝延伸以將RF放大器電連接至外部系統或電路元件，諸如輸入及輸出RF傳輸線及偏壓電壓源。
一積體電路裝置封裝中之輸入及輸出匹配電路系統通常包含LC網路，其提供經組態以使主動電晶體裸晶之阻抗與一固定值匹配之一阻抗匹配電路之至少一部分。輸入及輸出RF匹配電路系統通常採用裸晶外組件及實施方案，其會增大封裝佔用面積。封裝內之連接(諸如在裸晶與裸晶外組件之間)亦要依賴線接合。此等習知連接之幾何形狀可能難以控制及/或會限制更複雜RF IC設計之精確度。
根據一些實施例，一種積體電路裝置包含一射頻(「RF」)電晶體放大器裸晶，其具有一第一表面、一第二表面、位於該第一表面與該第二表面之間且包含相鄰於該第一表面之複數個電晶體單元之一半導體層結構及耦合至該等電晶體單元之端子。至少一被動電子組件位於該裸晶之該第二表面上且電連接至該等端子之至少一者。
在一些實施例中，該等端子可包含由該等電晶體單元界定之一RF電晶體放大器之一輸入端子、一輸出端子及/或一接地端子。
在一些實施例中，該至少一被動電子組件可界定該裸晶之該第二表面上之該RF電晶體放大器之一輸入阻抗匹配電路、一輸出阻抗匹配電路及/或諧波終止電路之至少一部分。
在一些實施例中，該至少一被動電子組件可為或可包含至少一整合被動裝置(IPD)，其包括該裸晶之該第二表面上之一離散電容器、電感器及/或電阻器。
在一些實施例中，一金屬層可延伸於該裸晶之該第二表面上以將該至少一被動電子組件電連接至該等端子之該至少一者。
在一些實施例中，該金屬層可為一第一金屬層，且一絕緣體層可提供於該第一金屬層上以與該第二表面對置。該至少一被動電子組件可位於該絕緣體層上以與該第一金屬層對置，且可包含界定一或多個離散電容器、電感器及/或電阻器之一第二金屬層之圖案。
在一些實施例中，至少一導電通路可延伸至該裸晶之該第二表面及該半導體層結構中以將該裸晶之該第二表面上之該金屬層電連接至該等端子之該至少一者。
在一些實施例中，該半導體層結構可包含III族氮化物材料，且該裸晶可為該III族氮化物材料與該第二表面之間的碳化矽基板。
在一些實施例中，一或多個導電柱結構可自該裸晶之該第一表面突出且提供至該等端子之一或多者之電連接。
在一些實施例中，可提供包含一或多個導電連接之一封裝基板。該一或多個導電柱結構可將該裸晶附著至相鄰於該裸晶之該第一表面之該封裝基板，且可將該等端子之該一或多者電連接至該一或多個導電連接。
根據一些實施例，一種積體電路裝置包含一射頻(「RF」)電晶體放大器裸晶，其具有一第一表面、一第二表面、位於該第一表面與該第二表面之間且包含相鄰於該第一表面之複數個電晶體單元之一半導體層結構及耦合至該等電晶體單元之端子。一或多個導電柱結構自該裸晶之該第一表面突出且電連接至該等端子之一或多者。至少一導電通路延伸至該裸晶之該第二表面及該半導體層結構中且電連接至該等端子之至少一者。
在一些實施例中，該等端子可包含由該等電晶體單元界定之一RF電晶體放大器之一輸入端子、一輸出端子及/或一接地端子。
在一些實施例中，該一或多個導電柱結構可提供至該輸入端子及/或該輸出端子之電連接，且該至少一導電通路可提供至該接地端子之電連接。
在一些實施例中，該裸晶可包含該裸晶之該半導體層結構與該第二表面之間的一基板，該至少一導電通路可延伸穿過該基板，且該半導體層結構可包含該基板上之一或多個磊晶層。
在一些實施例中，該半導體層結構可包含III族氮化物材料，且該基板可為碳化矽基板。
在一些實施例中，可提供包含一或多個導電連接之一封裝基板。該一或多個導電柱結構可將該裸晶附著至相鄰於該裸晶之該第一表面之該封裝基板，且可將該等端子之該一或多者電連接至該一或多個導電連接。
在一些實施例中，可提供包含至少一導電連接之一封裝基板，且該裸晶可附著至相鄰於該裸晶之該第二表面之該封裝基板。該至少一導電通路可將該等端子之該至少一者電連接至該至少一導電連接。
在一些實施例中，至少一被動電子組件可提供於該裸晶之該第二表面上。該至少一被動電子組件可由該至少一導電通路電連接至該等端子之該至少一者。
根據一些實施例，一種製造一積體電路裝置之方法包含：形成一射頻(「RF」)電晶體放大器結構，該RF電晶體放大器結構具有一第一表面、一第二表面、位於該第一表面與該第二表面之間且包含相鄰於該第一表面之複數個電晶體單元之一半導體層結構、該半導體層結構與該第二表面之間的一基板及耦合至該等電晶體單元之端子；形成一或多個導電柱結構，該一或多個導電柱結構自該第一表面突出以提供至該等端子之一或多者之電連接；及單粒化該RF電晶體放大器結構以界定一RF電晶體放大器裸晶。該RF電晶體放大器裸晶包含具有以下厚度之該基板之一部分：約50微米至約200微米或更大，例如約75微米至約175微米、約100微米至約150微米、約200微米至約500微米或約500微米至約800微米。
在一些實施例中，延伸於該第一表面與該第二表面之間的該裸晶之一側壁可包含相鄰於該第一表面之一第一部分，其具有不同於相鄰於該第二表面之一第二部分之一表面特性。
在一些實施例中，該方法可包含在該半導體層結構中形成一溝渠，該溝渠自該第一表面穿過該半導體層結構延伸向該第二表面且進入該基板以界定該裸晶之該側壁之該第一部分。
在一些實施例中，可在形成該一或多個導電柱結構之前執行形成該溝渠。
在一些實施例中，單粒化可包含切穿或鋸穿該基板中之該溝渠之一底部以界定該裸晶之該側壁之該第二部分。
在一些實施例中，該半導體層結構可包含III族氮化物材料，且該基板可包含碳化矽。
根據一些實施例，一種製造一積體電路裝置之方法包含：形成一射頻(「RF」)電晶體放大器結構，該RF電晶體放大器結構包括一第一表面、一第二表面、位於該第一表面與該第二表面之間且包含相鄰於該第一表面之複數個電晶體單元之一半導體層結構及耦合至該等電晶體單元之端子；形成一或多個導電柱結構，該一或多個導電柱結構自該第一表面突出以提供至該等端子之一或多者之電連接；及形成至少一導電通路，該至少一導電通路延伸至該第二表面中且穿過該半導體層結構以提供至該等端子之至少一者之電連接。
在一些實施例中，該RF電晶體放大器可包含該半導體層結構與該第二表面之間的一基板。形成該至少一導電通路可包含：將該第一表面附著至一晶圓載體；對該第二表面執行一薄化操作以減小該基板之一厚度；及回應於該薄化操作且在該第一表面附著至該晶圓載體之後形成延伸至該第二表面中之該至少一導電通路。
在一些實施例中，可在將該第一表面附著至該晶圓載體之前執行形成該一或多個導電柱結構。
在一些實施例中，該晶圓載體可為一第一晶圓載體。形成該一或多個導電柱結構可包含：自該第一晶圓載體剝離該第一表面；將該第二表面附著至一第二晶圓載體；及在該第二表面附著至該第二晶圓載體之後在該第一表面上形成該一或多個導電柱結構。
在一些實施例中，該方法可進一步包含在該第一表面附著至該晶圓載體之後在該第二表面上形成至少一被動電子組件。該至少一被動電子組件可由該至少一導電通路電連接至該等端子之該至少一者。
在一些實施例中，形成該至少一被動電子組件可包含：回應於該薄化操作而在該第二表面上形成一第一金屬層；在該第一金屬層上形成與該第二表面對置之一絕緣體層；及在該絕緣體層上形成及圖案化與該第一金屬層對置之一第二金屬層。該至少一被動電子組件可包含界定一或多個離散電容器、電感器及/或電阻器之該第二金屬層之圖案。
熟習技術者將在檢視以下圖式及詳細描述之後明白根據一些實施例之其他裝置、設備及/或方法。除上述實施例之任何及所有組合之外，所有此等額外實施例意欲亦包含於[實施方式]內，在本發明之範疇內，且由隨附申請專利範圍保護。
本發明之實施例係針對可減少或消除積體電路裝置封裝中之線接合之裝置及製造方法。除限制封裝大小及組裝之外，線接合亦會引入非所要串聯電感，其尤其會在較高頻RF應用中減小或否定匹配電路(其包含輸入/輸出阻抗匹配及/或諧波終止電路)之有效性。
因而，本發明之一些實施例提供在一RF電晶體放大器裸晶或裝置之前側或前表面上使用電連接結構(諸如導電柱(本文中亦指稱前側柱結構或前側柱))之整合裝置及製造方法。如本文中所使用，一裸晶或裝置之「前側」或「前表面」可相鄰於裝置之半導體層結構中之主動電晶體單元，而裸晶或裝置之「後側」或「後表面」可與前側對置(且在一些實施例中可包含半導體層結構形成或否則提供於其上之基板)。前側柱可為可整合於晶圓上之導電結構(其包含鍍金屬或其他金屬結構)，且可以關於前側柱之各自位置或定位之設計靈活性改良幾何形狀控制。前側柱可針對外部連接(例如輸入、輸出及/或接地連接，亦指稱「晶片外」連接)將裝置之一或多個端子(例如一電晶體裸晶之源極、汲極及/或閘極端子)連接至一印刷電路板(PCB)、重佈層(RDL)結構或其他封裝基板(其包含熱增強封裝(例如一TEPAC或T3PAC封裝))以減少或消除線接合。
本發明之進一步實施例提供使用裸晶之後側來整合被動電子組件或裝置(例如離散電容器、電感器及電阻器)以(例如)減少或消除與至匹配電路系統之晶片外連接(例如使用線接合)相關聯之複雜性之整合裝置及製造方法。將一圖案化金屬層及一絕緣體添加於裸晶之後側上允許較高整合度且提供設計各種被動組件所需之構建區塊。在一些實施例中，裸晶之後側上之被動組件或電路可由自後側延伸朝向前側之一或多個導電貫穿基板通路(本文中亦指稱後側通路)連接至前側上之主動電晶體裝置。在一些實施例中，被動裝置可提供於裸晶之後側上連同前側柱在裸晶之前側上。因此，本文中所描述之實施例可提高電路精確度且減小封裝大小。
在根據本發明之實施例之裝置及製造方法中，在整合前側柱時考量若干設計權衡，其將在下文參考附圖來詳細描述。例如，在一些實施例中，所有三個FET端子(例如源極/接地、閘極及汲極)可路由至裸晶之相同側(例如前側)，但此一配置在一些實施例中可能不是最佳的。在需要一後側接地平面之RF IC設計中，可使用導電貫穿基板通路(例如用於連接至FET源極端子)。在一些實施例中，前側柱連接可無需後側通路連接。在一些實施例中，可無需後側通路連接，但單粒化程序會限制基板厚度。
圖1係根據本發明之實施例之一半導體裸晶100之一部分之一示意性平面圖。裸晶100可包含一功率電晶體裝置(例如一RF功率放大器)之電晶體單元。圖2係沿圖1之線II-II'取得之裝置或裸晶100之一單位單元電晶體結構(本文中亦指稱一電晶體結構或電晶體單元) 300之一示意性橫截面圖。
如圖1及圖2中所展示，一半導體層結構390 (諸如III族氮化物半導體HEMT或MOSFET之一半導體結構)可形成於一基板322 (諸如碳化矽基板或一藍寶石基板)上。基板322可為一半絕緣碳化矽基板，其可為(例如)碳化矽之4H多型體。其他碳化矽候選多型體可包含3C、6H及15R多型體。基板322可為可購自Cree公司之一高純度半絕緣(HPSI)基板。術語「半絕緣」在本文中被描述性使用，而非絕對意義。
如本文中所使用，術語「III族氮化物」係指形成於氮(N)與週期表之III族元素(通常為鋁(Al)、鎵(Ga)及/或銦(In))之間的半導電化合物。術語亦係指三元及四元(或更多元)化合物，諸如(例如) AlGaN及AlInGaN。熟習技術者應清楚瞭解，III族元素可與氮組合以形成二元(例如GaN)、三元(例如AlGaN、AlInN)及四元(例如AlInGaN)化合物。此等化合物全部具有經驗式，其中1莫耳氮與總共1莫耳III族元素組合。
在本發明之一些實施例中，基板322之碳化矽塊晶在室溫可具有等於或高於約1×105 ohm-cm之一電阻率。可用於本發明之一些實施例中之SiC基板之實例由北卡州達勒姆(Durham, N.C.)之Cree公司(本發明之受讓人)製造，且用於生產此等基板之方法描述於(例如)美國專利第Re. 34,861號、美國專利第4,946,547號、美國專利第5,200,022號及美國專利第6,218,680號中，該等專利之全部揭示內容以引用的方式併入本文中。應瞭解，儘管碳化矽可用作一基板322，但本發明之實施例可利用適合於基板322之任何基板，諸如藍寶石(Al2 O3 )、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鎵(GaN)、矽(Si)、GaAs、LGO、氧化鋅(ZnO)、LAO、磷化銦(InP)及其類似者。
基板322可為碳化矽晶圓，且裝置100可至少部分經由晶圓級處理來形成，且接著可切割晶圓以提供包含複數個個別或單位單元電晶體(本文中分別指定為300或300-n，其中n係一整數)之一裝置100。在一些實施例中，基板322之厚度(例如沿圖2中之一垂直Z方向)可大於100 μm、大於200 μm或大於400 μm。
在一些實施例中，例如下文參考圖3A至圖3D、圖5A至圖5F及圖7A至圖7G描述，電晶體結構300可包含一薄化基板322'。在一些實施例中，基板322'之厚度(例如沿圖2中之一垂直Z方向)可為100 μm或更小。在一些實施例中，基板322'之厚度可為75 μm或更小。在一些實施例中，基板322'之厚度可為50 μm或更小。
半導體層結構390形成於基板322之一表面上(或在本文中將進一步描述之選用層上)。在所繪示之實例中，半導體層結構390藉由磊晶生長來形成且因此包含一或多個磊晶層324。例如，美國專利第5,210,051號、美國專利第5,393,993號及美國專利第5,523,589號中已描述用於III族氮化物之磊晶生長之技術，該等專利之全部揭示內容以引用的方式併入本文中。
碳化矽比藍寶石(Al2 O3 )(其可為III族氮化物裝置之一常見基板材料)明顯更緊密晶格匹配III族氮化物(其可用於半導體層結構390中)。更緊密晶格匹配可導致比一般可用於藍寶石上之III族氮化物膜更高品質之III族氮化物膜。碳化矽亦具有一相對較高導熱性，因而，形成於碳化矽上之III族氮化物裝置之總輸出功率不會如形成於藍寶石及/或矽上之裝置一般受限於基板之散熱。此外，半絕緣碳化矽基板可提供裝置隔離及減小寄生電容。
儘管為了繪示而參考一或多個磊晶層324來展示半導體層結構390，但半導體層結構390可包含額外層/結構/元件，諸如基板322上或基板322與一或多個磊晶層324之間的一(些)緩衝及/或成核層及/或磊晶層324之一上表面324A上之一罩蓋層。例如，一AlN緩衝層可形成於基板322之上表面322A上以提供碳化矽基板322與電晶體結構300之層之剩餘部分之間的一適當晶體結構過渡。另外，亦可及/或替代地提供(若干)應變平衡過渡層，例如共同讓與之美國專利第7,030,428號中所描述，該專利之揭示內容以宛如全文闡述之引用方式併入本文中。選用緩衝/成核/過渡層可藉由有機金屬化學汽相沈積(MOCVD)、分子束磊晶(MBE)及/或氫化物汽相磊晶(HVPE)來沈積。
仍參考圖1及圖2，在裸晶100之前側100f處，一源極接點315及一汲極接點305可形成於磊晶層324之一表面324A上且可彼此橫向間隔開。單位單元電晶體300之源極區域係直接在源極接點315下方之半導體層結構390之部分，且單位單元電晶體300之汲極區域係直接在汲極接點305下方之半導體層結構390之部分。一閘極接點310可在源極接點315與汲極接點305之間形成於磊晶層324上。閘極接點310之材料可基於磊晶層324之組成來選擇且在一些實施例中可為一肖特基(Schottky)接點。可使用能夠與一基於III族氮化物之半導體材料形成一肖特基接觸之一些材料，諸如(例如)鎳(Ni)、鉑(Pt)、矽化鎳(NiSix )、銅(Cu)、鈀(Pd)、鉻(Cr)、鎢(W)及/或氮化鎢矽(WSiN)。
源極接點315及/或汲極接點305可包含可與一基於III族氮化物之半導體材料形成一歐姆接觸之一金屬。適合金屬可包含耐火金屬，諸如Ti、W、鈦鎢(TiW)、矽(Si)、氮化鈦鎢(TiWN)、矽化鎢(WSi)、錸(Re)、鈮(Nb)、Ni、金(Au)、鋁(Al)、鉭(Ta)、鉬(Mo)、NiSix 、矽化鈦(TiSi)、氮化鈦(TiN)、WSiN、Pt及其類似者。因此，源極接點315及/或汲極電極305可含有與磊晶層324 (例如一HEMT裝置中之障壁層)直接接觸之一歐姆接觸部分。在一些實施例中，源極接點315及/或汲極接點305可由複數個層形成以形成可例如共同讓與之美國專利第8,563,372號及美國專利第9,214,352號中所描述般提供之一歐姆接觸，該等專利之全部揭示內容以引用的方式併入本文中。
在一些實施例中，電晶體單元300可為一HEMT結構，且磊晶層結構324可包含形成於基板322之一表面322A上之一通道層及形成於通道層之一表面上之一障壁層。通道層可具有小於障壁層之帶隙之一帶隙且通道層亦可具有大於障壁層之一電子親和性。通道層及障壁層可包含基於III族氮化物之材料。如上文相對於習知HEMT裝置所討論，一2DEG層在通道層與障壁層之間的一接面處包含於通道層中。2DEG層充當允許分別在源極接點315及汲極接點305下方之裝置之源極區域與汲極區域之間的導電之一高度導電層。包含基板、通道層、障壁層及其他層之HEMT結構依舉例方式討論於美國專利第5,192,987號、美國專利第5,296,395號、美國專利第6,316,793號、美國專利第6,548,333號、美國專利第7,544,963號、美國專利第7,548,112號、美國專利第7,592,211號、美國專利第7,615,774號、美國專利第7,548,112號及美國專利第7,709,269號中，該等專利之全部揭示內容以引用的方式併入本文中。
一般技術者應瞭解，電晶體單元300 (例如一HEMT、MOSFET、LDMOS等等)可在一閘極接點310之控制下由源極接點315與汲極接點305之間的主動區域界定。在一些實施例中，源極接點315、汲極接點305及閘極接點310可形成為交替配置於基板322上之複數個源極接點315、汲極接點305及閘極接點310，其中一閘極接點310安置於相鄰汲極接點305與源極接點315之間以形成複數個電晶體單元300。如圖1中所繪示，裝置100可包含共用一源極接點315之相鄰電晶體單元300。本文之橫截面圖為了易於討論而繪示源極接點315、汲極接點305及閘極接點310之一子集，但應瞭解，裝置100可具有包含額外源極接點315、汲極接點305及閘極接點310之額外結構(圖中未繪示)。
通常數百個或更常見地數千個單位單元(諸如單位單元300)可形成於半導體基板上且經並聯電連接以提供RF電晶體放大器裸晶或裝置100。在一些實施例中，裸晶100可包含可並聯連接至裝置端子或電極(例如一輸入端子、一輸出端子及一接地端子)之多個電晶體單元300。例如，閘極接點310、汲極接點305及源極接點315之各者可沿一第一方向(例如Y方向)延伸以界定閘極、汲極及/或源極「指」，其等可由半導體層結構390之一上表面324A上之一或多個各自匯流排(例如藉由一閘極匯流排310b及一汲極匯流排305b；圖1中以假想層展示)連接。閘極指310、汲極指305及源極指315 (及連接匯流排)可分別界定裝置100之閘極、汲極及源極連接電極之部分，如由一頂部或前側金屬化結構所界定。圖1中未展示使前側金屬化結構之各種導電元件彼此隔離之介電層以簡化圖式。因為閘極指310電連接至一共同閘極匯流排310b，汲極指305電連接至一共同汲極匯流排305b，且源極指315電連接在一起(例如透過本文中所描述之通路開口335及一後側金屬層345)，所以可看出單位單元電晶體300全部並聯電連接在一起。
RF電晶體放大器裸晶或裝置100之一端子(例如連接至(若干)源極接點315之一源極端子)可經組態以耦合至一參考信號，諸如(例如)一電接地。在一些實施例中，一導電貫穿基板通路連接或結構(例如本文中所描述之形成於貫穿基板通路開口335中之一後側通路346)可延伸穿過基板322或322'及磊晶層324以將源極接點315耦合至接地。在其他實施例中，至RF電晶體放大器裸晶或裝置100之一端子(例如源極端子)之一接地連接可提供於主動區域外部，例如在裸晶100之一周邊區域中。在一些實施例中，例如在其中期望接近接地之應用中，裸晶100之後側100b上之一後金屬層345可提供一後側接地平面。
如圖2中所展示，電晶體結構300可進一步包含相鄰於前側100f之一或多個介電或絕緣層(繪示為350、355及360)。第一絕緣層350可直接接觸半導體層結構390之上表面(例如接觸磊晶層324之上表面324A)。第二絕緣層355可形成於第一絕緣層350上，且第三絕緣層360可形成於第二絕緣層355上。亦應瞭解，一些實施例中可包含少於或多於三個絕緣層。絕緣層350、355及/或360之一或多者可充當電晶體結構300之鈍化層。絕緣層350、355、360可為介電材料，諸如氮化矽(Six Ny )、氮化鋁(AlN)、二氧化矽(SiO2 )、氮氧化矽及/或其他適合保護材料，例如氧化鎂、氧化鈧、氧化鋁及/或氮氧化鋁。更一般而言，絕緣層350、355、360可為一單一層或可包含具有均勻及/或不均勻組成之多個層，及/或可厚至足以在歐姆接點之一後續退火期間保護(若干)下伏磊晶層324 (例如提供源極接點315及/或汲極接點305)。
源極接點315、汲極接點305及閘極接點310可形成於相鄰於裸晶100之前側100f之第一絕緣層350中。在一些實施例中，閘極接點310之至少一部分可位於第一絕緣層350之一表面上。在一些實施例中，閘極接點310可形成為一T形閘極及/或一γ閘極，其形成依舉例方式討論於美國專利第8,049,252號、美國專利第7,045,404號及美國專利第8,120,064號中，該等專利之全部揭示內容以引用的方式併入本文中。第二絕緣層355可形成於第一絕緣層350上及汲極接點305、閘極接點310及源極接點315之部分上。
各自金屬接點365可形成為延伸穿過第二絕緣層355中之開口以接觸接點305、310、315之一或多者，例如源極接點315及汲極接點305。例如，第二絕緣層355可經圖案化以形成暴露源極接點315及/或汲極接點305以放置金屬接點365之窗口。窗口可利用相對於源極接點315及/或汲極接點305之一圖案化遮罩及一低損壞蝕刻來蝕刻。導電金屬可形成於源極接點315及/或汲極接點305之暴露部分上以形成金屬接點365。
金屬接點365可直接接觸裸晶100之前側100f處之電晶體單元300之接點305、310、315之各自者。在圖1及圖2之實例中，金屬接點365提供於汲極接點305及源極接點315上。然而，在其他實施例中，金屬接點365可提供於裸晶100之前側100f處之所有三個FET端子(源極、閘極及汲極)上。此外，金屬接點365可提供至閘極匯流排310b及汲極匯流排305b之連接以(例如)提供外部輸入/輸出連接(例如提供輸入信號至閘極310及自汲極305輸出信號)。特定言之，在一些實施例中，金屬接點365可提供閘極匯流排310b及汲極匯流排305b與提供輸入/輸出連接之各自線接合之各自著陸/接觸墊之間的連接。
金屬接點365可含有金屬或其他高度導電材料，其包含(例如)銅、鈷、金及/或一複合金屬。為易於說明，圖1中未繪示第二絕緣層355、第三絕緣層360及金屬接點365。第三絕緣層360 (具有類似或不同於絕緣層350及/或355之組成)可作為一最終鈍化層形成於金屬接點365上，最終鈍化層可經圖案化以界定暴露用於電連接(例如用於至一或多個外部裝置之「晶片外」輸入及/或輸出連接及/或用於接地連接)之金屬接點365之開口325。因此，金屬接點365可界定輸入(例如閘極)、輸出(例如汲極)及/或接地(例如源極)接觸墊或端子，其等可直接或間接連接至裸晶100之一或多個電晶體結構300之對應端子(例如一FET (諸如一HEMT或LDMOS電晶體)之閘極端子310、汲極端子305及源極端子315)。
本文中參考圖2之電晶體結構300來描述根據本發明之實施例之用於製造前側柱、後側通路及/或後側被動裝置之進一步操作。
圖3A至圖3D係繪示根據本發明之一些實施例之製造包含前側柱結構之電晶體結構之方法的橫截面圖。特定言之，圖3A至圖3D之操作繪示用於形成包含無至裝置之後側之導電貫穿基板通路連接之電晶體單元300之裝置100之一程序序列，其使用一整體背面研磨程序來減小基板322之厚度用於裸晶單粒化。
現參考圖3A，在暴露圖2中用於晶片外連接之金屬接點365之後，在裸晶100之前側100f上之金屬接點365上形成各自導電連接366 (本文中指稱前側連接或柱)。前側柱366在平面圖中可具有卵形或圓形形狀(例如類似或對應於暴露金屬接點365之開口325)。在一些實施例中，前側柱366可為相對較厚導電電鍍結構。例如，前側柱366可為鍍Cu或其他金屬之結構。因此，前側柱366可提供裝置100之一或多個端子(例如輸入、輸出、接地)與(例如)作為一「覆晶」(其中裝置100由相鄰於裝置100之前側100f之柱366附著及電連接至其上之一基板或(若干)裝置)及/或一堆疊多晶片封裝中之一或多個外部裝置之間的電連接。如圖3A中所展示，焊料層367可提供於前側柱366上用於電連接及/或附著。另外，取決於封裝整合，前側柱366可提供一些晶片間或晶片與板分離，增加自裝置100之前側100f散熱，增大機械強度，及/或(尤其在一「覆晶」封裝中)藉由允許連接墊或柱遠離裸晶100之邊緣或周邊放置來增加設計靈活性。
如圖3B中所展示，包含自其突出之前側柱366之裝置100之前側100f經「翻轉」且(例如)由暫時晶圓膠328附著(前側向下)至一晶圓載體326。晶圓載體326可為經組態以增大勁度且因此在後續製程期間支撐及保護前側柱366之任何基板或結構。
特定言之，裝置或裸晶100可為形成於一共同晶圓上之複數個裸晶之一者，因此，製造裝置100可包含(例如)藉由一切割或鋸切程序來自晶圓上之其他裸晶單粒化。取決於基板322之材料，可藉由減小基板322之厚度來促進單粒化。例如，在一些實施例中，基板322可為具有可使單粒化隨著厚度增大而更困難之一硬度之材料(諸如碳化矽)。
因此，如圖3C中所展示，減小基板322之一厚度用於單粒化。在一些實施例中，可使用一研磨器(諸如一橫切進給或深切緩進研磨器)來減小基板322之厚度。在其他實施例中，可在研磨或不研磨之情況下使用研光、化學或反應性離子蝕刻或此等方法之組合來減小基板322之厚度。在其他實施例中，可使用蝕刻來處理基板322之後側以減小可由薄化操作導致之基板322之損壞。例如，共同讓與之美國專利第7,291,529號、美國專利第7,932,111號、美國專利第7,259,402號及美國專利第8,513,686號中描述薄化一晶圓之方法，該等專利之全部揭示內容以引用的方式併入本文中。在一些實施例中，可將基板322薄化至約40 μm至約100 μm之間的一厚度。在其他實施例中，將基板322薄化至約50 μm至約75 μm之間的一厚度。
晶圓載體326及/或藉由暫時膠328之其附著件支撐及保護裝置100之前側柱366免受由薄化基板322誘發之應力。藉此，基板322'歸因於後側研磨或其他薄化程序而具有一減小但實質上均勻厚度。如圖3D中所展示，在薄化基板322'之後，包含電晶體結構300-1之裝置100自晶圓載體326拆卸或否則剝離且準備用於後續程序中之單粒化及安裝(例如在圖10至圖12所繪示之一封裝中)。
圖4A至圖4C係繪示根據本發明之一些實施例之製造包含前側柱結構及用於裸晶單粒化之溝渠之電晶體結構之方法的橫截面圖。特定言之，圖4A至圖4C之操作繪示用於形成包含無至裝置之後側之導電貫穿基板通路連接之電晶體單元300之裝置100之一程序序列，其使用前側圖案化來選擇性減小特定區域中基板322之厚度用於裸晶單粒化。
現參考圖4A，在暴露圖2中用於晶片外連接之金屬接點365之後，在裝置100之前側100f之區域中選擇性形成前側溝渠(或「切割道」) 373。溝渠373延伸穿過磊晶層324且部分進入基板322，使得其內包含溝渠373之基板322之部分具有一減小厚度(如溝渠373之底面或「底層」與基板322之後側之間所界定)。基板322之減小厚度可足以在柱形成期間提供穩定性，同時允許後續單粒化。例如，基板322可具有約500 μm至約1000 μm之一厚度，而溝渠373可延伸至基板322中以在溝渠373之底層處提供約40 μm至約200 μm之間的一剩餘厚度，例如約60 μm至約150 μm之間的一厚度。溝渠373可由一選擇性圖案化程序形成，例如藉由在裝置100之前側100f上之暴露金屬接點365上形成一或多個遮罩圖案且執行一或多個選擇性蝕刻程序以移除由(若干)遮罩圖案暴露之磊晶層324之部分(及下伏基板322之對應部分)。隨後可移除(若干)遮罩圖案。
如圖4B中所展示，在裝置100之前側100f中形成溝渠373之後，依類似或相同於上文參考圖3A所描述之方式之一方式在前側100f上之金屬接點365上形成各自導電前側柱366及焊料層367。可藉由在形成溝渠373之後形成前側柱366來避免在溝渠形成及/或遮罩移除操作期間損壞前側柱366。
如圖4C中所展示，在具有由溝渠373界定之一減小厚度之基板322之部分處自包含複數個裸晶之一晶圓單粒化裸晶100。例如，歸因於溝渠373之底層與基板322之後側之間的基板322之減小厚度，可在不執行一背面研磨程序以薄化基板322之情況下利用一切割或鋸切程序來分離裸晶100與晶圓。在單粒化之後，裸晶100之側壁或邊緣100e可包含相鄰於前側100f之第一部分371 (例如界定溝渠373之側壁之基板322之部分)，其具有不同於相鄰於後側100b之第二部分372 (例如經受切割、鋸切或其他單粒化程序之基板322之部分)之表面特性(例如傾斜角及/或表面粗糙度)。例如，由選擇性蝕刻程序形成之側壁或邊緣100e之第一部分371可具有不同於由切割或鋸切程序形成之第二部分372之斜度及/或表面粗糙度。切割鋸之寬度可窄於溝渠373之寬度以藉此在基板322之邊緣100e處界定第一部分371與第二部分372之間的一突出唇緣374。因而，即使形成於包括具有一高硬度之材料(諸如SiC)之一晶圓或基板322上，但可在不執行基板薄化操作之情況下單粒化裝置100。所得電晶體結構300-2藉此包含具有增大厚度(相對於電晶體結構300-1之基板322')之一基板322，其可(例如)在後續處理中增大堅固性。在一些實施例中，單粒化裸晶100可包含具有約50 μm至約200 μm (例如約75 μm至約175 μm或約100 μm至約150 μm)之一厚度之一基板322。在一些實施例中，單粒化裸晶100可包含具有大於約200 μm (例如約200 μm至約500 μm或約500 μm至約800 μm)之一厚度之一基板322。
在圖3A至圖3D及圖4A至圖4C之實施例中，電晶體結構300-1及300-2無至閘極接點310、源極接點315或汲極接點305之導電貫穿基板通路連接。確切言之，如圖9A中所展示，導電連接/前側柱366可用於(例如)藉由將裸晶100「翻轉」至一基板920a (例如一印刷PCB或RDL結構)上使得前側柱366 (例如)由焊料層367實體附著及電連接至對應導電跡線911用於電信號路由來提供晶片外電連接。一RDL結構係指具有導電層圖案及/或導電通路結構之一基板或層壓板。RDL結構可使用半導體處理技術來製造，例如藉由將導電及絕緣層及/或圖案沈積於一基底材料上且藉由在結構內形成通路及銅路由圖案用於透過RDL結構傳輸信號。在一些實施例中，可藉此減少或消除需要及/或使用線接合(其會引入會減小或否定阻抗匹配網路及/或諧波終止電路之有效性之串聯電感，尤其在較高頻RF應用中)。
本文中所描述之進一步實施例係針對提供至閘極接點310、源極接點315及/或汲極接點305之導電貫穿基板通路連接(或「導電通路」)之裝置及製造方法。例如，一些實施例可包含經組態以將源極接點315連接至一電接地之後側通路，且可進一步包含用於提供一後側接地平面之一後金屬層。儘管可製造性會受限於後側薄化之後的晶圓處置量及/或前側柱結構之幾何形狀，但本文中所描述之進一步實施例可解決此等及/或其他限制。
圖5A至圖5F係繪示根據本發明之一些實施例之製造包含前側柱結構及至裝置之後側之導電貫穿基板通路連接之電晶體結構之方法的橫截面圖。特定言之，圖5A至圖5F之操作繪示用於使用少至一個晶圓載體接合步驟或程序(因為晶圓接合操作會受限於前側柱之幾何形狀)來形成包含電晶體單元300之裝置100之一程序序列。
現參考圖5A，在暴露圖2中用於晶片外連接之金屬接點365之後，依類似或相同於上文參考圖3A所描述之方式之一方式在裸晶100之前側100f上之金屬接點365上形成各自導電前側柱366及焊料層367。如圖5B中所展示，包含自其突出之前側柱366之裝置100之前側100f依類似或相同於上文參考圖3B所描述之方式之一方式「翻轉」且(例如)由暫時晶圓膠328附著(前側向下)至一晶圓載體326。在圖5C中，依類似或相同於上文參考圖3C所描述之方式之一方式(例如由一均勻後側研磨程序)減小基板322之一厚度用於單粒化及通路形成兩者。晶圓載體326 (及/或藉由暫時膠328之其附著件)支撐及保護裝置100之前側柱366免受由薄化基板322誘發之應力。藉此，基板322'歸因於後側研磨或其他薄化程序而具有一減小但實質上均勻厚度。
如圖5D中所展示，形成穿過基板322'及磊晶層324之一通路開口335以暴露接點305、310、315之一者之一部分(參考源極接點315來繪示)。特定言之，通路開口335自裸晶100之後側100b (由基板322'之一後表面322B界定)延伸，且穿過基板322'及磊晶層324而至磊晶層324之表面324A，使得源極接點315之一底側或下表面由通路開口335暴露。通路開口335在平面圖中可具有一橢圓形或多邊形形狀。在一些實施例中，通路開口335之側壁可相對於基板322'之後表面322B傾斜及/或歪斜。例如，通路開口335之一尺寸(例如直徑或面積)「A」在基板322'之後表面322B中之開口處可大於在源極接點315相鄰處。
熟習技術者應瞭解，通路開口335可藉由遮罩及蝕刻技術來形成。例如，通路開口335可藉由濕式或乾式蝕刻來形成。在一些實施例中，源極接點315可在通路開口335之形成期間充當一蝕刻停止材料。在一些實施例中，通路開口335可經蝕刻使得通路開口335之側壁可相對於基板322'之後表面322B傾斜或歪斜。在一些實施例中，蝕刻程序可基於一各向異性蝕刻平台或處理條件，其中蝕刻化學物及/或其他程序參數經調整使得通路開口335之側壁具有一傾斜或歪斜形狀。即，用於界定通路開口335之蝕刻程序可包含各向異性及各向同性蝕刻態樣之一組合以達成允許在溝渠或開口335之側壁上覆蓋足夠金屬之一所要側壁斜度。歸因於蝕刻，通路開口335之一最大尺寸A可相鄰於基板322'之後表面322B。通路開口335之尺寸A亦可與基板322'之一厚度相關，因為較厚基板322之蝕刻可導致較寬通路開口335。因此，減小基板322'之厚度可形成具有一較小尺寸A之通路開口335，其可減小裝置100之總體大小且減小電感。即，用於薄化基板322'之操作可提供關於通路形成之額外優點。
如圖5E中所展示，一金屬層345沈積或否則形成於基板322'之後表面322B上且亦沈積或否則形成於通路開口335之側壁及一底面上以界定一導電貫穿基板通路連接或後側通路346。後金屬層345及後側通路346可包含接觸源極接點315以將電信號耦合至源極接點315之(若干)導電層。例如，後金屬層345可包含諸如鈦、鉑及/或金之一導電金屬。在圖5A至圖5F之實例中，後金屬層345可經組態以將源極接點315耦合至一電接地。更一般而言，後金屬層345及其耦合之一參考信號可由延伸穿過通路開口335之導電通路346電連接至裝置接點305、310、315之一者。
如圖5F中所展示，在形成後金屬層345之後，包含電晶體結構300-3之裝置100自晶圓載體326拆卸或否則剝離且準備用於後續程序中之單粒化及安裝(例如在圖10至圖12所繪示之一封裝中)。因而，前側柱366可提供至裝置100之前側100f上之一或多個端子(例如輸入、輸出、接地)之連接，且後金屬層345/後側通路346可提供至裝置100之後側100b上之端子(例如輸入、輸出、接地)之另一者之連接。
在一些實施例中，如圖9B中所展示，包含圖5F之電晶體結構300-3之裸晶100可翻轉至一封裝基板920b (例如一PCB或RDL結構)上，使得前側柱366實體附著及電連接至由基板920b提供之對應導電跡線911用於透過基板電信號路由。在其他實施例中，如圖9C中所展示，包含電晶體結構300-3之裸晶100可安裝於一封裝基板920c (例如一熱增強封裝之一導電凸緣)上，使得後金屬層345實體附著及電連接至由基板920c提供之一導熱散熱器用於透過基板電信號路由(例如耦合至一電接地)及傳熱兩者。例如，因為SiC基板322'可為一良好熱導體，所以裸晶100可安裝於散熱器(其可實施為所展示之一導電凸緣920c或包含一散熱器之一PCB或RDL結構)上，其中後側向下。使用圖9C中所展示之定向，例如，在一堆疊組態中，一或多個額外裸晶或被動組件(諸如IPD)可電連接至柱366以與基板920c對置。在一些實施例中，(若干)裸晶及/或(若干)被動組件可用於將柱366之一或多者(例如汲極連接柱366)電連接至一封裝引線，例如2020年4月3日申請之共同擁有之美國臨時專利申請案第63/004,760號中所描述，該申請案之揭示內容以引用的方式併入本文中。
圖6A及圖6B係繪示根據本發明之一些實施例之製造包含前側柱結構及裸晶100之一後側上之被動組件之電晶體結構之方法的橫截面圖。特定言之，形成後金屬層345可用於藉由在裝置100之後側100b上之後金屬層345上提供被動裝置375 (即，諸如電阻器375r之電阻性組件及/或諸如電容器375c及/或電感器375l之電抗性組件)來增加裝置整合。被動裝置375可為在裝置100之後側100b上用於實施一或多個功能區塊之離散組件，諸如阻抗匹配電路、諧波濾波器、耦合器、平衡-不平衡轉換器及功率組合器/分配器。例如，離散組件375可界定一RF功率放大器之一輸入或輸出阻抗匹配電路及/或一諧波終止電路之至少一部分。在一些實施例中，在裝置100之後側100b上實施阻抗匹配電路及/或諧波終止電路可減小或消除與至此匹配電路系統之晶片外連接(例如使用線接合)相關聯之複雜性。在一些實施例中，被動電路系統375可由後側通路346連接至相鄰於裝置100之前側100f之主動電晶體單元300。然而，應瞭解，在一些實施例中，可不存在後側通路346及/或前側柱366。
在一些實施例中，被動裝置375可包含整合被動裝置(IPD)。IPD包含被動電組件且可使用諸如薄膜及/或光微影處理之標準半導體處理技術來製造。IPD可為可覆晶安裝或可線接合組件且可包含諸如矽、氧化鋁或玻璃之薄膜基板。
現參考圖6A，在圖5E中形成一第一後金屬層345之後，在裝置100之後側100b上之第一後金屬層345及通路開口335中之後側通路346上形成一絕緣體層370。絕緣體層370可包含一或多個介電材料，諸如氮化矽(Six Ny )、氮化鋁(AlN)、二氧化矽(SiO2 )。被動裝置375形成於絕緣體層370上，例如藉由形成及圖案化一第二後金屬層以界定一或多個離散電容器375c (例如由第二後金屬層之圖案化部分、第一後金屬層345及其等之間的絕緣體層370之部分界定)、一或多個離散電感器375l (例如由經圖案化以界定導電跡線/線圈之第二後金屬層之部分界定)及/或一或多個離散電阻器375r (例如由經圖案化以界定電阻性分段之第二後金屬層之部分界定)。在基板322'及磊晶層324安裝至晶圓載體326 (例如由暫時膠328)時形成絕緣體層370及被動裝置375以保護裝置100之前側100f上之導電柱366免受應力。
如圖6B中所展示，在形成被動裝置375之後，包含電晶體結構300-4之裝置100自晶圓載體326拆卸或否則剝離且準備用於後續程序中之單粒化及安裝(例如在圖10至圖12所繪示之一封裝中)。因而，前側柱366可提供至裝置100之前側100f上之一或多個端子(例如輸入、輸出、接地)之連接，且後金屬層345上之被動電路系統可實施裝置100之一或多個端子與一外部裝置或裝置100之後側100b上之接地連接之間的匹配電路系統(例如輸入/輸出阻抗匹配電路或諧波終止電路)。
在一些實施例中，包含圖6B之電晶體結構300-4之裝置100可依類似或相同於參考圖9B所描述之方式之一方式由前側柱366連接至一基板(例如一印刷電路板(PCB)或重佈層(RDL)結構)。即，裸晶100可翻轉至一封裝基板上，使得前側柱366實體附著及電連接至由基板提供之對應導電跡線用於透過基板電信號路由。在其他實施例中，包含電晶體結構300-4之裝置100可依類似或相同於參考圖9C所描述之方式之一方式連接至一基板(後側向下)，其中一或多個額外金屬層及/或保護介電層提供於後側100b與基板之間以保護及隔離被動裝置375。
圖7A至圖7G係繪示根據本發明之一些實施例之使用多晶圓載體接合來製造包含具有導電貫穿通路結構之前側柱結構之電晶體結構之方法的橫截面圖。特定言之，圖7A至圖7G之操作繪示用於使用多晶圓載體接合步驟或程序來形成包含電晶體單元300之裝置100以避免在存在前側柱時附著晶圓載體之一程序序列，其可允許具有更具侵害性幾何形狀之更多前側柱，例如，前側柱之縱橫比(高度:寬度)比一些單晶圓載體接合實施方案增大2倍至5倍。
現參考圖7A，在暴露圖2中用於晶片外連接之金屬接點365之後，裝置100經「翻轉」且(例如)由暫時晶圓膠328附著(前側向下)至一第一晶圓載體326。在圖7B中，依類似或相同於上文參考圖3C所描述之方式之一方式(例如由一均勻後側研磨程序)減小基板322之一厚度用於單粒化及通路形成兩者。藉此，基板322'歸因於後側研磨或其他薄化程序而具有一減小但實質上均勻厚度。
如圖7C中所展示，當裝置100仍附著至第一晶圓載體326時，依類似或相同於上文參考圖5D所描述之方式之一方式形成穿過基板322'及磊晶層324之通路開口335以暴露接點305、310、315之一者之一部分(參考源極接點315來繪示)。在圖7D中，依類似或相同於上文參考圖5E所描述之方式之一方式在基板322之後表面322B上且亦在通路開口335之側壁及一底面上沈積或否則形成一後金屬層345以界定一後側通路346。
如圖7E中所展示，在形成後金屬層345之後，裝置100再次經「翻轉」且(例如)由暫時晶圓膠329附著(後側向下)至一第二晶圓載體327。裝置100亦自晶圓載體326拆卸或否則剝離。在圖7F中，各自導電前側柱366及焊料層367依類似或相同於上文參考圖3A所描述之方式之一方式形成於前側100f上之金屬接點365上。如圖7G中所展示，在形成導電前側柱366之後，包含電晶體結構300-3之裝置100依類似或相同於上文參考圖5F所描述之方式之一方式自第二晶圓載體327拆卸或否則剝離且準備用於後續程序中之單粒化及安裝(例如在圖10至圖12所繪示之一封裝中)。
圖8A至圖8D係繪示根據本發明之一些實施例之製造包含前側柱結構及裸晶之一後側上之被動裝置之電晶體結構之方法的橫截面圖，其使用根據本發明之一些實施例之多晶圓載體接合。
現參考圖8A，在圖7D中形成後金屬層345之後，例如，依類似或相同於上文參考圖6A所描述之方式之一方式，在裝置100之後側100b上之後金屬層345及通路開口335中之後側通路346上形成一絕緣體層370，且在絕緣體層370上形成被動裝置375 (其包含一或多個電容器375c、一或多個電感器375l及/或一或多個電阻器375r)。在基板322'及磊晶層324安裝至第一晶圓載體326 (例如由暫時膠328)時形成絕緣體層370及被動裝置375。
如圖8B中所展示，在形成被動裝置375之後，裝置100依類似或相同於上文參考圖7E所描述之方式之一方式再次「翻轉」且(例如由暫時晶圓膠329)附著(後側向下)至一第二晶圓載體327且裝置100自第一晶圓載體326拆卸或否則剝離。在圖8C中，各自導電前側柱366及焊料層367依類似或相同於上文參考圖7F所描述之方式之一方式形成於前側100f上之金屬接點365上。如圖8D中所展示，在形成導電前側柱366之後，裝置100依類似或相同於上文參考圖7G所描述之方式之一方式自第二晶圓載體327拆卸或否則剝離。包含電晶體結構300-4之裝置100依類似或相同於上文參考圖6B所描述之方式之一方式準備用於後續程序中之單粒化及安裝(例如在圖10至圖12所繪示之一封裝中)。
儘管主要參考HEMT電晶體結構來描述，但應瞭解，根據本發明之實施例之製程及電晶體結構不受限於此。例如，本文中所描述之裝置及製造方法可應用於其他電晶體結構，其包含(但不限於)垂直或橫向MOSFET結構，其中閘極接點310與磊晶層324之表面由氧化物或其他絕緣層分離。在具有一橫向結構之一裝置中，裝置之端子(例如一功率MOSFET裝置之汲極、閘極及源極端子)位於一半導體層結構之相同主表面(即，頂部或底部)上。相比而言，在具有一垂直結構之一裝置中，至少一端子提供於半導體層結構之各主表面上(例如，在一垂直MOSFET裝置中，源極可位於半導體層結構之頂面上且汲極可位於半導體層結構之底面上)。包含一MOSFET電晶體之垂直功率半導體裝置可具有其中電晶體之閘極電極形成於半導體層結構之頂部上之一標準閘極電極設計，或替代地可具有埋藏於半導體層結構內之一溝渠中之閘極電極，通常指稱閘極溝渠MOSFET。
圖10係繪示根據本發明之一些實施例之包含一RF電晶體放大器裸晶100之一包覆模製型積體電路裝置封裝之一實例的一橫截面圖。如圖10中所展示，封裝1000包含一裝置100，其具有類似於本文中所描述之任何實施例之組件及連接(依舉例方式參考電晶體結構300-4展示)，組件及連接經翻轉且由前側柱366及裸晶附著材料層(例如焊料層367)安裝至一基板1020 (諸如一PCB或RDL結構)上之各自導電跡線1021。在圖10之實例中，一包覆模製型封裝材料1013實質上包圍或囊封裝置100，同時經由線接合連接1025來接至封裝引線(例如閘極及汲極引線) 1011i、1011o (統稱1011)以連接至封裝1000外部之電路或裝置。包覆模製件1013可由一塑膠或一塑膠聚合物化合物形成以藉此提供保護免受外部環境。包覆模製型封裝材料1013之一些優點包含封裝1000之減小總高度或厚度及引線1011之配置及/或引線1011之間的間距之設計靈活性。
特定言之，在圖10之實例中，一輸入引線1011i由一線接合1025、裸晶100之後側100b上界定一輸入阻抗匹配網路之被動裝置375之一或多者及至閘極310之一貫穿基板通路(在所繪示之橫截面外部)耦合至閘極310；輸出引線1011o由一線接合1025、導電跡線1021及對應前側柱366耦合至汲極305；且源極315透過對應前側柱366來接地。儘管圖10繪示使用後側被動裝置375僅用於輸入阻抗匹配，但應瞭解，後側被動裝置375之一或多者可類似地用於輸出阻抗匹配(其中線接合1025將輸出引線1011o連接至後側100b處之一或多個被動裝置375)或用於輸入及輸出兩種阻抗匹配，如圖11及圖12之實例中所展示。同樣地，儘管繪示為透過前側柱366來提供至源極315之接地連接，但在其他實施例中，至源極315之接地連接可使用通路346來實施，在一些實施例中，被動裝置375之一或多者界定後側100b處之一諧波終止電路。
圖11及圖12係繪示根據本發明之一些實施例之包含一RF電晶體放大器裸晶100之熱增強積體電路裝置封裝之實例的橫截面圖。如圖11及圖12中所展示，開放腔封裝1100、1200包含裝置100，其具有類似於本文中所描述之任何實施例之組件及連接(依舉例方式參考電晶體結構300-4展示)，但安裝於一導電基底或凸緣1120、1220上且由熱增強封裝之一蓋部件1113、1213保護。特定言之，圖11繪示根據本發明之實施例之熱增強封裝之一第一實施方案(指稱一TEPAC封裝1100)，且圖12繪示根據本發明之實施例之熱增強封裝之一第二實施方案(指稱一T3PAC封裝1200)。在一些實施例中，凸緣1120、1220可提供裸晶100 (及/或封裝之其他組件)之一附著表面及用於耗散或否則傳輸由組件產生之熱至封裝1100、1200外部之導熱性(例如一散熱器)兩者。凸緣1120、1220亦可提供封裝1100、1200之端子之一者。例如，凸緣1120、1220可經組態以提供一電接地連接。
圖11之TEPAC封裝1100可為包含由一蓋部件1113及一框架部件(橫截面中展示為側壁1110f)界定之一上外殼之一基於陶瓷之封裝。蓋部件1113及/或側壁1110f可包含陶瓷材料(例如氧化鋁)且可界定包圍導電基底或凸緣1120上之裸晶100之一開放腔。蓋部件1113可使用環氧樹脂膠來膠合至側壁1110f。側壁1110f可經由硬焊來附著至基底1120。
圖12之T3PAC封裝1200亦可為包含一基底1220及具有一蓋部件1213及一框架部件(橫截面中展示為側壁1210f)之一上外殼之一基於陶瓷之封裝。蓋部件1213及側壁1210f類似地界定包圍導電基底或凸緣1220上之裸晶100之一開放腔。在封裝1200中，蓋部件1213可為一陶瓷材料(例如氧化鋁)，而側壁1210f可為一印刷電路板(PCB)。
在圖11及圖12中，凸緣1120、1220可為一導電材料，例如一銅層/層壓板或其一合金或金屬基質複合物。在一些實施例中，凸緣1120可包含銅鉬(CuMo)層、CPC (Cu/MoCu/Cu)或其他銅合金(諸如銅鎢CuW)及/或其他層壓板/多層結構。在圖11之實例中，凸緣1120可為附著側壁1110f及/或蓋部件1113之一基於CPC之結構。在圖12之實例中，凸緣1220可為(例如)藉由一導電膠來附著側壁1210f及/或蓋部件1213之一基於銅鉬(RCM60)之結構。
在圖11及圖12中，裸晶100之端子之一者(例如一源極接點315)可附著至凸緣1120、1220，且凸緣1120、1220因此可提供封裝1100、1200之源極引線。導電引線1111、1211可提供封裝1100之閘極及汲極引線，且附著至凸緣1120、1220且由各自側壁1110f、1210f支撐。在圖11及圖12之實例中，各自線接合1125、1225因此用於將封裝引線1111、1211連接至裸晶100以連接至封裝1100、1200外部之電路或裝置。
特定言之，在圖11及圖12之實例中，一輸入引線1111i、1211i由一線接合1125、1225、裸晶100之後側100b上界定一輸入阻抗匹配網路之被動裝置375之一或多者及至閘極310之一貫穿基板通路(在所繪示之橫截面外部)耦合至閘極310；輸出引線1111o、1211o由一線接合1125、1225、裸晶100之後側100b上界定一輸出阻抗匹配網路之被動裝置375之一或多者及至汲極305之一貫穿基板通路(在所繪示之橫截面外部)耦合至汲極305；且源極315透過對應前側柱366來接地。然而，應瞭解，後側被動裝置375可僅用於輸入阻抗匹配或僅用於輸出阻抗匹配。同樣地，在一些實施例中，後側被動裝置375可用於實施諧波終止。此外，在其他實施例中可省略線接合1125、1225且可使用不同電連接。更一般而言，本文中所描述之封裝1000、1100、1200可包含在使用或不使用後側被動裝置375之情況下將端子310、305、315電連接至封裝之輸入、輸出及/或接地引線之導電通路、線接合及/或導電柱之任何組合。
在圖中，導電柱366繪示為獨立的，未由其他不導電材料囊封。此等獨立柱366可提供包含(但不限於)減少RF寄生耦合(例如柱至柱、晶片至晶片/板及/或柱至晶片/板)之益處。然而，應瞭解，本文中所描述之具有導電柱366之任何實施例可進一步包含諸如一包覆模製件之一囊封材料，其在絕緣層350、355、360與附著基板之間位於柱366上或覆蓋柱366以對柱366提供額外保護(材料、濕度等等)及/或支撐。在一些實施例中，柱366係獨立的或由一囊封材料支撐可基於設計元素(例如功率、頻率、匹配電路系統、封裝等等)來變動。
本發明之實施例可組裝於基板或層壓板(例如一重佈層(RDL)層壓板)上且使用現代增強型晶圓級封裝技術來分批組裝。可藉由直接在裸晶100之後側上提供被動裝置375來減少或消除線接合程序以藉此減少製造時間、成本及封裝尺寸。裸晶100可包含一功率電晶體裝置之電晶體單元以(例如)界定一RF功率放大器。在一些實施例中，裸晶100可包含離散多級及單晶微波積體電路(MMIC)及/或多路徑(例如多赫蒂(Doherty))電晶體裝置。
本發明之實施例可用於各種蜂巢式基礎設施(CIFR) RF功率產品(其包含(但不限於) 5 W、10 W、20 W、40 W、60 W、80 W及不同頻帶)中，例如用於5G及基地台應用。本發明之實施例亦可應用於雷達及MMIC型應用。更一般而言，本發明之實施例可應用於GaN HEMT離散及RF IC技術及功率MOSFET、肖特基或可使用線接合來外部連接及/或可受益於被動裝置元件之整合之任何裝置。
本文已參考其中展示實例性實施例之附圖來描述各種實施例。然而，此等實施例可依不同形式體現且不應被解釋為受限於本文中所闡述之實施例。確切言之，提供此等實施例來使本發明透徹完全且向熟習技術者完全傳達發明概念。將易於明白對實例性實施例之各種修改及本文中所描述之一般原理及特徵。在圖式中，層及區域之大小及相對大小未按比例展示且在一些例項中可為了清楚而放大。
應瞭解，儘管術語「第一」、「第二」等等在本文中可用於描述各種元件，但此等元件不應受限於此等術語。此等術語僅用於使元件彼此區分。例如，在不背離本發明之範疇之情況下，一第一元件可被稱為一第二元件，且類似地，一第二元件可被稱為一第一元件。如本文中所使用，術語「及/或」包含相關聯列項之一或多者之任何及所有組合。
本文中所使用之術語僅用於描述特定實施例且不意欲限制本發明。如本文中所使用，除非內文另有明確指示，否則單數形式「一」及「該」意欲亦包含複數形式。應進一步瞭解，本文中所使用之術語「包括」及/或「包含」特指存在所陳述之特徵、整體、步驟、操作、元件及/或組件，但不排除存在或添加一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組。
除非另有界定，否則本文中所使用之所有術語(其包含技術及科學術語)具有相同於本發明所屬技術之一般者通常所理解之含義之含義。應進一步瞭解，除非本文中明確界定，否則本文中所使用之術語應被解譯為具有與其在本說明書之內文及相關技術中之含義一致之一含義且不應在一理想或過度正式意義上解譯。
應瞭解，當諸如一層、區域或基板之一元件被認為「在另一元件上」、「附著」至另一元件上或延伸「至另一元件上」時，其可直接在該另一元件上或亦可存在介入元件。相比而言，當一元件被認為「直接在另一元件上」或「直接附著」至另一元件上或「直接延伸至另一元件上」時，不存在介入元件。亦應瞭解，當一元件被認為「連接」或「耦合」至另一元件時，其可直接連接或耦合至該另一元件或可存在介入元件。相比而言，當一元件被認為「直接連接」或「直接耦合」至另一元件時，不存在介入元件。
諸如「下方」或「上方」或「上」或「下」或「水平」或「橫向」或「垂直」之相對術語在本文中可用於描述一元件、層或區域與另一元件、層或區域之關係，如圖中所繪示。應瞭解，除圖中所描繪之定向之外，此等術語意欲亦涵蓋裝置之不同定向。
本文中參考橫截面說明圖(其係本發明之理想化實施例(及中間結構)之示意性說明圖)來描述本發明之實施例。為清楚起見，可放大圖式中之層及區域之厚度。另外，預期由(例如)製造技術及/或容限導致之自說明圖之形狀之變動。因此，本發明之實施例不應被解釋為受限於本文中所繪示之區域之特定形狀，而是包含(例如)由製造導致之形狀偏差。在所繪示之實施例中，由虛線繪示之元件可為選用的。
相同元件符號係指所有相同元件。因此，可參考其他圖式來描述相同或類似元件符號，即使其未在對應圖式中提及及描述。此外，可參考其他圖式來描述未由元件符號標示之元件。
在圖式及說明書中，已揭示本發明之典型實施例，且儘管已採用特定術語，但其僅在一通用及描述性意義上使用且不用於限制，本發明之範疇闡述於以下申請專利範圍中。
100:裸晶/裝置 100b:後側 100e:側壁/邊緣 100f:前側 300:電晶體結構/電晶體單元 300-1:電晶體結構 300-2:電晶體結構 300-3:電晶體結構 300-4:電晶體結構 305:汲極接點/汲極指/端子 305b:汲極匯流排 310:閘極接點/閘極指/端子 310b:閘極匯流排 315:源極接點/源極指/端子 322:基板 322':基板 322A:上表面 322B:後表面 324:磊晶層 324A:上表面 325:開口 326:晶圓載體 327:第二晶圓載體 328:暫時晶圓膠 329:暫時晶圓膠 335:通路開口 345:後金屬層/後側金屬層 346:後側通路 350:第一絕緣層 355:第二絕緣層 360:第三絕緣層 365:金屬接點 366:導電連接/前側柱 367:焊料層 370:絕緣體層 371:第一部分 372:第二部分 373:前側溝渠 374:突出唇緣 375:被動裝置/離散組件/被動電路系統 375c:電容器 375l:電感器 375r:電阻器 390:半導體層結構 911:導電跡線 920a:基板 920b:封裝基板 920c:封裝基板/導電凸緣 1000:封裝 1011:引線 1011i:輸入引線 1011o:輸出引線 1013:包覆模製型封裝材料/包覆模製件 1020:基板 1021:導電跡線 1025:線接合 1100:開放腔封裝/TEPAC封裝 1110f:側壁 1111:封裝引線 1111i:輸入引線 1111o:輸出引線 1113:蓋部件 1120:導電基底/凸緣 1125:線接合 1200:開放腔封裝/T3PAC封裝 1210f:側壁 1211:封裝引線 1211i:輸入引線 1211o:輸出引線 1213:蓋部件 1220:導電基底/凸緣 1225:線接合 A:尺寸
圖1係根據本發明之一些實施例之一RF電晶體放大器裸晶或裝置之一示意性平面圖。
圖2係沿圖1之線II-II'取得之RF電晶體放大器裸晶之一電晶體結構之一示意性橫截面圖。
圖3A、圖3B、圖3C及圖3D係繪示根據本發明之一些實施例之製造包含前側柱結構之電晶體結構之方法的橫截面圖。
圖4A、圖4B及圖4C係繪示根據本發明之一些實施例之製造包含前側柱結構及用於裸晶單粒化之溝渠之電晶體結構之方法的橫截面圖。
圖5A、圖5B、圖5C、圖5D、圖5E及圖5F係繪示根據本發明之一些實施例之使用晶圓載體接合製造包含前側柱結構及導電通路之電晶體結構之方法的橫截面圖。
圖6A及圖6B係繪示根據本發明之一些實施例之製造包含前側柱結構及裸晶之一後側上之被動裝置之電晶體結構之方法的橫截面圖。
圖7A、圖7B、圖7C、圖7D、圖7E、圖7F及圖7G係繪示根據本發明之一些實施例之使用多晶圓載體接合製造包含前側柱結構及導電通路之電晶體結構之方法的橫截面圖。
圖8A、圖8B、圖8C及圖8D係繪示根據本發明之一些實施例之使用多晶圓載體接合製造包含前側柱結構及裸晶之一後側上之被動裝置之電晶體結構之方法的橫截面圖。
圖9A、圖9B及圖9C係繪示根據本發明之一些實施例之包含具有前側柱結構之電晶體結構之RF電晶體放大器裸晶之基板附著之實例的橫截面圖。
圖10、圖11及圖12係繪示根據本發明之一些實施例之包含具有電晶體結構之RF電晶體放大器裸晶或裝置之裝置封裝之實例的橫截面圖。
100b:後側
100f:前側
300-4:電晶體結構
305:汲極接點/汲極指/端子
310:閘極接點/閘極指/端子
315:源極接點/源極指/端子
322':基板
324:磊晶層
335:通路開口
345:後金屬層/後側金屬層
346:後側通路
350:第一絕緣層
355:第二絕緣層
360:第三絕緣層
365:金屬接點
366:導電連接/前側柱
367:焊料層
370:絕緣體層
375c:電容器
375l:電感器
375r:電阻器
390:半導體層結構

Claims (29)

  1. 一種積體電路裝置，其包括：一射頻(「RF」)電晶體放大器裸晶，其包括一第一表面、一第二表面、位於該第一表面與該第二表面之間且包括相鄰於該第一表面之複數個電晶體單元且包括有III族氮化物材料之一半導體層結構、及耦合至該等電晶體單元之端子，其中該第一表面係相鄰於該等電晶體單元的一前表面，而該第二表面係與該前表面相反的一後表面；及至少一被動電子組件，其位於該裸晶之該第二表面上且電連接至該等端子之至少一者；其中該至少一被動電子組件界定該裸晶之該第二表面上之該RF電晶體放大器之一輸入阻抗匹配電路、一輸出阻抗匹配電路及/或諧波終止電路之至少一部分。
  2. 如請求項1之積體電路裝置，其中該等端子包括由該等電晶體單元界定之一RF電晶體放大器之一輸入端子、一輸出端子及/或一接地端子。
  3. 如請求項1之積體電路裝置，其中該至少一被動電子組件係包括該裸晶之該第二表面上之一離散電容器、電感器及/或電阻器之至少一整合被動裝置(IPD)。
  4. 如請求項1之積體電路裝置，其進一步包括：一金屬層，其延伸於該裸晶之該第二表面上以將該至少一被動電子 組件電連接至該等端子之該至少一者。
  5. 如請求項4之積體電路裝置，其中該金屬層係一第一金屬層，且該積體電路裝置進一步包括：一絕緣體層，其位於該第一金屬層上以與該第二表面對置，其中該至少一被動電子組件位於該絕緣體層上以與該第一金屬層對置，且包括界定一或多個離散電容器、電感器及/或電阻器之一第二金屬層之圖案。
  6. 如請求項4之積體電路裝置，其進一步包括：至少一導電通路，其延伸至該裸晶之該第二表面及該半導體層結構中以將該裸晶之該第二表面上之該金屬層電連接至該等端子之該至少一者。
  7. 如請求項1之積體電路裝置，其中該裸晶包括該III族氮化物材料與該第二表面之間的碳化矽基板。
  8. 一種積體電路裝置，其包括：一射頻(「RF」)電晶體放大器裸晶，其包括一第一表面、一第二表面、位於該第一表面與該第二表面之間且包括相鄰於該第一表面之複數個電晶體單元且包括有III族氮化物材料之一半導體層結構、及耦合至該等電晶體單元之端子，其中該第一表面係相鄰於該等電晶體單元的一前表面，而該第二表面係與該前表面相反的一後表面；及 至少一被動電子組件，其位於該裸晶之該第二表面上且電連接至該等端子之至少一者；一或多個導電柱結構，其等自該裸晶之該第一表面突出超過其上的一或多個絕緣層且提供至該等端子之一或多者之電連接。
  9. 如請求項8之積體電路裝置，其進一步包括：一封裝基板，其包括一或多個導電連接，其中該一或多個導電柱結構將該裸晶附著至相鄰於該裸晶之該第一表面之該封裝基板，且將該等端子之該一或多者電連接至該一或多個導電連接。
  10. 一種積體電路裝置，其包括：一射頻(「RF」)電晶體放大器裸晶，其包括一第一表面、一第二表面、位於該第一表面與該第二表面之間且包括相鄰於該第一表面之複數個電晶體單元且包括有III族氮化物材料之一半導體層結構、及耦合至該等電晶體單元之端子，其中該第一表面係相鄰於該等電晶體單元的一前表面，而該第二表面係與該前表面相反的一後表面；一或多個導電柱結構，其等自該裸晶之該第一表面突出超過其上的一或多個絕緣層且電連接至該等端子之一或多者；及至少一導電通路，其延伸至該裸晶之該第二表面及該半導體層結構中且電連接至該等端子之至少一者。
  11. 如請求項10之積體電路裝置，其中該等端子包括由該等電晶體單元 界定之一RF電晶體放大器之一輸入端子、一輸出端子及/或一接地端子。
  12. 如請求項11之積體電路裝置，其中該一或多個導電柱結構提供至該輸入端子及/或該輸出端子之電連接，且其中該至少一導電通路提供至該接地端子之電連接。
  13. 如請求項10之積體電路裝置，其中該裸晶包括該裸晶之該半導體層結構與該第二表面之間的一基板，該至少一導電通路延伸穿過該基板，且該半導體層結構包括該基板上之一或多個磊晶層。
  14. 如請求項13之積體電路裝置，其中該基板包括碳化矽基板。
  15. 如請求項10之積體電路裝置，其進一步包括：一封裝基板，其包括一或多個導電連接，其中該一或多個導電柱結構包含獨立結構，該等獨立結構將該裸晶附著至相鄰於該裸晶之該第一表面之該封裝基板，且將該等端子之該一或多者電連接至該一或多個導電連接。
  16. 如請求項10之積體電路裝置，其進一步包括：一封裝基板，其包括至少一導電連接，其中該裸晶附著至相鄰於該裸晶之該第二表面之該封裝基板，且該至少一導電通路將該等端子之該至少一者電連接至該至少一導電連接。
  17. 如請求項11之積體電路裝置，其進一步包括：至少一被動電子組件，其位於該裸晶之該第二表面上，其中該至少一被動電子組件由該至少一導電通路電連接至該等端子之該至少一者。
  18. 一種製造一積體電路裝置之方法，該方法包括：形成一射頻(「RF」)電晶體放大器結構，該RF電晶體放大器結構包括一第一表面、一第二表面、位於該第一表面與該第二表面之間且包括相鄰於該第一表面之複數個電晶體單元且包括有III族氮化物材料之一半導體層結構、該半導體層結構與該第二表面之間的一基板、及耦合至該等電晶體單元之端子，其中該第一表面係相鄰於該等電晶體單元的一前表面，而該第二表面係與該前表面相反的一後表面；形成一或多個導電柱結構，該一或多個導電柱結構自該第一表面突出超過其上的一或多個絕緣層以提供至該等端子之一或多者之電連接；及單粒化該RF電晶體放大器結構以界定一RF電晶體放大器裸晶，該RF電晶體放大器裸晶包括具有約50微米至約200微米或更大之一厚度之該基板之一部分。
  19. 如請求項18之方法，其中延伸於該第一表面與該第二表面之間的該裸晶之一側壁包括相鄰於該第一表面之一第一部分，該第一部分具有不同於相鄰於該第二表面之一第二部分之一表面特性。
  20. 如請求項19之方法，其進一步包括：在該半導體層結構中形成一溝渠，該溝渠自該第一表面穿過該半導 體層結構延伸向該第二表面且進入該基板以界定該裸晶之該側壁之該第一部分。
  21. 如請求項20之方法，其中在形成該一或多個導電柱結構之前執行形成該溝渠。
  22. 如請求項20之方法，其中單粒化包括切穿或鋸穿該基板中之該溝渠之一底部以界定該裸晶之該側壁之該第二部分。
  23. 如請求項18之方法，其中該基板包括碳化矽。
  24. 一種製造一積體電路裝置之方法，該方法包括：形成一射頻(「RF」)電晶體放大器結構，該RF電晶體放大器結構包括一第一表面、一第二表面、位於該第一表面與該第二表面之間且包括相鄰於該第一表面之複數個電晶體單元且包括有III族氮化物材料之一半導體層結構、及耦合至該等電晶體單元之端子，其中該第一表面係相鄰於該等電晶體單元的一前表面，而該第二表面係與該前表面相反的一後表面；形成一或多個導電柱結構，該一或多個導電柱結構自該第一表面突出超過其上的一或多個絕緣層以提供至該等端子之一或多者之電連接；及形成至少一導電通路，該至少一導電通路延伸至該第二表面中且穿過該半導體層結構以提供至該等端子之至少一者之電連接。
  25. 如請求項24之方法，其中該RF電晶體放大器進一步包括該半導體層 結構與該第二表面之間的一基板，其中形成該至少一導電通路包括：將該第一表面附著至一晶圓載體；對該第二表面執行一薄化操作以減小該基板之一厚度；及回應於該薄化操作且在該第一表面附著至該晶圓載體之後形成延伸至該第二表面中之該至少一導電通路。
  26. 如請求項25之方法，其中在將該第一表面附著至該晶圓載體之前執行形成該一或多個導電柱結構。
  27. 如請求項25之方法，其中該晶圓載體係一第一晶圓載體，且其中形成該一或多個導電柱結構包括：自該第一晶圓載體剝離該第一表面；將該第二表面附著至一第二晶圓載體；及在該第二表面附著至該第二晶圓載體之後在該第一表面上形成該一或多個導電柱結構。
  28. 如請求項25之方法，其進一步包括：在該第一表面附著至該晶圓載體之後在該第二表面上形成至少一被動電子組件，其中該至少一被動電子組件由該至少一導電通路電連接至該等端子之該至少一者。
  29. 如請求項28之方法，其中形成該至少一被動電子組件包括： 回應於該薄化操作而在該第二表面上形成一第一金屬層；在該第一金屬層上形成與該第二表面對置之一絕緣體層；及在該絕緣體層上形成及圖案化與該第一金屬層對置之一第二金屬層，其中該至少一被動電子組件包括界定一或多個離散電容器、電感器及/或電阻器之該第二金屬層之圖案。
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