TWI813100B - 半導體結構與其製造方法 - Google Patents

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張維展
林長生
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Abstract

提供一種半導體結構。半導體結構包含導線架及子基材,子基材設置於導線架之上,其中子基材的厚度介於0~0.5微米。半導體結構也包含磊晶層,磊晶層設置於子基材之上。磊晶層包含緩衝層、通道層與及阻障層,緩衝層設置於子基材與通道層之間,而通道層設置於緩衝層與阻障層之間。半導體結構更包含元件層及內連接結構,元件層設置於阻障層之上,而內連接結構透過貫孔與磊晶層及/或元件層電性連接。

Description

半導體結構與其製造方法
本揭露實施例是有關於一種半導體結構與其製造方法,且特別是有關於一種回收基材的製造方法及其半導體結構。
氮化鎵系(GaN-based)半導體材料具有許多優秀的材料特性,例如高抗熱性、寬能隙(band-gap)、高電子飽和速率。因此,氮化鎵系半導體材料適合應用於高速與高溫的操作環境。近年來,氮化鎵系半導體材料已廣泛地應用於發光二極體(light emitting diode, LED)元件、高頻率元件,例如具有異質界面結構的高電子遷移率電晶體(high electron mobility transistor,HEMT)。
再者,隨著氮化鎵系半導體材料的發展,這些使用氮化鎵系半導體材料的半導體結構被應用於更嚴苛工作環境中,例如更高頻、更高溫或更高電壓。然而,在製造這些半導體結構的過程(例如,後端製程(backend process))中,可能面臨一些挑戰。舉例來說,將基材研磨以移除會造成浪費(即,無法重複使用),及/或包含基材的半導體結構在進行切割(dicing)或背面薄化(backside grinding, BG)時較為困難等。
因此,具有氮化鎵系半導體材料的半導體結構仍需進一步改善來克服所面臨的挑戰。
本揭露實施例包含一種半導體結構。半導體結構包含導線架及子基材,子基材設置於導線架之上。子基材的厚度介於0~0.5微米。半導體結構也包含磊晶層,磊晶層設置於子基材之上。磊晶層包含緩衝層、通道層與及阻障層,緩衝層設置於子基材與通道層之間,而通道層設置於緩衝層與阻障層之間。半導體結構更包含元件層及內連接結構,元件層設置於阻障層之上,而內連接結構透過貫孔與磊晶層及/或元件層電性連接。
本揭露實施例包含一種半導體結構的製造方法。半導體結構的製造方法包含以下步驟:提供基材;在基材之上形成磊晶層;在磊晶層之上形成元件層,以形成堆疊結構;提供承載基板,使元件層位於承載基板與基材之間;取下基材的至少一部分;在堆疊結構中形成至少一貫孔;形成至少一內連接結構覆蓋貫孔,其中內連接結構與磊晶層或元件層電性連接;以及將堆疊結構與內連接結構從承載基板轉移至導線架。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例,以簡化說明。當然,這些特定的範例並非用以限定。例如,若是本揭露實施例敘述了第一特徵部件形成於第二特徵部件之上或上方,即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例,亦可能包含了有其他的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間,而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。
應理解的是,額外的操作步驟可實施於所述方法之前、之間或之後,且在所述方法的其他實施例中,部分的操作步驟可被取代或省略。
此外,其中可能用到與空間相關用詞,例如「在… 之下」、「在… 的下方」、「下」、「在… 之上」、「在… 的上方」、「上」及類似的用詞,這些空間相關用詞係為了便於描述圖式中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係,這些空間相關用詞包括使用中或操作中的裝置之不同方位,以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位),則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
在說明書中,「約」、「大約」、「實質上」之用語通常表示在一給定值或範圍的20%之內,或10%之內,或5%之內,或3%之內,或2%之內,或1%之內,或0.5%之內。在此給定的數量為大約的數量,亦即在沒有特定說明「約」、「大約」、「實質上」的情況下,仍可隱含「約」、「大約」、「實質上」之含義。
除非另外定義,在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是,這些用語,例如在通常使用的字典中定義的用語,應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思,而不應以一理想化或過度正式的方式解讀,除非在本揭露實施例有特別定義。
以下所揭露之不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的,並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
根據本揭露的一些實施例,提供一種製造方法以形成半導體結構。透過本揭露實施例之半導體結構的製造方法,可將基材回收再利用,以降低整體製造成本。此外,也可降低切割或背面薄化(BG)的困難度與成本,並允許形成例如背面矽通孔(through silicon via, TSV)或重佈層(redistribution layer, RDL)。
第1圖至第3圖、第4A圖至第4D圖是根據本發明的一些實施例,繪示出製造半導體結構100的不同階段的剖面圖。應注意的是,為了更清楚顯示本揭露實施例的技術特徵,第1圖至第3圖、第4A圖至第4D圖中已省略半導體結構100的一些部件。
參照第1圖,在一些實施例中,提供基材10。基材10可包含陶瓷(ceramic)基材或含矽基材。在一些實施例中,基材10可為絕緣層上覆半導體(semiconductor-on-insulator, SOI)基材。在一些實施例中,基材10包含核心(core)及介電層(未詳細繪示於第1圖),介電層設置於核心之上及/或包覆(encapsulate)核心,且介電層可以為多層。舉例來說,介電層可位於核心的一個表面之上。或者,介電層可位於基材10的每個表面之上(即,介電層可包覆核心)。
核心可包含陶瓷材料,例如氮化鋁(aluminum nitride, AlN)、氮化鎵(GaN)、氮化鎵鋁(aluminum gallium nitride, AlGaN)、碳化矽(SiC)、氧化鋅(zinc oxide, ZnO)、三氧化鎵(gallium(III) trioxide, Ga 2O 3)、其他適合之材料或前述之組合,但本揭露實施例並非以此為限。陶瓷材料也可包含例如氧化釔(yttrium oxide,即,yttria)之黏合材料。
介電層可包含任何合適的介電材料,例如氧化矽(SiO 2)、氮化矽(SiN)、碳氮化矽、氮氧化矽、碳化矽、低介電常數介電材料、氧化鋁、氮化鋁、類似的材料或前述之組合,但本揭露實施例並非以此為限。
基材10可進一步包含導電層。導電層可包含經摻雜(例如,摻雜硼)的高導電材料。舉例來說,摻雜濃度可介於1×10 19cm -3至1×10 20cm -3,以提供高導電性。不同摻雜濃度之其他摻雜劑(例如,摻雜濃度在1×10 16cm -3至5×10 18cm -3之間的磷、砷、鉍等)也可用於提供適於在導電層中使用之N型或者P型半導體材料,但本揭露實施例並非以此為限。
參照第1圖,在一些實施例中,在基材10之上形成半導體層30。舉例來說,半導體層30可包含矽、鍺、氮化鋁(AlN)、氮化鎵(GaN)、氮化鋁鎵(AlGaN)、碳化矽(SiC)、其他適合之材料或前述之組合,但本揭露實施例並非以此為限。半導體層30可為單層或多層結構。半導體層30可藉由磊晶成長製程所形成,例如金屬有機化學氣相沉積(metal organic chemical vapor deposition, MOCVD)、氫化物氣相磊晶(hydride vapor phase epitaxy, HVPE)、分子束磊晶(molecular beam epitaxy, MBE)、其他適合之方法或前述之組合,但本揭露實施例並非以此為限。
參照第1圖,在一些實施例中,在基材10之上形成磊晶層40。具體而言,在半導體層30之上形成磊晶層40。舉例來說,磊晶層40可包含III-V族化合物半導體材料,例如氮化鎵(GaN)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、類似的材料或前述之組合。在一些實施例中,磊晶層40包含緩衝層41、通道層43及阻障層45,緩衝層41設置於基材10與通道層43之間,而通道層43設置於緩衝層41與阻障層45之間。舉例來說,緩衝層41、通道層43及阻障層45可透過可由磊晶成長製程依序成於基材10之上,例如化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、類似的製程或前述之組合,但本揭露實施例並非以此為限。
參照第1圖,在一些實施例中,在磊晶層40之上形成元件層50。舉例來說,元件層50可包含一或多種III-V族化合物半導體材料,例如p型氮化鎵(p-GaN)、類似的材料或前述之組合。在一些實施例中,元件層50包含導電結構,例如源極結構、汲極結構與閘極結構。然而,元件層50的詳細結構並未繪示於第1圖中。再者,元件層50也可包含任何合適的介電材料。介電材料的範例如前所述,在此將不再重複。元件層50可藉由沉積製程形成於磊晶層40之上,例如化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、類似的製程或前述之組合,但本揭露實施例並非以此為限。
如第1圖所示,在一些實施例中,在元件層50之上形成鈍化層60。舉例來說,鈍化層60可包含聚醯亞胺(polyimide, PI)或其他合適的絕緣材料。可藉由旋轉塗佈(spin coating)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(ALD)製程、高密度電漿化學氣相沉積(high density plasma CVD, HDPCVD)製程、其它合適的方法或前述之組合,將鈍化層60形成於元件層50之上,但本揭露實施例並非以此為限。在一些其他的實施例中,半導體結構100可不包含鈍化層60。
如第1圖所示,在一些實施例中,基材10、半導體層30、磊晶層40(其可包含緩衝層41、通道層43及阻障層45)、元件層50及鈍化層60(在一些其他的實施例中不包含鈍化層60)可視為堆疊結構SS。
參照第2圖,在一些實施例中,提供承載基板12,使元件層50位於承載基板12與基材10之間。具體而言,可將鈍化層60連接於承載基板12,使堆疊結構SS接合於承載基板12之上,但本揭露實施例並非以此為限。舉例來說,承載基板12可包含玻璃、陶瓷、藍寶石(sapphire)基底、類似的材料、其他合適的材料或前述之組合,但本揭露實施例並非以此為限。如第2圖所示,在一些實施例中,堆疊結構SS是被倒置以接合於承載基板12之上,使元件層50(及鈍化層60)位於承載基板12與磊晶層40之間。
參照第3圖,在一些實施例中,取下基材10的至少一部分,以將基材10的至少一部分從堆疊結構SS移除。舉例來說,可藉由化學蝕刻(例如,使用氫氟酸(hydrofluoric acid,HF)、氫氧化銨(ammonium hydroxide,NH 4OH)或任何合適的蝕刻劑所執行的濕式蝕刻)、智慧切割(smart cut)、雷射修整(laser trimming)或任何合適的方式將基材10的至少一部分從堆疊結構SS移除,但本揭露實施例並非以此為限。
具體而言,如第3圖所示,在一些實施例中,基材10的大部分(即,第3圖中的母基材10-1)被從堆疊結構SS移除,而基材10的另一部分(即,第3圖中的子基材10-2)保留於堆疊結構SS中,但本揭露實施例並非以此為限。在一些其他的實施例中,可將基材10從堆疊結構SS完全地移除。亦即,子基材10-2也可完整地被從堆疊結構SS移除。在一些實施例中,子基材厚度介於約0~0.5微米(μm)。此外,母基材10-1的材料可與子基材10-2的材料完全相同或部分相同。
參照第4A圖,在一些實施例中,在堆疊結構SS中形成多個貫孔H1(第4A圖中僅繪示一個貫孔H1)。在第4A圖所示的實施例中,從堆疊結構SS靠近子基材10-2(或半導體層30)的一側將子基材10-2(若未被移除)、半導體層30及磊晶層40圖案化,以形成貫孔H1。換言之,貫孔H1穿過子基材10-2、半導體層30及磊晶層40。此外,在一些實施例中,在將子基材10-2、半導體層30及磊晶層40圖案化的期間,也將元件層50的一部分圖案化。換言之,貫孔H1進一步穿過元件層50的一部分。
前述過程可視為圖案化製程。舉例來說,可在堆疊結構SS的上方(例如,子基材10-2或半導體層30之上)設置遮罩層(未繪示),接著使用此遮罩層作為蝕刻遮罩進行蝕刻製程,以將子基材10-2、半導體層30及磊晶層40圖案化。遮罩層可包含硬遮罩,且可由氧化矽(SiO 2)、氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、氮碳化矽(SiCN)、類似的材料或前述之組合所形成。遮罩層可為單層或多層結構。遮罩層的形成可包含沉積製程、光微影製程、其他適當之製程或前述之組合。舉例來說,沉積製程包含旋轉塗佈(spin-on coating)、化學氣相沉積、原子層沉積、類似的製程或前述之組合。舉例來說,光微影製程可包含光阻塗佈(例如旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking,PEB)、顯影(developing)、清洗(rinsing)、乾燥(例如硬烘烤)、其他合適的製程或前述之組合。
接著,如第4A圖所示,在一些實施例中,形成內連接結構70覆蓋貫孔H1,且內連接結構70與磊晶層40及/或元件層50電性連接。換言之,內連接結構70可形成於貫孔H1中。內連接結構70可作為元件層50的源極接觸件(source contact)或汲極接觸件(drain contact)。舉例來說,內連接結構70包含導電材料,例如金屬、金屬矽化物、類似的材料或前述之組合。金屬可包含銅(Cu)、金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、類似的材料、前述之合金或前述之組合。此外,可藉由物理氣相沉積、化學氣相沉積、原子層沉積、蒸鍍(evaporation)、濺鍍(sputtering)、類似的製程或前述之組合,在貫孔H1中形成內連接結構70。
如第4A圖所示,在一些實施例中,內連接結構70透過貫孔H1與元件層50電性連接。在一些實施例中,內連接結構70與元件層50直接接觸。此外,如第4A圖所示,內連接結構70從貫孔H1延伸至子基材10-2(或半導體層30)之上。亦即,內連接結構70的一部分設置於子基材10-2(或半導體層30)之上。
接著,如第4A圖所示,在一些實施例中,可選擇性地在內連接結構70之上形成導電保護層72與絕緣層74,絕緣層74覆蓋內連接結構70的一部分,而導電保護層72設置於未被絕緣層74覆蓋的內連接結構70之上。換言之,絕緣層74可暴露導電保護層72。舉例來說,導電保護層72可包含鎳(Ni)、金(Au)或其他合適的導電材料,用以保護內連接結構70。此外,可藉由物理氣相沉積、化學氣相沉積、原子層沉積、蒸鍍、濺鍍、類似的製程或前述之組合,在內連接結構70之上形成導電保護層72。舉例來說,絕緣層74可包含聚醯亞胺(PI)或其他合適的材料。此外,可藉由沉積製程與圖案化製程在內連接結構70之上形成絕緣層74。沉積製程與圖案化製程的範例如前所述,在此將不再重複。如第4A圖所示,絕緣層74的一部分也位於子基材10-2(或半導體層30)之上。
第4A圖所繪示的製造半導體結構100的階段可視為形成背面矽通孔(TSV)與金屬(例如,銅(Cu))重佈層(RDL)的流程步驟。換言之,透過本揭露的前述方法,可輕易地完成背面矽通孔(TSV)與重佈層(RDL)。相較於打線連接的方式,背面矽通孔(TSV)可降低半導體結構100的寄生電容。
參照第4B圖,在一些實施例中,將堆疊結構SS與內連接結構70(可選擇地更包含導電保護層72與絕緣層74)從承載基板12轉移至切割架14,使內連接結構70位於切割架14與元件層50之間。具體而言,將堆疊結構SS與內連接結構70倒置於切割架14之上,使半導體層30(或子基材10-2)位於切割架14與磊晶層40之間。換言之,可將絕緣層74黏附於切割架14之上。
參照第4C圖,在一些實施例中,在切割架14之上將堆疊結構SS切割為至少一個半導體單元SU1,且半導體單元SU1包含至少一個內連接結構70。舉例來說,可藉由雷射刻槽(laser grooving)製程及/或片鋸(blade saw)在堆疊結構SS中形成多個切割槽C1,以形成多個分開的半導體單元SU1,但本揭露實施例並非以此為限。在一些其他的範例中,也可不使用片鋸,直接在堆疊結構SS上執行雷射刻槽製程,以形成多個分開的半導體單元SU1。
參照第4D圖,在一些實施例中,將至少一個半導體單元SU1從切割架14轉移並接合至導線架16,以形成半導體結構100。在一些實施例中,導線架16可為封裝半導體單元SU1所使用的封裝金屬框架,其可包含銅(Cu)、鐵鎳(NiFe)、鉛(Pb)、錫(Sn)、金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、不鏽鋼框架、其它合適的材料或前述之組合。
如第4D圖所示,在一些實施例中,內連接結構70的一部分設置於導線架16與子基材10-2(或半導體層30)之間。具體而言,由於內連接結構70可自貫孔H1(見第4A圖)中延伸至子基材10-2(或半導體層30)的表面之上,因此當多個分開的半導體單元SU1從切割架14轉移並接合至導線架16時,內連接結構70的一部分可位於導線架16與子基材10-2(或半導體層30)之間。
此外,導線架16可包含導電接墊161。舉例來說,如第4D圖所示,內連接結構70(或導電保護層72)可透過導電件163與導線架16的導電接墊161連接,使得半導體單元SU1可與導線架16電性連接,但本揭露實施例並非以此為限。
參照第4D圖,在一些實施例中,半導體結構100包含導線架16及子基材10-2,子基材10-2設置於導線架16之上。半導體結構100也包含磊晶層40,磊晶層40設置於子基材10-2之上。磊晶層40包含緩衝層41、通道層43及阻障層45,緩衝層41設置於子基材10-2與通道層43之間,而通道層43設置於緩衝層41與阻障層45之間。半導體結構100更包含元件層50及內連接結構70,元件層50設置於阻障層45之上,而內連接結構70透過貫孔H1與磊晶層40及/或元件層50電性連接。
如第1圖至第3圖、第4A圖至第4D圖所示的製造半導體結構100的不同階段的剖面圖實施例,透過本揭露實施例之半導體結構100的製造方法,可將基材10的大部分(例如,第3圖中的母基材10-1)回收再利用,以降低整體製造成本。此外,也可降低將堆疊結構SS切割或背面薄化(BG)的困難度與成本,並允許形成例如背面矽通孔(TSV)或金屬(例如,銅)重佈層(RDL)。
第5A圖至第5C圖是根據本發明的一些其他的實施例,繪示出製造半導體結構102的不同階段的剖面圖。第5A圖所繪示的階段可例如接續於第3圖所繪示的階段(例如,將基材10的母基材10-1移除,並留下子基材10-2)。類似地,為了更清楚顯示本揭露實施例的技術特徵,第5A圖至第5C圖中已省略半導體結構102的一些部件。
參照第5A圖,在一些實施例中,將堆疊結構SS從承載基板12轉移至切割架14,使磊晶層40位於切割架14與元件層50之間。具體而言,將堆疊結構SS倒置於切割架14之上,使子基材10-2(或半導體層30)位於切割架14與磊晶層40之間。
接著,參照第5A圖,在一些實施例中,從遠離子基材10-2的一側將元件層50與磊晶層40的至少一部分圖案化,以在堆疊結構SS中形成多個貫孔H2(第5A圖中僅繪示一個貫孔H2)。具體而言,從堆疊結構SS靠近元件層50(或鈍化層60)的一側將元件層50(與鈍化層60)圖案化,以形成貫孔H2。換言之,貫孔H2穿過(鈍化層60及)元件層50。此外,在一些實施例中,在將元件層50圖案化的期間,也將磊晶層40的一部分圖案化。換言之,貫孔H2進一步穿過磊晶層40的一部分。
前述過程可視為圖案化製程。圖案化製程的範例如前所述,在此將不再重複。接著,如第5A圖所示,在一些實施例中,在貫孔H2中形成內連接結構71。內連接結構71可作為元件層50的源極接觸件或汲極接觸件。舉例來說,第5A圖所示的內連接結構71的材料與製造方法與第4A圖所示的內連接結構70相同或類似,在此將不再重複。如第5A圖所示,在一些實施例中,內連接結構71透過貫孔H2與磊晶層40電性連接。在一些實施例中,內連接結構71與磊晶層40(例如,通道層43及阻障層45)直接接觸。此外,如第5A圖所示,內連接結構71從貫孔H2延伸至鈍化層60(或元件層50)之上。亦即,內連接結構71的一部分設置於鈍化層60(或元件層50)的頂面之上。
類似地,也可在第5A圖所示的內連接結構71之上 形成類似於第4A圖所示的導電保護層72與絕緣層74,絕緣層74覆蓋內連接結構71的一部分,而導電保護層72設置於未被絕緣層74覆蓋的內連接結構71之上,但本揭露實施例並非以此為限。
參照第5B圖,在一些實施例中,在切割架14之上將堆疊結構SS切割為至少一個半導體單元SU2,且半導體單元SU2包含至少一個內連接結構71。類似地,可藉由雷射刻槽製程及/或片鋸在堆疊結構SS中形成多個切割槽C2,以形成多個分開的半導體單元SU2,但本揭露實施例並非以此為限。在一些其他的範例中,也可不使用片鋸,直接在堆疊結構SS上執行雷射刻槽製程,以形成多個分開的半導體單元SU2。
參照第5C圖,在一些實施例中,將至少一個半導體單元SU2從切割架14轉移並接合至導線架16,以形成半導體結構102。具體而言,導線架16可包含導電接墊161。舉例來說,如第5C圖所示,內連接結構71可透過打線連接的方式與導線架16的導電接墊161連接,使得半導體單元SU2可與導線架16電性連接,但本揭露實施例並非以此為限。
承上述說明,透過本揭露實施例之半導體結構的製造方法,可將基材回收再利用,以降低整體製造成本。此外,也可降低切割或背面薄化(BG)的困難度與成本,並允許形成例如背面矽通孔(TSV)或重佈層(RDL)。
以上概述數個實施例的部件,以便在本揭露所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應該理解,他們能以本揭露實施例為基礎,設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應該理解到,此類等效的結構並無悖離本揭露的精神與範圍,且他們能在不違背本揭露之精神和範圍之下,做各式各樣的改變、取代和替換。因此,本揭露之保護範圍當視後附之申請專利範圍所界定者為準。另外,雖然本揭露已以數個較佳實施例揭露如上,然其並非用以限定本揭露。
整份說明書對特徵、優點或類似語言的引用,並非意味可以利用本揭露實現的所有特徵和優點應該或者可以在本揭露的任何單個實施例中實現。相對地,涉及特徵和優點的語言被理解為其意味著結合實施例描述的特定特徵、優點或特性包括在本揭露的至少一個實施例中。因而,在整份說明書中對特徵和優點以及類似語言的討論可以但不一定代表相同的實施例。
再者,在一個或多個實施例中,可以任何合適的方式組合本揭露的所描述的特徵、優點和特性。根據本文的描述,相關領域的技術人員將意識到,可在沒有特定實施例的一個或多個特定特徵或優點的情況下實現本揭露。在其他情況下,在某些實施例中可辨識附加的特徵和優點,這些特徵和優點可能不存在於本揭露的所有實施例中。
100,102:半導體結構 10:基材 10-1:母基材 10-2:子基材 12:承載基板 14:切割架 16:導線架 161:導電接墊 163:導電件 30:半導體層 40:磊晶層 41:緩衝層 43:通道層 45:阻障層 50:元件層 60:鈍化層 70,71:內連接結構 72:導電保護層 74:絕緣層 C1,C2:切割槽 H1,H2:貫孔 SS:堆疊結構 SU1,SU2:半導體單元
以下將配合所附圖式詳述本揭露實施例。應注意的是,各種特徵部件並未按照比例繪製且僅用以說明例示。事實上,元件的尺寸可能經放大或縮小,以清楚地表現出本揭露實施例的技術特徵。 第1圖至第3圖、第4A圖至第4D圖是根據本發明的一些實施例,繪示出製造半導體結構的不同階段的剖面圖。 第5A圖至第5C圖是根據本發明的一些其他的實施例,繪示出製造半導體結構的不同階段的剖面圖。
100:半導體結構 10-2:子基材 16:導線架 161:導電接墊 163:導電件 30:半導體層 40:磊晶層 41:緩衝層 43:通道層 45:阻障層 50:元件層 60:鈍化層 70:內連接結構 72:導電保護層 74:絕緣層 H1:貫孔 SU1:半導體單元

Claims (13)

  1. 一種半導體結構,包括:一導線架;一子基材,設置於該導線架之上,其中該子基材的厚度介於0~0.5微米;一磊晶層,設置於該子基材之上,其中該磊晶層包括一緩衝層、一通道層及一阻障層,該緩衝層設置於該子基材與該通道層之間,而該通道層設置於該緩衝層與該阻障層之間;一元件層,設置於該阻障層之上;以及一內連接結構,透過一貫孔與該磊晶層或該元件層電性連接,其中該子基材設置於該導線架與該磊晶層之間。
  2. 如請求項1之半導體結構,其中該貫孔穿過該子基材。
  3. 如請求項1之半導體結構,更包括:一鈍化層,設置於該元件層之上。
  4. 如請求項3之半導體結構,其中該貫孔穿過該鈍化層。
  5. 如請求項2或4之半導體結構,更包括:一半導體層,設置於該子基材與該緩衝層之間。
  6. 如請求項2或4之半導體結構,其中該貫孔進一步穿過該磊晶層的一部分。
  7. 如請求項2之半導體結構,更包括:一絕緣層,覆蓋該內連接結構的一部分。
  8. 如請求項7之半導體結構,更包括:一導電保護層,設置於未被該絕緣層覆蓋之該內連接結構之上。
  9. 一種半導體結構的製造方法,包括:提供一基材;在該基材之上形成一磊晶層;在該磊晶層之上形成一元件層,以形成一堆疊結構;提供一承載基板,使該元件層位於該承載基板與該基材之間;取下該基材的至少一部分並留下一子基材,其中該子基材的厚度介於0~0.5微米;在該堆疊結構中形成至少一貫孔;形成至少一內連接結構覆蓋該至少一貫孔,其中該至少一內連接結構與該磊晶層或該元件層電性連接;以及將該堆疊結構與該至少一內連接結構從該承載基板轉移至一導線架。
  10. 如請求項9之半導體結構的製造方法,其中該至少一貫孔係從鄰近該基材之一側將該磊晶層的至少一部分圖案化。
  11. 如請求項10之半導體結構的製造方法,其中在將該堆疊結構與該至少一內連接結構從該承載基板轉移至該導線架之前,該半導體結構的製造方法更包括:將該堆疊結構與該至少一內連接結構從該承載基板轉移至一切割架,使該至少一內連接結構位於該切割架與該元件層之間;在該切割架之上將該堆疊結構切割為至少一半導體單元,其中該至少一半導體單元包括該至少一內連接結構。
  12. 如請求項9之半導體結構的製造方法,其中在該堆 疊結構中形成該至少一貫孔之前,該半導體結構的製造方法更包括:將該堆疊結構從該承載基板轉移至一切割架,使該磊晶層位於該切割架與該元件層之間;及從遠離該基材之一側將該元件層與該磊晶層的至少一部分圖案化,以形成該至少一貫孔。
  13. 如請求項12之半導體結構的製造方法,更包括:在該切割架之上將該堆疊結構切割為至少一半導體單元,其中該至少一半導體單元包括該至少一內連接結構。
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