CN115938956A - 封装结构及其制造方法 - Google Patents

Abstract

本发明实施例提供一种封装结构及其制造方法，该方法包括：提供衬底；提供至少一芯片于衬底上，且芯片具有顶表面、底表面与侧表面；以及形成保护层以覆盖芯片的至少部分的侧表面。其中，芯片包括：基材、半导体层、栅极结构、源极结构与漏极结构、至少一介电层及至少一焊垫。半导体层设置于基材上。栅极结构设置于半导体层上。源极结构与漏极结构设置于栅极结构的相对侧上。介电层覆盖栅极结构、源极结构与漏极结构。焊垫设置于介电层上，且贯穿介电层以电连接栅极结构、源极结构或漏极结构。

Description

封装结构及其制造方法

技术领域

本发明是关于封装结构及其制造方法，特别是关于以保护层包覆芯片的侧表面的封装结构及其制造方法。

背景技术

为了保护硅片免于遭受环境中的水气、污染及人工操作的损坏，封装工艺已然势在必行。然而，在封装工艺中，经常遭逢经封装后的封装结构的可靠性不佳及封装工艺裕度较小致使封装工艺成本提升的问题。

详细而言，从晶片上切割而得的芯片(die)需要电连接至封装基板上。然而无论以诸如：包含芯片接合(die bond)、焊线(wire bond)及模塑(molding)工艺的焊线接合封装(wire bond assembly)，亦称为硅片直接封装(chip on board)；或是覆晶式封装工艺(flip chip type assembly)的各种封装工艺进行封装，都有可能会在将芯片接合至封装基板的接合工艺期间中，产生不需要的导通路径，进而造成短路的问题。或者，也可能会产生因为接合不够稳固，而导致芯片容易从封装基板上脱落，而造成装置失效的问题。

所以，虽然现存的封装结构及其制造方法已逐步满足它们既定的用途，但它们仍未在各方面皆彻底的符合要求。因此，关于高可靠性的封装结构及高工艺裕度的封装结构的制造方法仍有一些问题需要克服。

发明内容

鉴于上述问题，本发明藉由设置包覆芯片的侧表面的保护层，来在芯片的裸露侧表面，也即芯片的侧壁上提供保护，以避免在封装工艺中，在芯片的裸露侧表面与封装基板之间产生不需要的导通路径而造成的短路。此外，由于保护层在芯片的侧表面上延伸，甚至可以延伸至芯片的底表面上，所以能够使得在接合工艺中使用的接合层的点胶范围的容许误差程度更大。也就是说，本发明能够提高封装结构的可靠性还能提高封装结构的制造方法的工艺裕度与产量。

根据一些实施例，提供封装结构的制造方法。封装结构的制造方法包括：提供衬底；提供至少一芯片于衬底上，且芯片具有顶表面、底表面与侧表面；以及形成保护层以覆盖芯片的至少部分的侧表面。其中，前述芯片包括：基材、半导体层、栅极结构、源极结构与漏极结构、至少一介电层及至少一焊垫。半导体层设置于基材上。栅极结构设置于半导体层上。源极结构与漏极结构设置于栅极结构的相对侧上。介电层覆盖栅极结构、源极结构与漏极结构。焊垫设置于介电层上，且贯穿介电层以电连接栅极结构、源极结构或漏极结构。

根据一些实施例，提供封装结构。封装结构包括：至少一芯片以及保护层。前述芯片具有顶表面、底表面与侧表面，且包括基材、半导体层、栅极结构、源极结构与漏极结构、至少一介电层及至少一焊垫。半导体层设置于基材上。栅极结构设置于半导体层上。源极结构与漏极结构设置于栅极结构的相对侧上。介电层覆盖栅极结构、源极结构与漏极结构。焊垫设置于介电层上，且贯穿介电层以电连接栅极结构、源极结构或漏极结构。前述保护层覆盖芯片的至少部分的侧表面。

本发明的封装结构及其制造方法可用于制造多种类型的封装结构，且可应用于各种封装工艺中。为让本发明的部件及优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

藉由以下的详述配合所附图式，我们能更加理解本发明实施例的观点。值得注意的是，根据工业上的标准惯例，一些部件(feature)可能没有按照比例绘制。事实上，为了能清楚地讨论，不同部件的尺寸可能被增加或减少。

图1至图5是根据本发明的一些实施例，绘制展示在各个阶段中的封装结构的制造方法的剖面示意图；

图6及图7是根据本发明的其他实施例的封装结构的剖面示意图；

图8是根据本发明的一些实施例，绘制的示例性芯片(die)结构的剖面示意图；

图9A至图9E是根据本发明的一些实施例，绘制展示在各个阶段中的封装结构的制造方法的剖面示意图；以及

图10是根据本发明的另一些实施例的封装结构的剖面示意图。

附图标号

1,2:封装结构

10:芯片

10B:底表面

10S:侧表面

10T,21T:顶表面

11:焊垫

110:基材

111:基底

112:埋置层

113:晶种层

120:半导体层

121:缓冲层

122:通道层

123:阻障层

130:化合物半导体层

140:第一介电层

150:栅极结构

151:栅极电极

152:栅极金属层

160:第二介电层

170:源极结构

171:源极电极

172:源极金属层

180:漏极结构

181:漏极电极

182:漏极金属层

190:金属层间介电层

20:衬底

21:黏着层

30:保护层

31:切割工艺

40:模塑层

50:第一导电部件

60:盖层

70:第二导电部件

80:封装基板

81:接合层

82:导线

h1:第一高度

h2:第二高度

h3:第三高度

具体实施方式

以下揭露提供了很多不同的实施例或范例，用于实施所提供的封装结构的制造方法的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包括第一和第二元件直接接触的实施例，也可能包括额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。

以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的操作，且一些叙述的操作可为了该方法的其他实施例被取代或删除。此外，虽然所述的一些实施例中的部件以特定顺序描述，这些描述方式亦可以其他合逻辑的顺序进行。本发明实施例中的封装结构可加入其他的部件。在不同实施例中，可替换或省略一些部件。

再者，其中可能用到与空间相对用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”、“底表面”、“顶表面”及类似的用词，这些空间相对用词是为了便于描述图式中的一个(些)元件或部件与另一个(些)元件或部件之间的关系，这些空间相对用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对用词也将依转向后的方位来解释。

在此，“约”、“大约(about)”、“实质上(substantially)”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“实质上”的情况下，仍可隐含“约”、“大约”、“实质上”的含义。

除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与本发明所属技术领域的技术人员通常理解的相同涵义。能理解的是，这些用语例如在通常使用的字典中定义用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。在本文中，用语“晶片(wafer)”代表圆形硅切片，用以制作半导体元件，通常包含多个芯片。在本文中，用语“芯片(die)”代表从封装前的晶片(wafer)所切割出来的个别硅片。

图1至图5是根据本发明的一些实施例，绘制展示在各个阶段中的封装结构的制造方法的剖面示意图。

如图1所示，提供至少一芯片10及衬底20，其中芯片10具有顶表面10T、侧表面10S及底表面10B，并使得芯片10的设置于衬底20上。在一实施例中，芯片10的顶表面10T接合(bond)于衬底20上。也就是说，使得芯片10中的接触物(contact)与衬底20接合。在一些实施例中，芯片10中的接触物可为焊垫(pad)11，亦即将芯片10的焊垫11接合于衬底20上。

在一些实施例中，可以先形成黏着层21于衬底20上，且黏着层21具有远离衬底20的顶表面21T。接着，藉由翻转芯片10，使得芯片10的顶表面10T接合于黏着层21的顶表面21T上。在一些实施例中，衬底20可为暂时性的衬底。在一些实施例中，黏着层21可为裂解型的黏着层，因此可藉由外力来移除黏着层21。在一些实施例中，可以仅在芯片10与衬底20的待黏着位置处上形成黏着剂。

具体而言，使得芯片10的源极结构(例如，在后续图8所示的源极金属层172)上层的焊垫11的顶表面接合于黏着层21的顶表面21T上，并使得芯片10的漏极结构(例如，在后续图8所示的漏极金属层182)上层的焊垫11的顶表面接合于黏着层21的顶表面21T上。

参照图2，形成保护层30在芯片10的侧表面10S上及黏着层21的顶表面21T上，且保护层30覆盖芯片10的侧表面10S及黏着层21的顶表面21T。在一些实施例中，保护层30完全覆盖芯片10的侧表面10S，举例而言，保护层30完全覆盖芯片10的至少四个侧表面10S或全部的侧表面10S。在另一些实施例中，保护层30可部分覆盖芯片10的侧表面10S，举例而言，保护层30可覆盖芯片10中的晶种层的侧表面。在一些实施例中，当芯片10具有多个侧表面10S时，保护层30可形成在芯片10的多个侧表面10S中的每一个侧表面10S上。举例而言，当芯片10具有顶表面10T、四个侧表面10S及底表面10B时，保护层30可形成在芯片10的四个侧表面10S中的每一个侧表面10S上。在一些实施例中，保护层30覆盖芯片10的顶表面10T的一部分。在一些实施例中，保护层30除了形成在芯片10的侧表面10S上，还形成在芯片10的底表面10B上。其中，芯片10的底表面10B为芯片10的远离焊垫11的表面。保护层30可覆盖芯片10的底表面10B。在一些实施例中，保护层30可以沿着芯片10的侧表面10S连续延伸至芯片10的底表面10B上。

如图2所示，在一些实施例中，依照需求，可同时提供多个芯片10，并使得多个芯片10的顶表面接合于衬底20上。其中，多个芯片10之间具有间隙。因此，保护层30可形成在多个芯片10的侧表面之间，也就是说，保护层30可覆盖两相邻芯片10之间的间隙。在一些实施例中，保护层30可形成在多个芯片10中的一个芯片10的源极结构(例如，在后续图8所示的源极金属层172)上层的焊垫11以及与前述芯片10最相邻的芯片10的漏极结构(例如，在后续图8所示的漏极金属层182)上层的焊垫11之间。在一些实施例中，用于形成保护层30的材料可完全填充介于多个芯片10的侧表面10S之间的空隙，或者用于形成保护层30的材料可部分填充介于多个芯片10的侧表面10S之间的空隙。

在一些实施例中，保护层30为模塑(molding)材料或介电材料。举例而言，保护层30可包括或可为环氧树脂、有机高分子、加入或不加入二氧化硅的填充物或玻璃填充物的高分子或其他材料。在一些实施例中，保护层30为绝缘材料。在一些实施例中，保护层30可为黑胶。

在一些实施例中，施加保护层30的材料于黏着层21上且覆盖芯片10的侧表面10S及/或底表面10B。接着，使用退火工艺或其他加热工艺的固化工艺，加热保护层30的材料至预定温度并维持一段预定时间，来固化保护层30的材料，而在黏着层21上形成保护层30。在一些实施例中，在形成保护层30之后，可进一步执行诸如化学机械研磨(chemical andmechanical planarization，CMP)工艺的平坦化工艺或薄化(thinning)工艺，以从芯片10的底表面10B上移除保护层30的多余部分。

如图2所示，在一些实施例中，可省略平坦化工艺。或者，可执行平坦化工艺，但使保护层30的顶表面为平坦(flat)表面而不暴露芯片10的底表面10B。换句话说，保护层30可覆盖芯片10的底表面10B。举例而言，芯片10的基材(例如，在后续图8所示的基材110)介于保护层30与芯片10的半导体层(例如，在后续图8所示的半导体层120)之间。在此情况中，由于芯片10的底表面10B上保留有保护层30，因此便于后续印字(marking)工艺。

在另一些实施例中，可执行平坦化工艺，以使得保护层30的顶表面与芯片10的底表面10B实质上齐平(level with)。举例而言，形成在多个芯片10的侧表面之间的保护层30的顶表面可为平坦表面，且与多个芯片10的顶表面齐平。

参照图3，在一些实施例中，可藉由加热/照光工艺来移除黏着层21与衬底20。然本发明并不以此为限，本领域技术人员可使用其他合适的工艺来移除黏着层21及/或衬底20。

参照图4，将已经在侧表面10S上设置有保护层30的芯片10上下翻转。须说明的是，芯片10具有从底表面10B到顶表面10T之间的第一高度h1，且芯片10具有从底表面10B到包含在芯片10中的晶种层(例如，在后续图8所示的晶种层113)的底表面之间的第二高度h2。如图4所示，在此些实施例中，保护层30的厚度可大于第一高度h1，而避免短路的问题。

此外，如图4所示，多个芯片10可包覆在保护层30中，因此可以依据需求，同时对于多个芯片10执行后续加工工艺，进而提升大批量生产时的效率及产量。

参照图5，可进一步执行切割工艺31，以使多个芯片10彼此分离。在一实施例中，切割工艺31的切割道位于前述两相邻芯片10之间的间隙中，以藉由切割保护层30而将多个芯片10彼此分离。在切割工艺31之后，每个芯片10的侧表面10S上仍设置有保护层30，因此每个芯片10皆受到保护层30的保护。在一些实施例中，切割工艺31将每个芯片10分离成一个单元。在另一些实施例中，依照需求，切割工艺31将诸如2个、3个、4个、5个或更多的多个芯片10分离成一个单元。在一些实施例中，切割工艺31可为激光切割工艺。

类似于图5所示，图6及图7根据其他多个实施例，绘制展示在封装结构的制造方法的剖面示意图。为了便于说明，相同或类似的工艺在此省略。

参照图6，其显示使得保护层30的顶表面与芯片10的底表面10B实质上齐平的实施例。在一些实施例中，可藉由进一步执行平坦化工艺，来使得保护层30的顶表面与芯片10的底表面10B实质上齐平。在此些实施例中，保护层30的厚度可实质上与芯片10的第一高度h1相同。在此实施例中，由于暴露芯片10的底表面10B，因此能够具有良好的散热性能，且可以减少后续加工形成的封装结构的整体厚度。

在另一些实施例中，先提供形成有黏着层21的衬底20，并将芯片10的底表面10B接合于黏着层21上。再形成保护层30于芯片10的侧表面10S上，以避免保护层30覆盖芯片10的底表面10B，而使得保护层30的顶表面与芯片10的底表面10B实质上齐平。接着，再执行前述移除黏着层21与衬底20、切割工艺31等其他进一步工艺。

参照图7，为另一实施例，相较于上述实施例，差别在于保护层30仅覆盖芯片10的部分的侧表面10S。举例而言，保护层30从芯片10的顶表面10T延伸到芯片10的晶种层的侧表面，并暴露芯片10的埋置层及基底(例如，在后续图8所示的埋置层112及基底111)。在此实施例中，能够减少形成保护层30于芯片10的侧表面上的工艺成本。在此实施例中，保护层30的厚度可小于芯片10的第一高度h1相同。在此实施例中，保护层30的厚度可实质上与芯片10的第一高度h1及第二高度h2的差值相同。

图8是根据本发明的一些实施例，绘制的示例性芯片(die)结构的剖面示意图。应理解的是，根据不同的实施例，可添加额外膜层及/或部件于芯片10。在一些实施例中，以下所述的芯片10中的各个膜层及/或部件可以被取代或删除。

参照图8，芯片10包括基材110、半导体层120、栅极结构150、源极结构170与漏极结构180、金属层间介电层190及焊垫11。半导体层120设置于基材110上。栅极结构150设置于半导体层120上。源极结构170与漏极结构180邻近栅极结构150设置，且分别设置在栅极结构150的相对侧。金属层间介电层190覆盖栅极结构150、源极结构170与漏极结构180。焊垫11设置于金属层间介电层190上，且焊垫11贯穿金属层间介电层190以电连接栅极结构150、源极结构170或漏极结构180。

如图8所示，在一些实施例中，芯片10的基材110可进一步包含基底111、埋置层112以及晶种层113。埋置层112设置在基底111上，且晶种层113设置在埋置层112及半导体层120之间。其中埋置层112可包括氧化硅、氧化物、氮化物、氮氧化物、氮化铝或碳化硅、其它合适的材料或其组合。

在一些实施例中，基材110为绝缘层上覆半导体(semiconductor-on-insulator，SOI)基底。在一些实施例中，基底111可包含陶瓷(ceramic)基底或硅(Si)基底。在一些实施例中，基底111为绝缘基底。在一些实施例中，前述陶瓷基底的材料可包含氮化铝(AlN)、碳化硅(SiC)、氧化铝(Al₂O₃)、蓝宝石(sapphire)、其它合适的材料或其组合。在一些实施例中，可藉由粉末冶金将陶瓷粉末高温烧结以形成前述陶瓷基底。在一些实施例中，基底111为陶瓷基底，且埋置层112包覆(encapsulate)陶瓷基底。埋置层112可完全包覆陶瓷基底，或者可部分包覆陶瓷基底。

在一些实施例中，当埋置层112完全包覆陶瓷基底，可以在使芯片10的顶表面10T接合于衬底20上之前，移除埋置层112的一部分，以暴露陶瓷基底。在另一些实施例中，当埋置层112完全包覆陶瓷基底，可以在执行如图2所示的平坦化工艺时，同时移除埋置层112的一部分，以暴露陶瓷基底。因此，如图2所示的前述保护层可与陶瓷基底接触。

在一些实施例中，埋置层112可为在高温具有良好热稳定性的层。在一些实施例中，埋置层112可包含氧化硅。举例而言，埋置层112可为由四乙氧基硅烷(tetraethoxysilane，TEOS)作为前驱物而形成的氧化硅层。在一些实施例中，埋置层112可为藉由等离子增强型化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)工艺所形成。在一些实施例中，埋置层112提供较高品质的表面以利于后续将其它膜层形成于埋置层112的表面上。

在一些实施例中，晶种层113可包含硅、碳化硅、氮化铝、氮化铝镓、其它三五族化合物半导体材料、其它合适的材料或其组合。在一些实施例中，可藉由外延成长工艺形成晶种层113。举例而言，可藉由诸如金属有机化学气相沉积(metal organic chemical vapordeposition，MOCVD)工艺、氢化物气相外延(hydride vapor phase epitaxy，HVPE)工艺、分子束外延(molecular beam epitaxy，MBE)工艺的沉积工艺、其它合适的方法、或其组合顺应性地(conformally)形成晶种层113于埋置层112上。晶种层113可减少和/或防止基底111与设置于基底111上的其他层之间的晶格差异，以提升结晶品质。在一些实施例中，晶种层113为硅。

如图8所示，在一些实施例中，半导体层120可进一步包含缓冲层121、通道层122以及阻障层123。缓冲层121设置在晶种层113上。通道层122设置在缓冲层121上。阻障层123设置在通道层122上。在一些实施例中，半导体层120为氮化镓系(GaN-based)半导体层。

在一些实施例中，缓冲层121可包含III-V族化合物半导体材料，例如III族氮化物。缓冲层121的材料可以为或包含氮化镓、氮化铝、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、其单层或其多层或其他任何合适的材料。在一些实施例中，可以藉由沉积工艺来形成缓冲层121。在一些实施例中，通道层122与基材110之间的不匹配会造成应变的产生。缓冲层121可减少及/或防止形成于缓冲层121上的通道层122的应变，以避免缺陷形成于通道层122中。在一些实施例中，可省略缓冲层121。

在一些实施例中，通道层122可包含一或多种III-V族化合物半导体材料，例如：III族氮化物。通道层122的材料可以为或可以包含氮化镓、氮化铝镓、氮化铝铟、氮化铟镓(InGaN)、氮化铟铝镓(InAlGaN)、其他合适的材料或其组合，但不限于此。可藉由沉积工艺来形成通道层122。

在一些实施例中，阻障层123可以包含III-V族化合物半导体材料，例如III族氮化物。阻障层123可以为或包含氮化铝、氮化铝镓、氮化铝铟、氮化铟铝镓、其他合适的材料或其组合。可以藉由沉积工艺来形成阻障层123。

接续上述，因为通道层122与阻障层123具有不同晶格常数，所以会引发压电极化效应及各自的自发性极化效应。因此，在通道层122与阻障层123之间的异质界面上能够形成二维电子气(two-dimensional electron gas，2DEG)。前述二维电子气用作电流路径。在一些实施例中，通道层122及阻障层123中没有掺质。在另一些实施例中，通道层122及阻障层123可具有掺质，举例而言，n型掺质或p型掺质。

如图8所示，在半导体层120上设置化合物半导体层130。在一些实施例中，化合物半导体层130可为p型掺杂或n型掺杂的氮化镓。化合物半导体层130可抑制下方的二维电子气，能够使得后续形成在芯片10中的半导体结构具有常闭(normally-off)状态。化合物半导体层130可对应于栅极结构150设置。

如图8所示，可于阻障层123上形成栅极结构150，并在栅极结构150的相对侧上形成源极结构170与漏极结构180，并形成诸如第一介电层140以及第二介电层160的内层(inner)介电层于阻障层123上。其中，栅极结构150可包括栅极电极151及栅极金属层152。源极结构170可包括源极电极171与源极金属层172。漏极结构180可包括漏极电极181与漏极金属层182。

在一些实施例中，设置栅极电极151于化合物半导体层130上。栅极电极151的材料可为导电材料，举例而言，导电材料可包含金属、金属氮化物、半导体材料或其组合、或其他任何合适的导电材料，但不限于此。在一些实施例中，导电材料可为金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、硅化镍(nickel silicide，NiSi)、硅化钴(cobaltsilicide，CoSi)、碳化钽(tantulum carbide，TaC)、硅氮化钽(tantulum silicidenitride，TaSiN)、碳氮化钽(tantalum carbide nitride，TaCN)、铝化钛(titaniumaluminide，TiAl)、铝氮化钛(titanium aluminide nitride，TiAlN)、其类似物或其组合。前述半导体材料可为多晶硅或多晶锗。前述导电材料可藉由例如化学气相沉积法(chemical vapor deposition，CVD)、溅射(sputtering)、电阻加热蒸发法、电子束蒸发法、或其它合适的沉积方式形成。

在一些实施例中，形成第一介电层140/第二介电层160以覆盖栅极电极151。可藉由沉积工艺来形成第一介电层140。在一些实施例中，第一介电层140可包含或可为一或多种单层或多层介电材料，例如，氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷、磷硅玻璃(phosphosilicate glass，PSG)、硼磷硅玻璃(borophosphosilicate glass，BPSG)、低介电常数介电材料、其它合适的介电材料或其组合。前述低介电常数介电材料可包含氟化石英玻璃(fluorinated silica glass，FSG)、氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)、掺杂碳的氧化硅、非晶质氟化碳(fluorinated carbon)、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes，BCB)或聚酰亚胺(polyimide)。举例而言，在一些实施例中，可藉由旋转涂布(spin coating)工艺、化学气相沉积工艺、物理气相沉积(physical vapordeposition，PVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、高密度等离子体化学气相沉积(high density plasma CVD，HDPCVD)工艺、其它合适的方法或其组合来形成第一介电层140。第二介电层160可包括与第一介电层140相同或不同的材料，且第二介电层160可以与形成第一介电层140的工艺相同或不同的工艺来形成。栅极电极151埋置于第一介电层140中，而栅极金属层152设置于第一介电层140上，第二介电层160覆盖栅极金属层152。

如图8所示，可藉由前述图案化工艺及沉积工艺形成源极电极171、源极金属层172、漏极电极181与漏极金属层182，且源极电极171、源极金属层172、漏极电极181与漏极金属层182可包括与栅极电极151及/或栅极金属层152相同或不同的材料。在一些实施例中，源极电极171/漏极电极181可穿过第二介电层160、第一介电层140及阻障层123，以与通道层122及源极金属层172之两者电连接。在一些实施例中，源极金属层172作为芯片10的接触物。进一步形成金属层间介电层(inter-metal dielectric layer，IMD layer)190于源极金属层172漏极金属层182上。焊垫11贯穿金属层间介电层190，以分别与源极金属层172与漏极金属层182电连接。在一些实施例中，金属层间介电层190可为单层或多层。在此实施例中，焊垫11的顶表面实质上为芯片10的顶表面10T。

需特别说明的是，在已经形成前述膜层及/或部件于基底111上，也就是藉由加工晶片而形成诸如高电子迁移率电晶体(HEMT)的半导体结构在晶片上之后，从晶片中切割出多个芯片10。在一些实施例中，芯片10为高电子迁移率晶体管。在一些实施例中，芯片10可包括多个半导体结构，例如芯片10可包括2个、3个、4个、5个或更多的高电子迁移率晶体管及/或其他半导体元件。芯片10可为集成电路(integrated circuit，IC)硅片。在一些实施例中，可对晶片执行芯片切割(die separation)工艺，亦即，执行芯片单一化(diesingulation)工艺，来形成芯片10。芯片切割(die separation)工艺可使用切割刀片(blade saw)、破裂切割(die break dicing)工艺、激光切割工艺或其组合来执行。

图9A至图9E是根据本发明的一些实施例，绘制展示在各个阶段中的封装结构的制造方法的剖面示意图。在此，说明对于如图4所示的封装结构进行覆晶式封装的实施例。

参照图9A，形成模塑层40在芯片10的顶表面10T上，且使模塑层40与保护层30接触。用于形成模塑层40的形成方法及材料可与用于形成保护层30的形成方法及材料相同或不同。在一些实施例中，模塑层40形成在介于同一个芯片10的源极结构与漏极结构上层的焊垫11之间。在一些实施例中，由于用于形成模塑层40的材料与用于形成保护层30的材料相同，因此芯片10可视为包覆在保护层30与模塑层40中。在一些实施例中，模塑层40覆盖芯片10的顶表面10T，且可与芯片10的第二介电层(例如，在第8图所示的第二介电层160)的顶表面接触。

参照图9B，图案化模塑层40，来形成多个开孔，以暴露芯片10的顶表面。具体而言，使得芯片10的源极金属层上层的焊垫11的顶表面与漏极金属层上层的焊垫11的顶表面暴露，以便于后续电连接。在一些实施例中，图案化工艺可使用激光图案化工艺、蚀刻工艺或其他合适的工艺来执行。

参照图9C，可以形成重新布线(redistribution)结构于模塑层40上且于前述开孔中，以改变例如源极金属层与漏极金属层的上层的焊垫11的接点位置，而提升芯片10应用于不同的封装基板的相容性。

如图9C所示，在一些实施例中，可以形成第一导电部件50在模塑层40中。第一导电部件50可穿过模塑层40与焊垫11接触，而与芯片10的源极结构与漏极结构电连接。第一导电部件50可包含或可为诸如铜(Cu)、铝(Al)、金(Au)、钨(W)的金属、其他导电材料或其组合。在一些实施例中，第一导电部件50可为铜重新布线(Cu RDL，Curedistribution layer)层或铝重新布线(Al RDL)层。

在一些实施例，可进一步形成经图案化的盖层60于模塑层40上。其中，盖层60的图案可根据需求进行设计，以达成重新布线的作用。盖层60可包含聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺(PI)、苯并环丁烯(benzocyclobutene，BCB)或其类似物。盖层60可藉由旋转涂布、化学气相沉积(CVD)、层压或其组合的沉积工艺来形成。在一些实施例中，可省略盖层60。

在一些实施例中，可以形成第二导电部件70在第一导电部件50上。第二导电部件70的材料与第一导电部件50的材料可为相同或不同。在一些实施例中，第二导电部件70可为球状、柱状或任意形状。在一些实施例中，第二导电部件70可为铜柱(Cu pillar)、铜层、镍、焊球(solder ball)、焊层(solder printing)、Ni/Au层、NiPdAu层或其组合。

参照图9D，可执行如图5所示的切割工艺31，以将一或多个芯片10分离成一个单元。

参照图9E，将包含芯片10的经分离的单元上下翻转，并接合于封装基板80上。具体而言，藉由第一导电部件50及第二导电部件70，来电连接芯片10中的源极结构与漏极结构与封装基板80，而获得本发明的封装结构1。在一些实施例中，封装基板80包括硅晶片、金属基板或印刷电路板(PCB)。在一些实施例中，封装基板80包括多个电子部件，诸如电阻器、电容器、讯号分配电路或其组合。前述电子部件可为主动电子部件、被动电子部件或其组合。在另一些实施例中，封装基板80内没有主动或被动电子部件。

在一些实施例中，本发明的制造方法还可应用于球栅阵列封装(Ball Grid ArrayPackage，BGA)、方形扁平无引脚封装(quad flat non-leaded package，QFN)、方型扁平式封装(quad flat package，QFP)、小外形集成电路(Small Outline integrated circuit，SOIC)封装、双边扁平无铅封装(Dual Flat No-lead，DFN)或晶体管外型(TransistorOutline，TO)封装。

须说明的是，由于本发明在芯片10的侧表面10S上设置有保护层30，且保护层30延伸至芯片10的焊垫11的侧表面上，所以其上设置的第二导电部件70可直接接合于封装基板80上，能够省略传统压板(laminate)。因此在无需使用传统压板的情况下，如本发明所示的封装结构1可以减少整体封装结构的厚度，且提供更为优良的散热性能及电连接性能。

图10是根据本发明的另一些实施例的封装结构的剖面示意图。在此，说明以如图4所示的封装结构进行焊线接合封装工艺的实施例。

参照图10，提供封装基板80，且形成接合层81在封装基板80上。在一些实施例中，封装基板80可为PCB基板，且前述PCB基板可包括具有引线框架(lead frame)的多个硅片(chip)。在一些实施例中，引线框架可为用于封装芯片10所使用的封装金属框架。举例而言，引线框架可包含铜(Cu)、铁镍(NiFe)、铅(lead)、锡(tin)、金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、不锈钢架、其它合适的材料或其组合。

在一些实施例中，接合层81可包含高分子基质以及分散于高分子基质中的导电粒子。在一些实施例中，高分子基质可包括诸如聚甲基丙烯酸甲酯(polymethylmetacrylate，PMMA)的丙烯酸树脂、环氧树脂(epoxy)、硅胶、马来酸酐、其它合适的基质材料或其组合。在一些实施例中，导电粒子的材料可包含银(Ag)、铜(Cu)、金(Au)、铝(Al)、镍(Ni)、碳(C)、其它合适的导电材料或其组合。在一些实施例中，接合层81可为非导电型的环氧树脂。举例而言，在一些实施例中，可藉由涂布工艺、印刷工艺、或其它合适的方法形成接合层81。在一些实施例中，接合层81可为银胶。

接着，覆盖有保护层30的芯片10藉由接合层81与封装基板80连接。其中，芯片10的底表面10B设置于封装基板80的顶表面上，且暴露芯片10的顶表面10T，也就是暴露芯片10的源极结构与漏极结构上层的焊垫11。其中，接合层81的一部分是介于保护层30及封装基板80之间，且接合层81的另一部分沿着保护层30的侧表面上延伸。接合层81所产生的填料带(fillet)具有第三高度h3。然而，如图10所示，在本发明的封装结构中，即使第三高度h3高于第二高度h2，因为芯片10的侧表面覆盖有保护层30而受到保护，因此能够有效使芯片10与接合层81电性隔离，而不会在芯片10与接合层81之间产生不需要的导通路径，进而提升封装结构的可靠性及制造方法的工艺裕度。

接续上述，形成导线82在封装基板80上，且经由导线82与焊垫11来连接芯片10的源极结构与漏极结构至封装基板80上。在一些实施例中，导线82可为金(Au)导线、铜(Cu)导线、钯铜(PdCu)导线、银导线、其类似物或其组合。应理解的是，前述实施例并不表示芯片10的源极结构与漏极结构上层的焊垫11与封装基板80之间必须以导线进行连接，且根据本发明实施例，前述元件的位置配置关系亦不局限于图式中所绘示者。

之后，形成模塑层40在封装基板80上，以覆盖封装基板80、芯片10、接合层81及导线82，而获得本发明的封装结构2。在一些实施例中，可进一步执行如图5所示的切割工艺31。

须说明的是，在焊线接合封装工艺中，需要使用诸如环氧树脂的接合层81来将芯片10固定于包括引线框架的封装基板80上。然而，当施加的接合层81不足时，芯片10会从封装基板80上脱离，而降低封装结构的可靠性。但是当施加的接合层81过多时，溢流出来的接合层81的材料会沿着芯片10的侧表面10S产生填料带，进而产生不需要的导通路径而导致短路，因此亦会降低封装结构的可靠性。据此，如图4及图10所示，保护层30从芯片10的底表面10B向芯片10的顶表面10T延伸的长度超过第二高度h2。因此，保护层30能够有效地避免因为接合层81的材料溢流而导致的短路问题，进而提升可靠性。

综上所述，根据一些实施例，本发明设置保护层于芯片的侧表面和/或底表面上，来避免封装工艺中因为接合芯片的工艺而产生的短路问题，进而提升封装结构的可靠性及制造方法的工艺裕度。同时，本发明的制造方法而得的封装结构的整体厚度较薄，因此具有为优良的散热性。还因为具有更短的循环(loop)，而具有优良的电性性能。

另外，保护层能够提升封装结构对于环境或人为损害的抵抗性。此外，本发明的封装结构及其制造方法能够与焊线接合封装、或是覆晶式封装工艺相容，因此能够在不增加额外工艺成本的情况下执行本发明的制造方法，并进行大批量生产。

以上概述数个实施例，以便本领域相关人员可以更理解本发明实施例的观点。本领域相关人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的和/或优势。本领域相关人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (15)

1.一种封装结构的制造方法，其特征在于，包括：

提供一衬底；

提供至少一芯片于所述衬底上，所述至少一芯片具有一顶表面、一底表面与一侧表面，其中所述至少一芯片包括：

一基材；

一半导体层，设置于所述基材上；

一栅极结构，设置于所述半导体层上；

一源极结构与一漏极结构，设置于所述栅极结构的相对侧上；

至少一介电层，覆盖所述栅极结构、所述源极结构及所述漏极结构；以及

至少一焊垫，设置于所述至少一介电层上，且贯穿所述至少一介电层以电连接所述栅极结构、所述源极结构或所述漏极结构；以及

形成一保护层以覆盖所述至少一芯片的至少部分的所述侧表面。

2.如权利要求1所述的封装结构的制造方法，其特征在于，于形成所述保护层之前更包括：

一接合工艺，所述至少一芯片为多个，将所述多个芯片的多个焊垫接合于所述衬底上，且所述保护层覆盖两相邻芯片的一间隙。

3.如权利要求1所述的封装结构的制造方法，其特征在于，于形成所述保护层之前更包括：

一接合工艺，所述至少一芯片为多个，将所述多个芯片的多个底表面接合于所述衬底上，且所述保护层覆盖两相邻芯片的一间隙。

4.如权利要求2或3所述的封装结构的制造方法，其特征在于，更包括：

在形成所述保护层之前，形成一黏着层于所述衬底上；以及

在形成所述保护层之后，移除所述黏着层及所述衬底。

5.如权利要求4所述的封装结构的制造方法，其特征在于，更包括：一切割工艺，使一切割道位于所述间隙，藉由切割所述保护层而将所述多个芯片分离。

6.一种封装结构，其特征在于，包括：

至少一芯片，具有一顶表面、一底表面与一侧表面，所述至少一芯片包括：

一基材；

一半导体层，设置于所述基材上；

一栅极结构，设置于所述半导体层上；

一源极结构及一漏极结构，设置于所述栅极结构的相对侧上；

至少一介电层，覆盖所述栅极结构、所述源极结构及所述漏极结构；以及

至少一焊垫，设置于所述至少一介电层上，且贯穿所述至少一介电层以电连接所述栅极结构、所述源极结构或所述漏极结构；以及

一保护层，覆盖所述至少一芯片的至少部分的所述侧表面。

7.如权利要求6所述的封装结构，其特征在于，所述保护层覆盖所述至少一芯片的部分所述顶表面。

8.如权利要求6所述的封装结构，其特征在于，所述保护层完全覆盖所述至少一芯片的所述侧表面。

9.如权利要求6所述的封装结构，其特征在于，所述保护层覆盖所述底表面，且所述底表面远离所述至少一焊垫。

10.如权利要求6所述的封装结构，其特征在于，所述基材更包括：

一基底；

一埋置层，设置在所述基底上；以及

一晶种层，设置在所述埋置层上，且所述晶种层介于所述埋置层及所述半导体层之间，其中所述保护层覆盖所述晶种层的侧表面。

11.如权利要求10所述的封装结构，其特征在于，所述基底包括陶瓷基底或硅基底。

12.如权利要求11所述的封装结构，其特征在于，所述陶瓷基底包括氮化铝、碳化硅、氧化铝、蓝宝石或其组合。

13.如权利要求10所述的封装结构，其特征在于，所述晶种层包括硅、碳化硅、氮化铝或其组合。

14.如权利要求6所述的封装结构，其特征在于，更包括：

一模塑层，设置在所述至少一芯片的顶表面上，且所述模塑层与所述保护层接触；

一导电部件，穿过所述模塑层，以与所述至少一焊垫接触；

一封装基板，藉由所述导电部件接合于所述封装基板。

15.如权利要求6所述的封装结构，其特征在于，更包括：

一封装基板；

一接合层，形成在所述封装基板上，且所述至少一芯片藉由所述接合层与所述封装基板连接；

一导线，形成在所述封装基板上，所述导线连接所述至少一焊垫与所述封装基板；以及

一模塑层，形成在所述封装基板上，且覆盖所述封装基板、所述至少一芯片、所述接合层及所述导线。

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