TWI804874B

TWI804874B - 封裝結構

Info

Publication number: TWI804874B
Application number: TW110118580A
Authority: TW
Inventors: 游秀美; 江廣原; 謝政倚; 張維展; 林長生
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2021-05-24
Filing date: 2021-05-24
Publication date: 2023-06-11
Also published as: TW202247304A

Abstract

封裝結構的製造方法包括：提供載板；提供至少一晶粒於載板上，且晶粒具有頂表面、底表面與側表面；以及形成保護層以覆蓋晶粒的至少部分的側表面。其中，晶粒包括：基材、半導體層、閘極結構、源極結構與汲極結構、至少一介電層及至少一接墊。半導體層設置於基材上。閘極結構設置於半導體層上。源極結構與汲極結構設置於閘極結構的相對側上。介電層覆蓋閘極結構、源極結構與汲極結構。接墊設置於介電層上，且貫穿介電層以電性連接閘極結構、源極結構或汲極結構。

Description

封裝結構

本揭露係關於封裝結構及其製造方法，特別是關於以保護層包覆晶粒的側表面之封裝結構及其製造方法。

為了保護晶片免於遭受環境中的水氣、汙染及人工操作的損壞，封裝製程已然勢在必行。然而，在封裝製程中，經常遭逢經封裝後的封裝結構的可靠性不佳及封裝製程裕度較小致使封裝製程成本提升的問題。

詳細而言，從晶圓上切割而得的晶粒(die)需要電性連接至封裝基板上。然而無論以諸如：包含晶粒接合(die bond)、焊線(wire bond)及模塑(molding)步驟的焊線接合封裝(wire bond assembly)，亦稱為晶片直接封裝(chip on board)；或是覆晶式封裝製程(flip chip type assembly)的各種封裝製程進行封裝，都有可能會在將晶粒接合至封裝基板的接合製程期間中，產生不需要的導通路徑，進而造成短路的問題。或者，也可能會產生因為接合不夠穩固，而導致晶粒容易從封裝基板上脫落，而造成裝置失效的問題。

是以，雖然現存的封裝結構及其製造方法已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於高可靠性的封裝結構及高製程裕度的封裝結構的製造方法仍有一些問題需要克服。

鑒於上述問題，本揭露藉由設置包覆晶粒的側表面的保護層，來在晶粒的裸露側表面，亦即晶粒的側壁上提供保護，以避免在封裝製程中，在晶粒的裸露側表面與封裝基板之間產生不需要的導通路徑而造成的短路。此外，由於保護層在晶粒的側表面上延伸，甚至可以延伸至晶粒的底表面上，所以能夠使得在接合製程中使用的接合層的點膠範圍的容許誤差程度更大。也就是說，本揭露能夠提高封裝結構的可靠性還能提高封裝結構的製造方法的製程裕度與產量。

根據一些實施例，提供封裝結構的製造方法。封裝結構的製造方法包括：提供載板；提供至少一晶粒於載板上，且晶粒具有頂表面、底表面與側表面；以及形成保護層以覆蓋晶粒的至少部分的側表面。其中，前述晶粒包括：基材、半導體層、閘極結構、源極結構與汲極結構、至少一介電層及至少一接墊。半導體層設置於基材上。閘極結構設置於半導體層上。源極結構與汲極結構設置於閘極結構的相對側上。介電層覆蓋閘極結構、源極結構與汲極結構。接墊設置於介電層上，且貫穿介電層以電性連接閘極結構、源極結構或汲極結構。

根據一些實施例，提供封裝結構。封裝結構包括：至少一晶粒以及保護層。前述晶粒具有頂表面、底表面與側表面，且包括基材、半導體層、閘極結構、源極結構與汲極結構、至少一介電層及至少一接墊。半導體層設置於基材上。閘極結構設置於半導體層上。源極結構與汲極結構設置於閘極結構的相對側上。介電層覆蓋閘極結構、源極結構與汲極結構。接墊設置於介電層上，且貫穿介電層以電性連接閘極結構、源極結構或汲極結構。前述保護層覆蓋晶粒的至少部分的側表面。

本揭露的封裝結構及其製造方法可用於製造多種類型的封裝結構，且可應用於各種封裝製程中。為讓本揭露之部件及優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

1,2:封裝結構

10:晶粒

10B:底表面

10S:側表面

10T,21T:頂表面

11:接墊

110:基材

111:基底

112:埋置層

113:晶種層

120:半導體層

121:緩衝層

122:通道層

123:阻障層

130:化合物半導體層

140:第一介電層

150:閘極結構

151:閘極電極

152:閘極金屬層

160:第二介電層

170:源極結構

171:源極電極

172:源極金屬層

180:汲極結構

181:汲極電極

182:汲極金屬層

190:金屬層間介電層

20:載板

21:黏著層

30:保護層

31:切割製程

40:模塑層

50:第一導電部件

60:蓋層

70:第二導電部件

80:封裝基板

81:接合層

82:導線

h1:第一高度

h2:第二高度

h3:第三高度

藉由以下的詳述配合所附圖式，我們能更加理解本揭露實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。第1圖至第5圖是根據本揭露的一些實施例，繪示在各個階段中的封裝結構的製造方法的剖面示意圖；第6圖及第7圖是根據本揭露的其他實施例的封裝結構的剖面示意圖；第8圖是根據本揭露的一些實施例，繪示例示性晶粒(die)結構的剖面示意圖；第9A圖至第9E圖是根據本揭露的一些實施例，繪示在各個階段中的封裝結構的製造方法的剖面示意圖；以及第10圖是根據本揭露的另一些實施例的封裝結構的剖面示意圖。

以下揭露提供了很多不同的實施例或範例，用於實施所提供的封裝結構的製造方法之不同元件。各元件和其配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包括第一和第二元件直接接觸的實施例，也可能包括額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。此外，雖然所述的一些實施例中的部件以特定順序描述，這些描述方式亦可以其他合邏輯的順序進行。本揭露實施例中的封裝結構可加入其他的部件。在不同實施例中，可替換或省略一些部件。

再者，其中可能用到與空間相對用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、「底表面」、「頂表面」及類似的用詞，這些空間相對用詞係為了便於描述圖式中的一個(些)元件或部件與另一個(些)元件或部件之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對用詞也將依轉向後的方位來解釋。

在此，「約」、「大約(about)」、「實質上(substantially)」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「實質上」的情況下，仍可隱含「約」、「大約」、「實質上」之含義。

除非另外定義，在此使用的全部用語(包含技術及科學用語)具有與本揭露所屬技術領域的技術人員通常理解的相同涵義。能理解的是，這些用語例如在通常使用的字典中定義用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。在本文中，用語「晶圓(wafer)」代表圓形矽切片，用以製作半導體元件，通常包含複數個晶粒。在本文中，用語「晶粒(die)」代表從封裝前的晶圓(wafer)所切割出來的個別晶片。

第1圖至第5圖是根據本揭露的一些實施例，繪示在各個階段中的封裝結構的製造方法的剖面示意圖。

如第1圖所示，提供至少一晶粒10及載板20，其中晶粒10具有頂表面10T、側表面10S及底表面10B，並使得晶粒10的設置於載板20上。在一實施例中，晶粒10的頂表面10T接合(bond)於載板20上。也就是說，使得晶粒10中的接觸物(contact)與載板20接合。在一些實施例中，晶粒10中的接觸物可為接墊(pad)11，亦即將晶粒10的接墊11接合於載板20上。

在一些實施例中，可以先形成黏著層21於載板20上，且黏著層21具有遠離載板20的頂表面21T。接著，藉由翻轉晶粒10，使得晶粒10的頂表面10T接合於黏著層21的頂表面21T上。在一些實施例中，載板20可為暫時性的載板。在一些實施例中，黏著層21可為裂解型的黏著層，因此可藉由外力來移除黏著層21。在一些實施例中，可以僅在晶粒10與載板20的待黏著位置處上形成黏著劑。

具體而言，使得晶粒10的源極結構(例如，在後續第8圖所示的源極金屬層172)上層的接墊11的頂表面接合於黏著層21的頂表面21T上，並使得晶粒10的汲極結構(例如，在後續第8圖所示的汲極金屬層182)上層的接墊11的頂表面接合於黏著層21的頂表面21T上。

參照第2圖，形成保護層30在晶粒10的側表面10S上及黏著層21的頂表面21T上，且保護層30覆蓋晶粒10的側表面10S及黏著層21的頂表面21T。在一些實施例中，保護層30完全覆蓋晶粒10的側表面10S，舉例而言，保護層30完全覆蓋晶粒10的至少四個側表面10S或全部的側表面10S。在另一些實施例中，保護層30可部分覆蓋晶粒10的側表面10S，舉例而言，保護層30可覆蓋晶粒10中的晶種層的側表面。在一些實施例中，當晶粒10具有多個側表面10S時，保護層30可形成在晶粒10的多個側表面10S中的每一個側表面10S上。舉例而言，當晶粒10具有頂表面10T、四個側表面10S及底表面10B時，保護層30可形成在晶粒10的四個側表面10S中的每一個側表面10S上。在一些實施例中，保護層30覆蓋晶粒10的頂表面10T的一部分。在一些實施例中，保護層30除了形成在晶粒10的側表面10S上，還形成在晶粒10的底表面10B上。其中，晶粒10的底表面10B為晶粒10的遠離接墊11的表面。保護層30可覆蓋晶粒10的底表面10B。在一些實施例中，保護層30可以沿著晶粒10的側表面10S連續延伸至晶粒10的底表面10B上。

如第2圖所示，在一些實施例中，依照需求，可同時提供複數個晶粒10，並使得複數個晶粒10的頂表面接合於載板20上。其中，複數個晶粒10之間具有間隙。因此，保護層30可形成在複數個晶粒10的側表面之間，也就是說，保護層30可覆蓋兩相鄰晶粒10之間的間隙。在一些實施例中，保護層30可形成在複數個晶粒10中的一個晶粒10的源極結構(例如，在後續第8圖所示的源極金屬層172)上層的接墊11以及與前述晶粒10最相鄰的晶粒10的汲極結構(例如，在後續第8圖所示的汲極金屬層182)上層的接墊11之間。在一些實施例中，用於形成保護層30的材料可完全填充介於複數個晶粒10的側表面10S之間的空隙，或者用於形成保護層30的材料可部分填充介於複數個晶粒10的側表面10S之間的空隙。

在一些實施例中，保護層30為模塑(molding)材料或介電材料。舉例而言，保護層30可包括或可為環氧樹脂、有機高分子、加入或不加入二氧化矽系填充物或玻璃填充物的高分子或其他材料。在一些實施例中，保護層30為絕緣材料。在一些實施例中，保護層30可為黑膠。

在一些實施例中，施加保護層30的材料於黏著層21上且覆蓋晶粒10的側表面10S及/或底表面10B。接著，使用諸如退火製程或其他加熱製程的固化製程，加熱保護層30的材料至預定溫度並維持一段預定時間，來固化保護層30的材料，而在黏著層21上形成保護層30。在一些實施例中，在形成保護層30之後，可進一步執行諸如化學機械研磨(chemical and mechanical planarization，CMP)製程的平坦化製程或薄化(thinning)製程，以從晶粒10的底表面10B上移除保護層30的多餘部分。

如第2圖所示，在一些實施例中，可省略平坦化製程。或者，可執行平坦化製程，但使保護層30的頂表面為平坦(flat)表面而不暴露晶粒10的底表面10B。換句話說，保護層30可覆蓋晶粒10的底表面10B。舉例而言，晶粒10的基材(例如，在後續第8圖所示的基材110)介於保護層30與晶粒10的半導體層(例如，在後續第8圖所示的半導體層120)之間。在此情況中，由於晶粒10的底表面10B上保留有保護層30，因此便於後續印字(marking)製程。

在另一些實施例中，可執行平坦化製程，以使得保護層30的頂表面與晶粒10的底表面10B實質上齊平(level with)。舉例而言，形成在複數個晶粒10的側表面之間的保護層30的頂表面可為平坦表面，且與複數個晶粒10的頂表面齊平。

參照第3圖，在一些實施例中，可藉由加熱/照光製程來移除黏著層21與載板20。然本發明並不以此為限，本領域技術人員可使用其他合適的製程來移除黏著層21及/或載板20。

參照第4圖，將已經在側表面10S上設置有保護層30的晶粒10上下翻轉。須說明的是，晶粒10具有從底表面10B到頂表面10T之間的第一高度h1，且晶粒10具有從底表面10B到包含在晶粒10中的晶種層(例如，在後續第8圖所示的晶種層113)的底表面之間的第二高度h2。如第4圖所示，在此些實施例中，保護層30的厚度可大於第一高度h1，而避免短路的問題。

此外，如第4圖所示，複數個晶粒10可包覆在保護層30中，因此可以依據需求，同時對於複數個晶粒10執行後續加工製程，進而提升大批量生產時的效率及產量。

參照第5圖，可進一步執行切割製程31，以使複數個晶粒10彼此分離。在一實施例中，切割製程31的切割道位於前述兩相鄰晶粒10之間的間隙中，以藉由切割保護層30而將複數個晶粒10彼此分離。在切割製程31之後，每個晶粒10的側表面10S上仍設置有保護層30，因此每個晶粒10皆受到保護層30的保護。在一些實施例中，切割製程31將每個晶粒10分離成一個單元。在另一些實施例中，依照需求，切割製程31將諸如2個、3個、4個、5個或更多的複數個晶粒10分離成一個單元。在一些實施例中，切割製程31可為雷射切割製程。

類似於第5圖所示，第6圖及第7圖根據其他些實施例，繪示在封裝結構的製造方法的剖面示意圖。為使便於說明，相同或類似的製程在此省略。

參照第6圖，其顯示使得保護層30的頂表面與晶粒10的底表面10B實質上齊平的實施例。在一些實施例中，可藉由進一步執行平坦化製程，來使得保護層30的頂表面與晶粒10的底表面10B實質上齊平。在此些實施例中，保護層30的厚度可實質上與晶粒10的第一高度h1相同。在此實施例中，由於暴露晶粒10的底表面10B，因此能夠具有良好的散熱性能，且可以減少後續加工形成的封裝結構的整體厚度。

在另一些實施例中，先提供形成有黏著層21的載板20，並將晶粒10的底表面10B接合於黏著層21上。再形成保護層30 於晶粒10的側表面10S上，以避免保護層30覆蓋晶粒10的底表面10B，而使得保護層30的頂表面與晶粒10的底表面10B實質上齊平。接著，再執行前述移除黏著層21與載板20、切割製程31等其他進一步製程。

參照第7圖，為另一實施例，相較於上述實施例，差別在於保護層30僅覆蓋晶粒10的部分的側表面10S。舉例而言，保護層30從晶粒10的頂表面10T延伸到晶粒10的晶種層的側表面，並暴露晶粒10的埋置層及基底(例如，在後續第8圖所示的埋置層112及基底111)。在此實施例中，能夠減少形成保護層30於晶粒10的側表面上的製程成本。在此實施例中，保護層30的厚度可小於晶粒10的第一高度h1。在此實施例中，保護層30的厚度可實質上與晶粒10的第一高度h1及第二高度h2的差值相同。

第8圖是根據本揭露的一些實施例，繪示例示性晶粒(die)結構的剖面示意圖。應理解的是，根據不同的實施例，可添加額外膜層及/或部件於晶粒10。在一些實施例中，以下所述的晶粒10中的各個膜層及/或部件可以被取代或刪除。

參照第8圖，晶粒10包括基材110、半導體層120、閘極結構150、源極結構170與汲極結構180、金屬層間介電層190及接墊11。半導體層120設置於基材110上。閘極結構150設置於半導體層120上。源極結構170與汲極結構180鄰近閘極結構150設置，且分別設置在閘極結構150的相對側。金屬層間介電層190覆蓋閘極結構150、源極結構170與汲極結構180。接墊11設置於金屬層間介電層190上，且接墊11貫穿金屬層間介電層190以電性連接閘極結構150、源極結構170或汲極結構180。

如第8圖所示，在一些實施例中，晶粒10的基材110可進一步包含基底111、埋置層112以及晶種層113。埋置層112設置在基底111上，且晶種層113設置在埋置層112及半導體層120之間。其中埋置層112可包括氧化矽、氧化物、氮化物、氮氧化物、氮化鋁或碳化矽、其它合適的材料或其組合。

在一些實施例中，基材110為絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底。在一些實施例中，基底111可包含陶瓷(ceramic)基底或矽(Si)基底。在一些實施例中，基底111為絕緣基底。在一些實施例中，前述陶瓷基底的材料可包含氮化鋁(AlN)、碳化矽(SiC)、氧化鋁(Al₂O₃)、藍寶石(sapphire)、其它合適的材料或其組合。在一些實施例中，可藉由粉末冶金將陶瓷粉末高溫燒結以形成前述陶瓷基底。在一些實施例中，基底111為陶瓷基底，且埋置層112包覆(encapsulate)陶瓷基底。埋置層112可完全包覆陶瓷基底，或者可部分包覆陶瓷基底。

在一些實施例中，當埋置層112完全包覆陶瓷基底，可以在使晶粒10的頂表面10T接合於載板20上之前，移除埋置層112的一部分，以暴露陶瓷基底。在另一些實施例中，當埋置層112完全包覆陶瓷基底，可以在執行如第2圖所示的平坦化製程時，同時移除埋置層112的一部分，以暴露陶瓷基底。因此，如第2圖所示的前述保護層可與陶瓷基底接觸。

在一些實施例中，埋置層112可為在高溫具有良好熱穩定性的層。在一些實施例中，埋置層112可包含氧化矽。舉例而言，埋置層112可為由四乙氧基矽烷(tetraethoxysilane，TEOS)作為前驅物而形成的氧化矽層。在一些實施例中，埋置層112可為藉由電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)製程所形成。在一些實施例中，埋置層112提供較高品質的表面以利於後續將其它膜層形成於埋置層112的表面上。

在一些實施例中，晶種層113可包含矽、碳化矽、氮化鋁、氮化鋁鎵、其它三五族化合物半導體材料、其它合適的材料或其組合。在一些實施例中，可藉由磊晶成長製程形成晶種層113。舉例而言，可藉由諸如金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)製程、氫化物氣相磊晶(hydride vapor phase epitaxy，HVPE)製程、分子束磊晶(molecular beam epitaxy，MBE)製程的沉積製程、其它合適的方法、或其組合順應性地(conformally)形成晶種層113於埋置層112上。晶種層113可減少及/或防止基底111與設置於基底111上的其他層之間的晶格差異，以提升結晶品質。在一些實施例中，晶種層113為矽。

如第8圖所示，在一些實施例中，半導體層120可進一步包含緩衝層121、通道層122以及阻障層123。緩衝層121設置在晶種層113上。通道層122設置在緩衝層121上。阻障層123設置在通道層122上。在一些實施例中，半導體層120為氮化鎵系(GaN-based)半導體層。

在一些實施例中，緩衝層121可包含III-V族化合物半導體材料，例如III族氮化物。緩衝層121的材料可以為或包含氮化鎵、氮化鋁、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、其單層或其多層或其他任何合適的材料。在一些實施例中，可以藉由沉積製程來形成緩衝層121。在一些實施例中，通道層122與基材110之間的不匹配會造成應變的產生。緩衝層121可減少及/或防止形成於緩衝層121上的通道層122的應變，以避免缺陷形成於通道層122中。在一些實施例中，可省略緩衝層121。

在一些實施例中，通道層122可包含一或多種III-V族化合物半導體材料，例如：III族氮化物。通道層122的材料可以為或可以包含氮化鎵、氮化鋁鎵、氮化鋁銦、氮化銦鎵(InGaN)、氮化銦鋁鎵(InAlGaN)、其他合適的材料或其組合，但不限於此。可藉由沉積製程來形成通道層122。

在一些實施例中，阻障層123可以包含III-V族化合物半導體材料，例如III族氮化物。阻障層123可以為或包含氮化鋁、氮化鋁鎵、氮化鋁銦、氮化銦鋁鎵、其他合適的材料或其組合。可以藉由沉積製程來形成阻障層123。

接續上述，因為通道層122與阻障層123具有不同晶格常數，所以會引發壓電極化效應及各自的自發性極化效應。因此，在通道層122與阻障層123之間的異質界面上能夠形成二維電子氣(two-dimensional electron gas，2DEG)。前述二維電子氣用作電流路徑。在一些實施例中，通道層122及阻障層123中沒有摻質。在另一些實施例中，通道層122及阻障層123可具有摻質，舉例而言，n型摻質或p型摻質。

如第8圖所示，在半導體層120上設置化合物半導體層130。在一些實施例中，化合物半導體層130可為p型摻雜或n型摻雜的氮化鎵。化合物半導體層130可抑制下方的二維電子氣，能夠使得後續形成在晶粒10中的半導體結構具有常關(normally-off) 狀態。化合物半導體層130可對應於閘極結構150設置。

如第8圖所示，可於阻障層123上形成閘極結構150，並在閘極結構150的相對側上形成源極結構170與汲極結構180，並形成諸如第一介電層140以及第二介電層160的內層(inner)介電層於阻障層123上。其中，閘極結構150可包括閘極電極151及閘極金屬層152。源極結構170可包括源極電極171與源極金屬層172。汲極結構180可包括汲極電極181與汲極金屬層182。

在一些實施例中，設置閘極電極151於化合物半導體層130上。閘極電極151的材料可為導電材料，舉例而言，導電材料可包含金屬、金屬氮化物、半導體材料或其組合、或其他任何合適的導電材料，但不限於此。在一些實施例中，導電材料可為金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(titanium nitride，TiN)、氮化鉭(tantalum nitride，TaN)、矽化鎳(nickel silicide，NiSi)、矽化鈷(cobalt silicide，CoSi)、碳化鉭(tantulum carbide，TaC)、矽氮化鉭(tantulum silicide nitride，TaSiN)、碳氮化鉭(tantalum carbide nitride，TaCN)、鋁化鈦(titanium aluminide，TiAl)、鋁氮化鈦(titanium aluminide nitride，TiAlN)、其類似物或其組合。前述半導體材料可為多晶矽或多晶鍺。前述導電材料可藉由例如化學氣相沉積法(chemical vapor deposition，CVD)、濺鍍(sputtering)、電阻加熱蒸鍍法、電子束蒸鍍法、或其它合適的沉積方式形成。

在一些實施例中，形成第一介電層140/第二介電層160以覆蓋閘極電極151。可藉由沉積製程來形成第一介電層140。在一些實施例中，第一介電層140可包含或可為一或多種單層或多層介電材料，例如，氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、其它合適的介電材料或其組合。前述低介電常數介電材料可包含氟化石英玻璃(fluorinated silica glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、摻雜碳的氧化矽、非晶質氟化碳(fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)或聚醯亞胺(polyimide)。舉例而言，在一些實施例中，可藉由旋轉塗佈(spin coating)製程、化學氣相沉積製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)製程、其它合適的方法或其組合來形成第一介電層140。第二介電層160可包括與第一介電層140相同或不同的材料，且第二介電層160可以與形成第一介電層140的製程相同或不同的製程來形成。閘極電極151埋置於第一介電層140中，而閘極金屬層152設置於第一介電層140上，第二介電層160覆蓋閘極金屬層152。

如第8圖所示，可藉由前述圖案化製程及沉積製程形成源極電極171、源極金屬層172、汲極電極181與汲極金屬層182，且源極電極171、源極金屬層172、汲極電極181與汲極金屬層182可包括與閘極電極151及/或閘極金屬層152相同或不同的材料。在一些實施例中，源極電極171可穿過第二介電層160、第一介電層140及阻障層123，以與通道層122及源極金屬層172之兩者電性連接，且汲極電極181可穿過第二介電層160、第一介電層140及阻障層123，以與通道層122及汲極金屬層182之兩者電性連接。在一些實施例中，源極金屬層172作為晶粒10的接觸物。進一步形成金屬層間介電層(inter-metal dielectric layer，IMD layer)190於源極金屬層172汲極金屬層182上。接墊11貫穿金屬層間介電層190，以分別與源極金屬層172與汲極金屬層182電性連接。在一些實施例中，金屬層間介電層190可為單層或多層。在此實施例中，接墊11的頂表面實質上為晶粒10的頂表面10T。

需特別說明的是，在已經形成前述膜層及/或部件於基底111上，也就是藉由加工晶圓而形成諸如高電子遷移率電晶體(HEMT)的半導體結構在晶圓上之後，從晶圓中切割出複數個晶粒10。在一些實施例中，晶粒10為高電子移動率晶體電晶體。在一些實施例中，晶粒10可包括複數個半導體結構，例如晶粒10可包括2個、3個、4個、5個或更多的高電子遷移率電晶體及/或其他半導體元件。晶粒10可為積體電路(integrated circuit，IC)晶片。在一些實施例中，可對晶圓執行晶粒切割(die separation)製程，亦即，執行晶粒單一化(die singulation)製程，來形成晶粒10。晶粒切割(die separation)製程可使用切割刀片(blade saw)、破裂切割(die break dicing)製程、雷射切割製程或其組合來執行。

第9A圖至第9E圖是根據本揭露的一些實施例，繪示在各個階段中的封裝結構的製造方法的剖面示意圖。在此，說明對於如第4圖所示的封裝結構進行覆晶式封裝的實施例。

參照第9A圖，形成模塑層40在晶粒10的頂表面10T上，且使模塑層40與保護層30接觸。用於形成模塑層40的形成方法及材料可與用於形成保護層30的形成方法及材料相同或不同。在一些實施例中，模塑層40形成在介於同一個晶粒10的源極結構與汲極結構上層的接墊11之間。在一些實施例中，由於用於形成模塑層40的材料與用於形成保護層30的材料相同，因此晶粒10可視為包覆在保護層30與模塑層40中。在一些實施例中，模塑層40覆蓋晶粒10的頂表面10T，且可與晶粒10的第二介電層(例如，在第8圖所示的第二介電層160)的頂表面接觸。

參照第9B圖，圖案化模塑層40，來形成複數個開孔，以暴露晶粒10的頂表面。具體而言，使得晶粒10的源極金屬層上層的接墊11的頂表面與汲極金屬層上層的接墊11的頂表面暴露，以便於後續電性連接。在一些實施例中，圖案化製程可使用雷射圖案化製程、蝕刻製程或其他合適的製程來執行。

參照第9C圖，可以形成重新佈線(redistribution)結構於模塑層40上且於前述開孔中，以改變諸如源極金屬層與汲極金屬層的上層的接墊11的接點位置，而提升晶粒10應用於不同的封裝基板的相容性。

如第9C圖所示，在一些實施例中，可以形成第一導電部件50在模塑層40中。第一導電部件50可穿過模塑層40與接墊11接觸，而與晶粒10的源極結構與汲極結構電性連接。第一導電部件50可包含或可為諸如銅(Cu)、鋁(Al)、金(Au)、鎢(W)的金屬、其他導電材料或其組合。在一些實施例中，第一導電部件50可為銅重新佈線(Cu RDL，Cu redistribution layer)層或鋁重新佈線(Al RDL)層。

在一些實施例，可進一步形成經圖案化的蓋層60於模塑層40上。其中，蓋層60的圖案可根據需求進行設計，以達成重新佈線的作用。蓋層60可包含聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺(PI)、苯並環丁烯(benzocyclobutene，BCB)或其類似物。蓋層60可藉由旋轉塗佈、化學氣相沉積(CVD)、層壓或其組合的沉積製程來形成。在一些實施例中，可省略蓋層60。

在一些實施例中，可以形成第二導電部件70在第一導電部件50上。第二導電部件70的材料與第一導電部件50的材料可為相同或不同。在一些實施例中，第二導電部件70可為球狀、柱狀或任意形狀。在一些實施例中，第二導電部件70可為銅柱(Cu pillar)、銅層、鎳、焊球(solder ball)、焊層(solder printing)、Ni/Au層、NiPdAu層或其組合。

參照第9D圖，可執行如第5圖所示的切割製程31，以將一或複數個晶粒10分離成一個單元。

參照第9E圖，將包含晶粒10的經分離的單元上下翻轉，並接合於封裝基板80上。具體而言，藉由第一導電部件50及第二導電部件70，來電性連接晶粒10中的源極結構與汲極結構與封裝基板80，而獲得本揭露的封裝結構1。在一些實施例中，封裝基板80包括矽晶圓、金屬基板或印刷電路板(PCB)。在一些實施例中，封裝基板80包括多個電子部件，諸如電阻器、電容器、訊號分配電路或其組合。前述電子部件可為主動電子部件、被動電子部件或其組合。在另一些實施例中，封裝基板80內沒有主動或被動電子部件。

在一些實施例中，本揭露的製造方法還可應用於球腳格狀陣列封裝(BGA，Ball Grid Array Package)、四側無引腳扁平封裝(QFN，quad flat non-leaded package)、四側引腳扁平封裝(QFP，quad flat package)、小外型積體電路(SOIC，Small Outline integrated circuit)封裝、雙邊內引腳封裝(DFN，Dual Flat No-lead)或電晶體外型(TO，Transistor Outline)封裝。

須說明的是，由於本揭露在晶粒10的側表面10S上設置有保護層30，且保護層30延伸至晶粒10的接墊11的側表面上，所以其上設置的第二導電部件70可直接接合於封裝基板80上，能夠省略傳統壓板(laminate)。因此在無需使用傳統壓板的情況下，如本揭露所示的封裝結構1可以減少整體封裝結構的厚度，且提供更為優良的散熱性能及電連接性能。

第10圖是根據本揭露的另一些實施例的封裝結構的剖面示意圖。在此，說明以如第4圖所示的封裝結構進行焊線接合封裝製程的實施例。

參照第10圖，提供封裝基板80，且形成接合層81在封裝基板80上。在一些實施例中，封裝基板80可為PCB基板，且前述PCB基板可包括具有導線架(lead frame)的複數個晶片(chip)。在一些實施例中，導線架可為用於封裝晶粒10所使用的封裝金屬框架。舉例而言，導線架可包含銅(Cu)、鐵鎳(NiFe)、鉛(lead)、錫(tin)、金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、不銹鋼架、其它合適的材料或其組合。

在一些實施例中，接合層81可包含高分子基質以及分散於高分子基質中的導電粒子。在一些實施例中，高分子基質可包括諸如聚甲基丙烯酸甲酯(polymethylmetacrylate，PMMA)的丙烯酸樹脂、環氧樹脂(epoxy)、矽膠、馬來酸酐、其它合適的基質材料或其組合。在一些實施例中，導電粒子的材料可包含銀(Ag)、銅(Cu)、金(Au)、鋁(Al)、鎳(Ni)、碳(C)、其它合適的導電材料或其組合。在一些實施例中，接合層81可為非導電型的環氧樹脂。舉例而言，在一些實施例中，可藉由塗佈製程、印刷製程、或其它合適的方法形成接合層81。在一些實施例中，接合層81可為銀膠。

接著，覆蓋有保護層30的晶粒10藉由接合層81與封裝基板80連接。其中，晶粒10的底表面10B設置於封裝基板80的頂表面上，且暴露晶粒10的頂表面10T，也就是暴露晶粒10的源極結構與汲極結構上層的接墊11。其中，接合層81的一部分是介於保護層30及封裝基板80之間，且接合層81的另一部分沿著保護層30的側表面上延伸。接合層81所產生的填料帶(fillet)具有第三高度h3。然而，如第10圖所示，在本揭露的封裝結構中，即使第三高度h3高於第二高度h2，因為晶粒10的側表面覆蓋有保護層30而受到保護，因此能夠有效使晶粒10與接合層81電性隔離，而不會在晶粒10與接合層81之間產生不需要的導通路徑，進而提升封裝結構的可靠性及製造方法的製程裕度。

接續上述，形成導線82在封裝基板80上，且經由導線82與接墊11來連接晶粒10的源極結構與汲極結構至封裝基板80上。在一些實施例中，導線82可為金(Au)導線、銅(Cu)導線、鈀銅(PdCu)導線、銀導線、其類似物或其組合。應理解的是，前述實施例並不表示晶粒10的源極結構與汲極結構上層的接墊11與封裝基板80之間必須以導線進行連接，且根據本揭露實施例，前述元件的位置配置關係亦不侷限於圖式中所繪示者。

之後，形成模塑層40在封裝基板80上，以覆蓋封裝基板80、晶粒10、接合層81及導線82，而獲得本揭露的封裝結構2。在一些實施例中，可進一步執行如第5圖所示的切割製程31。

須說明的是，在焊線接合封裝製程中，需要使用諸如環氧樹脂的接合層81來將晶粒10固定於包括導線架的封裝基板80上。然而，當施加的接合層81不足時，晶粒10會從封裝基板80上脫離，而降低封裝結構的可靠性。但是當施加的接合層81過多時，溢流出來的接合層81的材料會沿著晶粒10的側表面10S產生填料帶，進而產生不需要的導通路徑而導致短路，因此亦會降低封裝結構的可靠性。據此，如第4圖及第10圖所示，保護層30從晶粒10的底表面10B向晶粒10的頂表面10T延伸的長度超過第二高度h2。因此，保護層30能夠有效地避免因為接合層81的材料溢流而導致的短路問題，進而提升可靠性。

綜上所述，根據一些實施例，本揭露藉由設置保護層於晶粒的側表面及/或底表面上，來避免封裝製程中因為接合晶粒的步驟而產生的短路問題，進而提升封裝結構的可靠性及製造方法的製程裕度。同時，藉由本揭露的製造方法而得的封裝結構的整體厚度較薄，因此具有為優良的散熱性。還因為具有更短的循環(loop)，而具有優良的電性性能。

另外，保護層能夠提升封裝結構對於環境或人為損害的抵抗性。此外，本揭露的封裝結構及其製造方法能夠與焊線接合封裝、或是覆晶式封裝製程相容，因此能夠在不增加額外製程成本的情況下執行本揭露的製造方法，並進行大批量生產。

以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。