JP2010503986A - 半導体基板に垂直方向接点を製造する方法 - Google Patents

半導体基板に垂直方向接点を製造する方法 Download PDF

Info

Publication number
JP2010503986A
JP2010503986A JP2009527953A JP2009527953A JP2010503986A JP 2010503986 A JP2010503986 A JP 2010503986A JP 2009527953 A JP2009527953 A JP 2009527953A JP 2009527953 A JP2009527953 A JP 2009527953A JP 2010503986 A JP2010503986 A JP 2010503986A
Authority
JP
Japan
Prior art keywords
layer
substrate
interconnect
passive
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2009527953A
Other languages
English (en)
Inventor
モレル ステファン
デン デッカー アルノルドゥス
セー ローデンブルグ エリザベス
シー イー ヴァン グルンスヴェン エリック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of JP2010503986A publication Critical patent/JP2010503986A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

シリコンによる基板（１４０）およびこの基板の第１側面から第２側面に貫通する貫通孔内の相互接続部（１３０）を有する集積回路（１００）を設ける。この相互接続部を基板の第１側面における金属化（メタライズ）層（１２０）に結合し、また貫通孔の側壁に存在する、とくに基板の第１側面に隣接する端縁に存在する非晶質シリコン層上に設ける。この相互接続部は、ニッケルおよび銀の金属スタックを有する。非晶質シリコン層を形成する好適な方法は、スパッタエッチング技術である。

Description

本発明は、第１側面およびこの第１側面とは反対側の第２側面を有する半導体材料の基板を備える集積回路の製造方法に関し、この製造方法は、（１）基板の第１側面にメタライゼーション層を設けるステップ、（２）基板の第１側面から第２側面まで延在する貫通孔を形成するステップ、および（３）基板の第１側面のメタライゼーション層に結合する相互接続部を形成するために貫通孔の側壁に導電層を設ける導電層形成ステップを有する。
本発明は、さらに、このように形成した集積回路に関する。シリコン基板は集積回路のキャリア（担体）としてますます使用されている。適切なアース接続を行うために、貫通孔を形成し、この貫通孔を少なくとも部分的に導電材料で充填して、相互接続部を形成する。このことは、特にＲＦ周波数での性能を向上させるために必要であるとともに、相互接続部によって接点を効率的に露出させることができる。
貫通孔にこのような相互接続部を形成する上での要件は、集積回路を製造するための他の加工処理（プロセス）との適合性である。このような加工処理としては、電気的素子の画定およびメタライゼーション（金属化）層の形成に必要とされるような初期段階（フロントエンド）のプロセス、および組立プロセスとしても知られる最終段階（バックエンド）のプロセスの双方がある。さらに、この相互接続部は、製品の信頼性要件を満たす必要がある。好適には、貫通孔は、第２側面側から１つまたはそれ以上のエッチング技術で形成する。これによって、メタライゼーション層を露出させる。次に、導電性材料を設けて、ビアを形成する。スパッタリング、化学蒸着、電気めっきのような幾つかの技術を、代替的におよび／または組み合わせて使用することができる。
実験により分かったことは、基板に対する導電層の接着は常に信頼性要件を満たすものではないということである。接着は、新しい半導体プロセスの工業化における問題として知られている。いくつかの要因によって接着は不十分となり、この場合組み合わせの効果の余地はない。つまり優れた接着は工学上の課題である。
したがって、本発明の目的は、優れた接着を可能にする方法を得るにある。
この目的は、導電層の堆積に先立って非晶質シリコン層を形成することによって実現する。導電層は、非晶質シリコン層を損傷させないものを選択する。非晶質シリコン層が損傷していない場合、この非晶質シリコン層は良好な接着を得るのに適していることが分かっている。非晶質シリコン層が反応する場合、このような損傷が発生する。スパッタチタンのような従来の接着層は非晶質シリコンに対して極めて高い反応性を示す。これによって、いわゆるカーケンドール作用によるボイド（空隙）を生じ、接着性を悪化させる。
好適には、非晶質シリコン層は１０ｕｍ以下の厚さ、さらに好適には３ｕｍ以下が望ましい。これによって形成されるあらゆるボイドのサイズを減少させる。用語「非晶質シリコン層」は、非晶質シリコン層内の多結晶領域の存在を除外するものではないということを理解されたい。
最も好適には、導電層は非晶質シリコンに対する保護層を有するものとする。適切には、この保護層をニッケル層とする。とくにニッケル層との組み合わせにおいて、銀を使用すると極めて有益であることが分かった。非晶質シリコン層は、好適にはスパッタエッチング技術によって形成する。スパッタエッチングのステップは、メタライゼーション層上の元々存在するあらゆる酸化物の除去と組み合わせることができる。
本発明のこれらおよび他の態様を、縮尺通りに描いていない単に図式化した説明図につきさらに説明し、これら図面において、異なる図面における同一参照符号は同一部分を示す。
本発明の組立体（アセンブリ）の断面図である。 使用する受動ＩＣの製造におけるいくつかの段階の断面図である。 使用する受動ＩＣの製造におけるいくつかの段階の断面図である。 使用する受動ＩＣの製造におけるいくつかの段階の断面図である。 ワイヤボンディング後におけるデカップリングおよびＥＳＤ保護抵抗の等価回路を示す ２つの異なるＥＳＤモデルに基づいて測定した、ＥＳＤ抵抗を有する回路およびＥＳＤ抵抗がない回路に対するＥＳＤ事象からの経過時間の関数としたピーク電圧の減少を示す。 ２つの異なるＥＳＤモデルに基づいて測定した、ＥＳＤ抵抗を有する回路およびＥＳＤ抵抗がない回路に対するＥＳＤ事象からの経過時間の関数としたピーク電圧の減少を示す。 ビアを形成する方法、およびその結果としての形状を示す。 本発明方法の順次のステップを示す。 異なるエッチング処理の画像を示し、左は格子損傷に起因して非制御のＫＯＨエッチングの実施例であり、右は制御されたＫＯＨエッチングの実施例を示す。 （Ａ）はＫＯＨエッチング終了時、（Ｂ）はオルトリンエッチング終了時、（Ｃ）はＣＯエッチング終了時の画像を示す。 背面側のメタライゼーションにおける劣悪な段差コーティングを引き起こすＣＯエッチング中のアンダーエッチングの実施例を示す。 ドライＣＯエッチングを使用する良好な段差コーティングの実施例を開示する。 側壁でのスパッタエッチングの概略図を示す。 ウエハレベル上におけるＤＣおよびＲＦ特性解析用の専用検査構体を示す。 ６インチウエハ上におけるビアのＤＣ抵抗の分布を示す。 計算したＲＦ抵抗と測定したＤＣ抵抗との間における相関関係を示す。 温度サイクルテスト前後でのシングルビアにおけるＤＣ抵抗の比較グラフを示す。
図１は本発明の受動ＩＣ１００を有する組立体（アセンブリ）２００の第１実施形態を断面で示す。この受動ＩＣ１００は第１側面１０１および第２側面１０２を有し、半導体材料の相互接続基板１４０を設ける。この相互接続基板１４０は、第１側面１０１から第２側面１０２まで延在する垂直方向の相互接続部１３０を有する。受動ＩＣ１００は、第２側面１０２を、キャリア基板１５０の第１側面１５１に接着剤１０５で取り付ける。接合ワイヤ９０を受動ＩＣ１００における接合パッド９５からキャリア基板１５０における対応する接合パッド１５５に延在させる。電気的な垂直方向相互接続部１６０は、キャリア基板１５０を貫通して、キャリア基板１５０の第１側面１５１に対して背反する第２側面１５２における端子１７０まで延在する。熱的な垂直方向接続部１６１を、第２側面における少なくとも１個の熱的端子１７１まで延在させる。キャリア基板１５０は、さらに、１個または複数個のインダクタ１５８を有し、ほとんどの場合、インダクタ１５８は第１側面１５１における接合パッド１５５に接続する。受動素子１１１〜１１３を、相互接続部１２０および接合パッド９５に加えて、受動ＩＣ１００の第１側面１０１に画定する。これらの接合パッドの若干に接合ワイヤ９０を設け、キャリア基板１５０に接続するとともに、また他の接合パッドには、はんだボール９２を設け、受動ＩＣ１００の頂部に組み立てる電気デバイス５０に接続する。代案として、任意の電気デバイス５０と受動ＩＣ１００と間に他の接続を行うことができ、例えば接合ワイヤ、ＴＡＢホイル等で接続することができる。電気デバイス５０の例としては、パワーアンプ、パワー制御集積回路、スイッチ、バルク音響波フィルタなどのバンドパスフィルタ、インピーダンス整合回路、をとくにＭＥＭＳ素子またはバラクタの形式とした可変キャパシタを有するインピーダンス整合回路がある。
半導体材料の基板１４０は、基板１４０上に高品質インダクタを画定するように調和させた抵抗率を有する。とくに、この抵抗率は、例えばＡｒ、Ｎｅ、窒素などのドーパントの注入、または、例えば電子ビームの照射によって、基板１４０の少なくとも一部で増大させておく。適切な抵抗率は１ｋΩ／□以上である。受動ＩＣ１００の構造を、図２〜４の製造段階につき、より詳細に説明する。
図２〜４は、第１実施形態による受動ＩＣ１００の製造を示す。絶縁層１０４は第１側面１０１に画定する。トレンチを基板１４０においてエッチングしておき、誘電材料１４１および導電材料１４２を充填し、キャパシタ１１１を画定する。このキャパシタ１１１は、その形状に起因して、比較的高い、とくに２５〜１００ｎＦ／ｍｍ２またはそれ以上のキャパシタンス（容量）密度、を有する。トレンチの形状には制約がなく、最適化した設計にすることができる。代案として、基板におけるキャビティ内に柱状構造を設けることができ、このことは未公開欧州特許出願第０６３００４２２．０号に記載されている。誘電材料は、好適には窒化物、また最適には酸化物−窒化物−酸化物のスタックで構成する。当業者には既知の方法で、トレンチの表面１４３に導電性粒子をドーピングし、キャパシタ電極として機能するようにする。導電材料１４２は、好適には既知の方法でドーピングしたポリシリコンである。導電材料１４２は、さらにトレンチの外側の選択した領域に設ける。このことはより有利ではあるが、必ずしも必要ではない。この実施形態において、若干の領域を抵抗１１２として使用するとともに、他の領域をバリヤ層１３１として使用し、このバリヤ層は、相互接続基板１４０を貫通する垂直方向接続部１３０の一部とすることができる。当業者には既知の方法で、誘電材料１４４を所望のパターンに従って設け、受動コンポーネント１１１，１１２に対する接点を画定する。
図３は、導電および絶縁パターンを含むメタライゼーション（金属化）構造１２０を設けた後の第２段階における受動ＩＣ１００を示す。メタライゼーション構造１２０は、付加的なキャパシタ１１３を有する。このキャパシタは、ＲＦ用途で必要なトレンチキャパシタ１１１よりも小さいキャパシタンス（容量）密度を有するとともに、またより厳密に画定し、より良好な破壊電圧および低抵抗電極を有するようにする。抵抗１１１には、分離層で接点１１１Ａを設ける。メタライゼーション構造１２０は他の金属層１２１で拡大しておく。この金属層１２１は、大きな厚さ、例えば好適には１ミクロン以上の厚さを有し、ＲＦ周波数で適正に機能するインダクタを画定する。さらに、この厚さは、使用する周波数での電流の貫入深さの２倍よりも大きい必要がある。この貫入深さは、Ａｌ，Ｃｕ，Ａｕなどの金属、（Ａｌ．Ｃｕ）、（Ａｌ．Ｓｉ）、（Ａｌ．Ｍｇ）などの合金、またはドーピングしたポリシリコンとすることさえできる、金属層１２１の材料に依存する。この金属層１２１を他の誘電層１２２で被覆した状態を示す。この他の誘電層１２２に開口を設けるか、または除去して、金属層１２１における任意の接合パッド（図示せず）にアクセスできるようにする。
図４は、受動ＩＣ１００の製造におけるさらに他の段階を示す。ここで、垂直方向の接続部１３０を、第２側面１０２からウェット化学エッチングで貫通孔１３５を形成し、つぎに導電材料１３２を設けるによって作製する。貫通孔１３５の製造において、半導体基板１４０の第１側面におけるエッチング停止層でエッチングを完了する。このエッチング停止層は、窒化物や酸化物などの従来の絶縁層１０４とすることができるが、代案として金属層とすることもできる。導電材料１３２をエッチングした貫通孔１３５の壁およびメタライゼーション構造１２０のあらゆる露出している金属上に堆積させる。好適には、貫通孔１３５は完全には充填しない。これによって、基板１４０および貫通孔１３５の金属の熱膨張が異なることに起因して、とくに熱サイクルまたは他の組立ステップにおける熱膨張の差によって、半導体基板１４０において亀裂が広がることを防ぐ。この導電材料１３２は、有利にもバリヤ層を構成し、基板材料（例えばＳｉ）と垂直方向接続部の頂部における露出したメタライゼーション構造との間に望ましくない合金（例えばＡｌやＡｌ合金）での形成されるのを防ぐ。この実験で、Ｔｉをバリヤ層として使用すると、Ｔｉによって誘発されるＡｌと、Ｓｉおよび／またはＴｉとの反応に起因して、適切な結果が得られないことが分かった。ここで、Ｎｉ、および他の導電層、例えば銀、アルミニウム、アルミ合金、銅、パラジウム、窒化チタン、または金のスタックを使用する。驚くべきことに、その結果として生じる垂直方向相互接続部は低インピーダンスを有し、相互接続部１３０におけるＮｉ層内に磁気電流を生ずることがないということが分かった。
基板の熱拡散機能に関して
本発明の第１実施態様によれば、基板１４０を貫通する垂直方向相互接続部１３０は、第１側面１０１に組み付けるパワーアンプに対して接地（アース）経路を生ずるとともに、基板１４０は熱的経路としても機能する。とくに、適切なアースおよび許容できる放熱が得られる配線基板に対する最適な厚さが存在することが分かった。この最適な厚さは、ウェットエッチングされた貫通孔を有するシリコン基板においては１００〜３００ミクロンの範囲である。基板１４０の厚さが１００ミクロンよりも小さい場合は、半導体基板１４０の頂部における全てのインダクタの品質係数が適切なレベル以下に減少する。さらに、全熱抵抗が増大することが分かった。基板の厚さが３００ミクロンより大きい場合は、垂直方向相互接続部１３０の寄生インダクタンスが許容レベル以上に増大し、ＲＦアース性能が悪化する。ドライエッチングされた貫通孔の場合は、厚さは４００ミクロン程度の大きさとすることができる。この最適な厚さは、基板が、基板における有効熱分布よりも大きい横幅を有するか否かに、とくに関係があることが観測されている。このことは、確かに本発明のプラットフォームデバイスの場合に言える。さらに、本発明の第１態様による受動ＩＣ１００を使用すると、ＲＦパワーアンプデバイス５０の接合部温度がより低くなることが分かった。このようなより低い接合部温度によって、さらにパワーアンプデバイスの改良された動作が得られる。パワーアンプの線形性は動作温度および適切な電気的接地状況の双方に極めて影響を受け易いことが分かっている。本発明による構造を使用することにより、双方とも実現される。実際に、受動ＩＣ上にＲＦパワーアンプを設ける場合には、このアセンブリの熱抵抗Ｒthは、アンプを積層キャリア基板１５０上に直接組み付ける場合よりも低くなる。半導体基板１４０上に受動ＩＣ１００が存在するために、熱は急速に外部に流れる。したがって、接合部温度Ｔｊはより低くなり、なぜなら、接合部温度ＴｊはＲthの関数であるからである。この改善された熱拡散は、パワーアンプは最大出力で連続的に動作するコンポーネントではないという事実に起因している。その動作は、とくに基地局との接続を行うとき、および信号を増幅させるときに生じる一連のパワーバーストとみなすことができる。
通常は、これによってアンプにおける温度上昇およびクールダウンによって引き起こされる大きな温度変動が生じる。この場合、半導体基板を熱拡散器として使用することによって、温度を比較的一定に保つ。熱拡散器としての動作は、付加的な利益をもたらし、概して、受動ＩＣ１００の半導体基板１４０が完全に温度上昇した定常状態が起こることはほとんどない。このため、受動ＩＣ１００の半導体基板１４０から積層キャリア基板１５０への熱転移はそれほど重要ではない。このことは、明らかに、使用する通信標準規格および変調スキーム（例えば、ＧＳＭ、Ｗ−ＣＤＭＡ、ブルートゥース等）にも依存する。
改善された熱拡散はアンプの効率に寄与するだけでなく、基板と導電接続（ビア）との間における熱膨張係数の差によって半導体基板で亀裂が生じ始めるのも防止する。他の効果は積層体の膨張および収縮に関する。積層体は、半導体基板とは異なる熱膨張係数（ＣＴＥ）を有し、パッケージング、例えばファインピッチ・ボールグリッド・アレイ・パッケージにおいて既知である。チップと比較して積層体の収縮が異なるという観点で、熱サイクル中の冷却段階はパッケージの安定性にとって最も問題となることが知られている。この場合、本発明では、より冷却が少なく、また急速冷却も少なく、さらに積層体の半導体材料に対する界面（インターフェイス）では局部的最大温度が低下する。要するに、このことは熱サイクルの信頼性に寄与する。垂直方向相互接続部のインピーダンスは明らかに接続部の実際の長さに依存する。１つの実施形態において、相互接続部は、半導体基板の背面側からのウェット化学エッチングによって、またその結果生じる表面の後続のメタライゼーション（金属化）処理によって形成する。このウェットエッチングによれば、円錐状の貫通孔が得られる。基板の厚さ変動によって、基板の前面側での貫通孔および相互接続部の断面積の偏差が生ずる。とくに、この断面積の大きさは垂直方向相互接続部のインピーダンスに相互に関連していることが分かった。
選択した範囲、およびとくに好適な範囲での基板の厚さを使用するとき、垂直方向相互接続部のインピーダンスの偏差は、デバイスの適正な機能にわずかな影響しか与えない。
適切には、垂直方向相互接続部は、単にアンプのためのアース経路だけでなく、多数のアース接続をもたらす。これらアース経路は、入力段、出力段および中間段といったパワーアンプの様々な段に電気的に結合される。アンプの十分な安定性を確立するために、ＲＦパワーアンプに対する多重アース接続を使用することが必要である。ＲＦ回路において、相互接続部は関係するインピーダンスも有する。多重アース接続がない場合、１個の段におけるアースインピーダンスの偏差（例えばパワーアンプ動作による）が、他の段のアースレベルを規定することになる。このことは、アンプの効率的動作を妨げる可能性のある制御不能な副作用を引き出す。さらに、このような結合したアースは付加的なフィードバックとして機能し、また増幅された電流がアンプの入力にフィードバックされるアンプ内のサイクル生成として機能する。このことは、ブレークダウンを引き起こす可能性がある点で望ましくない。
さて、本発明によれば、垂直方向相互接続部の前面側の端部から隣接する垂直方向相互接続部の前面側の端部にいたる経路のインピーダンスは、ＲＦの観点からすると、互いに独立したアースインピーダンスを生ずるに十分であるということが分かっている。このことは、垂直方向相互接続部のメタライゼーション（金属化）が垂直方向の相互接続基板１４０の完全な第２側面１０２上にほぼ全体に広がる場合（例えば、第２側面１０２におけるメタライゼーションがパターン形成されていないとき）にも、言える。パターン形成がないことは、金属化層が、半導体基板から、受動ＩＣ１００とキャリア基板１５０との間における接着剤への熱伝導を改善する傾向にあるという点で一層有利である。
受動コンポーネントに関して
受動ＩＣ１００は、インダクタ、キャパシタ、さらに抵抗といった異なるタイプを含む。各タイプのインダクタおよびキャパシタは、受動ＩＣのＲＦ設計において、以下のような異なる機能要素に利用される固有特性を有する。すなわち、
− トレンチキャパシタ。このトレンチキャパシタは、相対破壊電圧で大きなキャパシタンス密度（とくに約１０ｎＦ／ｍｍ２、好適には２０ｎＦ／ｍｍ２）を有する。これらは、中間メタライゼーション層の頂部電極に対する平面状（プラナー）キャパシタの減結合（デカップリング）用途に有用である。このことは、キャパシタの精密画定に寄与する。そのキャパシタンス密度は適切には１００〜２００ｐＦ／ｍｍ２である。これは国際公開第２００１／０６１８４７号に記載のように構成する。このキャパシタはＲＦ用途に極めて適している。
− 底部の金属層におけるインダクタ。このインダクタは比較的高解像度パターン形成の利点があり、多くの巻回部を設けることができる。しかし、金属層の厚さは比較的制限されており（例えば０．２〜０．６ミクロンに）、これにより、品質係数が限定される。このインダクタは、例えばＲＦチョーク用途に適している。
− 頂部の金属層におけるインダクタ。このインダクタは、厚さを、０．８〜２．５ＧＨｚにおける関連する高い周波数で電流の貫入深さの２倍以上に選択するとき、比較的高い品質係数の利点を有する。このインダクタは、相互接続ラインの一部として画定することができるという利点をさらに有する。適切には、このようなインダクタではＵ字形にして設ける。これは、接合パッドと同一の層に画定する。
− 中間金属層（厚さ約１ミクロン）におけるインダクタ。利用可能なタイプの受動素子が複数あること、および基板を貫通する垂直方向相互接続との多重アース接続を利用できることにより、受動ＩＣは全ての離散した素子を交換することができる。このことは、さらに、パワーアンプモジュールのサイズ拡大なしに、機能を向上することができる。
受動ＩＣは、とくにパワーアンプデバイスであり、なぜならパワーアンプはトランシーバやディスプレイなどの他の多くのデバイス以上に大きなパワー（例えば３Ｗ以上）を使用するからである。さらに、パワーアンプおよびアンテナで必要とされるインピーダンス整合は、大きな寸法の受動コンポーネントを複数個必要とする。さらに、受動ＩＣは、１個以上の周波数帯域に対してアンプおよびインピーダンス整合を設けることができる。
パワーアンプに関して
− パワーアンプは、とくに、９００Ｍｈｚ〜３ＧＨｚにわたる周波数帯域のようなＲＦ用途に適合するよう設計する。この周波数スペクトルとしては、ＧＳＭ、ＣＤＭＡ、Ｗ−ＬＡＮ、ＷｉＭＡＸ、８０２．１１および他の通信標準規格がある。信号増幅の非直線性によって、極めて急激にノイズを発生したり、または効率を大幅に減少したりする。
− パワーアンプは、相互接続基板上のフリップチップ構成に配置することができる。これによって、小さな損失で、アースからパワーアンプ（ＰＡ）への線形的な接続が可能になる。例えばこのパワーアンプは、フィリップス・セミコンダクタ社製のＱｕｂｉｃ４などのＳｉＧｅ技術で実現する。パワーアンプデバイスにおける電源およびアース接続経路は、良好な分布（例えば星型接続）によってパワーおよびアースの性能を改善するよう、有利にレイアウトすることができる。この改善はレイアウト側であり、このほかの改善はビアホール自体におけるものである。これらはアースインダクタンスおよび熱伝達の双方を改善するように設計できる（例えばビアにおいて銅を使用することによって）。受動ＩＣ上にいくつかのアンプを設けることができる。このような構造は、多重帯域（マルチバンド）パワーアンプモジュールにとって好適である。
パワーアンプと相互接続基板との間に、より小さなピッチではんだボールを使用する。このことは、双方のコンポーネントのＣＴＥｓ間に差がないとき、可能となる。その結果、小型化される。
受動ＩＣに関して
１つの実施形態では、受動ＩＣは、特定の機能を除いて、パワーへの入力からアンテナへの出力にいたる回路素子を画定する。パワーアンプは、一般に複数段を有し、この実施形態では３段とする。段間インピーダンス整合をパワーアンプ増幅段間で実施する。最終増幅段の後、信号は、出力、アンテナスイッチ、ローパスフィルタおよびインピーダンス整合回路を通過する。アンテナスイッチは、送信帯域と受信帯域との間における切り替えを可能にする。さらに、他の相互接続部を、アンテナスイッチと、受信信号を増幅するための低ノイズアンプへの出力との間に設ける。ローパスフィルタおよびインピーダンス整合ネットワークは、この実施例において、１個の機能ブロックに統合する。受動ＩＣが１つ以上の周波数帯域において信号処理に適切である場合、帯域スイッチを付加的に設ける。とくに、このような帯域スイッチを、パワーアンプとアンテナスイッチとの間に設ける。この段間インピーダンス整合はＬＣ回路網（ネットワーク）を含み、この回路網内でキャパシタを信号ラインに接続し、インダクタを信号ラインとアースとの間に接続する。好適な実施例において、このようなＬＣ回路網は３個のインダクタおよび２個のキャパシタを有する。
この組立体（アセンブリ）において、キャパシタおよびインダクタを、受動ＩＣにおけるパワーアンプデバイスに、およびキャリア基板に画定することができる。このことは、パワーアンプデバイスのサイズを最小化するために有利である。例えばはんだ塊でパワーアンプをフリップチップ実装における受動ＩＣに組み付けるこの実施例において、インダクタはパワーアンプデバイスに対面する領域に画定すると好適である。このことは、インダクタが品質係数にはそれほど関連しないＲＦチョークとして動作するとき、可能である。ノイズを低減するためには、このインダクタにオーバーラップする領域には影響を受け易いコンポーネントがないようにパワーアンプデバイスを設計する。しかし、段間整合用のキャパシタはパワーアンプデバイスに設ける。パワーアンプは、受動ＩＣよりも高い改造で画定するため、パワーアンプデバイスのキャパシタに比較的高いキャパシタンス密度を付与することができる。さらに、パワーアンプデバイスにキャパシタの集積することは、キャパシタに対する相互接続部の長さを減少し、これとともに寄生インダクタンスを減少する。
この状況は、出力整合（マッチング）部では異なる。パワーアンプにおけるインピーダンスはいくぶん低く、とくに２〜３Ωのみであるが、ＲＦ用途の標準インピーダンスレベルは５０Ｑとして規定される。この場合、出力整合部によって変換が可能になる。サイズの要件があるため、この変換は、好適にはキャリア基板において実行する。これによって、さらに、個々の巻線の頂部で結合した巻線を有するインダクタを使用することも可能になる。そして、アンプの出力から出力整合部への受動ＩＣにおける相互接続部を、極めて低抵抗な相互接続部として画定する。さらに、アンプの受動ＩＣに対する接続を複数のはんだ塊によって行う。この相互接続部には十分な幅を与えるとともに、受動ＩＣの背面側の接地金属面は相互接続部にストリップライン特性を与える。キャリア基板に対する接続は接合ワイヤによって可能になる。
ローパスフィルタにとって、低損失であり、また基板に対する寄生結合を防止することが必要である。さらに、仕様上の公差範囲が低いことである。寄生結合は主に基板に直交する方向に生じることが明らかになった。この寄生結合は磁場によって引き起こされるが、静電場はほとんど存在しない。このような寄生結合源は、キャリア基板と受動ＩＣとの間における全ての接合ワイヤ、ならびに基板を貫通する垂直方向相互接続部である。このローパスフィルタを改善するために、インダクタを受動ＩＣ内に画定し、アンテナスイッチとアンテナへの出力との間には何ら接合ワイヤがないようにする。この実施例は、キャリア基板１５０にインダクタを設けることを示しており、キャリア基板１５０の複雑さを低減するためにインダクタを別個のデバイス内に画定することができる。この場合、リードフレームを積層板の代わりにキャリア基板１５０として使用することができる。この別個のデバイスは、例えば、カプセル封入する成形型内に統合した金属層とし、このことは国際公開第２００３／８５７２９号に記載されている。
適切には、受動ＩＣは、少なくとも２個の別個の周波数帯域からの信号の処理を可能にする。この場合、パワーアンプデバイスおよびパワー制御デバイスは、双方の周波数に対して動作するように設計することができる。とくに、パワーアンプデバイスは第１帯域のための第１セクションおよび帯域のための第２セクションを有し、これらセクションは互いに独立しており、また何ら相互接続部がない。パワー制御信号のための相互接続部は、両セクション間で受動ＩＣ上の領域に適切に画定する。隔離領域を、異なる周波数帯域のセクション間でパワーアンプデバイスに画定する。受動ＩＣにおけるパワー制御相互接続部は、このとき、隔離領域の下側に延在することができる。
受動ＩＣのＥＳＤ保護に関して
組立中に生じる可能性がある静電放電パルスに対して受動ＩＣを保護するために、特別な保護を設ける。とくに受動ＩＣにおける小型キャパシタはＥＳＤパルスに極めて影響を受け易い。このようなキャパシタは、平面状（プラナー）キャパシタとして実装することができるが、代案として、基板におけるトレンチキャパシタとして実装することもできる。受動ＩＣにダイオードまたは他の能動素子を統合することは困難である。個々の能動素子間におけるクロストークは、各能動素子に特別なシールドを施さない限り、基板の高抵抗特性に起因して生じ易い。
本発明のこの態様によれば、このキャパシタは、受動ＩＣ内のキャパシタ出力とアース接続部と間における抵抗によってＥＳＤから保護され、この抵抗は、ＲＦアース接続に対して大きな影響を与えることがないよう、十分に高い抵抗値を有する。抵抗を選択することによって、受動ＩＣの使用中、この抵抗にＤＣ電圧が加わらない。必要ならば、他のキャパシタを抵抗に対して直列接続することができる。用語「キャパシタ出力」は、組立完了後にアースに接続する出力であると定義するために使用する。
図５は、組立後における本発明によるＥＳＤ保護部を有する受動ＩＣの等価回路を示す。キャパシタＣ１は組立中に生じるＥＳＤパルスの影響を受け易い、比較的に破壊電圧の低いキャパシタであり、一般にデバイスの使用中に生じる値よりも低い。この場合、キャパシタＣ１は３０ｐＦの容量を有する平面状の金属−絶縁体−金属という構成のキャパシタである。キャパシタを内部回路への入力部に結合し、この内部回路自体には、５０Ωの標準インピーダンスを有するアース接続部を設ける。キャパシタ出力を、接合ワイヤを介して外部アースに結合する。２０Ｈｚの周波数で計算するとき、この接合ワイヤは０．１Ωの典型的な抵抗値および１．０ｎＨのインダクタンスを有する。さらに、キャパシタ出力を接合パッド９５に結合し、この接合パッド９５に他のコンポーネントを組み付ける。本発明においては、ＥＳＤ保護部に適当な抵抗を設け、この抵抗により、単に０．２ｎＨの寄生インダクタンスに対する内部アースへの接続部を得る。このことは、基板を貫通する垂直方向相互接続部によって可能となる。さらに、５０Ωのインピーダンスによって、他の内部アース（ＩＧ）からも結合する。
図６および図７は、２つのモデル、すなわち機械モデルにおける５０Ｖピーク（図６参照）および人体モデルにおける３００Ｖピーク（図７参照）によるＥＳＤピーク電圧の結果として生じる低減状況を示す。ＥＳＤピークの低減は十分大きい。機械モデルに関して示されているように、８０Ｖ〜２０Ｖへのピーク電圧の低減は５０ＶのＥＳＤパルスに対して１／４である。人体モデルに関して示されているように、ピーク電圧の低減は３００ＶのＥＳＤパルスに対してはより一層大きい。抵抗がなければ、２００Ｖ以上のピーク電圧であった。このピーク電圧は、２００ｎｓを大きく上回る時間枠で続いた。抵抗を有するときは、このピーク電圧は２０Ｖ以下であり、１０ｎｓ後にはすでに消散が始まった。内部アースと外部アースと間におけるこの結合は、受動ＩＣのＲＦ挙動に対して僅かしか影響を与えないことが分かった。アースインピーダンスは９００ＭＨｚにおいてわずかに高い（１．５Ω対１．１Ωのインピーダンス値）。内部アースと外部アースと間における結合は周波数とともに増加し、１ＧＨｚで約−５０ｄＢ、３．０ＧＨｚで−３０ｄＢ以下である。これらはカップリングの許容レベルである。
好適には、ＥＳＤ保護部の抵抗値は、接合パッドから外部アースへの接続部のインピーダンスよりも少なくとも１０倍大きいものとする。接合ワイヤの場合、このような接続インピーダンスは、例えば約２ＧＨｚの周波数で６Ω／□である。このとき、ＥＳＤ保護部の抵抗値は、６０Ω／□よりも大きく、２００Ω／□までも達するものとすると好適である。
このＥＳＤ抵抗は、このＥＳＤ抵抗を減るＥＳＤパルスに続くピーク電流の流れを可能にするよう設計する必要がある。ＥＳＤ抵抗を組立中または組立前のＥＳＤ事象による損傷を防ぐことを目的とする場合、ＥＳＤパルスの電圧および後続の電流を比較的低くし、またドーピングしたポリシリコンにおける抵抗を適切なものとするとともに、ＴｉＷＮの抵抗を利用可能な代替物のうちの一つとする。ＥＳＤ保護レベルを２ｋＶから４ｋＶに改善したい場合、抵抗を３Ａのピーク電流に対して設計する必要がある。このＥＳＤ保護部は、本明細書で説明するように、とくに受動ＩＣに適している。ＲＦパワー用途のためのこのような受動ＩＣにおいて、入力段を減結合し、またアース接続することはできず、なぜなら入力と出力との間における多大な結合を生じるからであり、このことは、デバイスを不安定にする。しかし、本発明は、これに限定するものではなく、使用することでとくにトレンチキャパシタのようなＥＳＤの影響を受け易いデバイスを有する全てのデバイスに対して利益をもたらすことができる。
つぎに、非晶質シリコン層の形成を、さらに詳細に説明する。この説明を、メタライゼーション層を露出させると同時に非晶質シリコン層をスパッタエッチングによって形成する実施形態について行う。しかし、このことは必須ではない。ウエハを貫通する相互接続部を得るためには、いくつかのビア形成技術が可能であり、それぞれ特有のビア形状となる（図８参照）。
第１のビア形成方法はドライエッチングであり、垂直に形成された側壁が得られる。しかし、この方法は極めて高価であり、また時間がかかる。さらに、垂直な側壁に対する段差コーティングは良好でないため、金属スタックの塗布はより一層困難である。第２のプロセスは、異方性格子により決定されるＳｉエッチングである（＜１００＞ＳｉのＫＯＨエッチングを使用する）。これは側壁を良好に画定する低コストのプロセスである。これら側壁は、ＰＶＤ堆積技術によって、金属スタックで容易に被覆することができる。占有する背面側面積を最小化するために、ウエハ薄形化プロセスが必要である。第３に提案するプロセスは等方性Ｓｉエッチングである。このようなプロセスも低コストであるが、大きな背面側面積が大きくなり、ビアの寸法が全く制御できないという欠点を有する。
集積プロセスに関してはドライエッチング方法が好ましい。これは、ウェットエッチングプロセスの場合、展開される前面側を保護する必要があるためである。しかし、段差コーティングの問題およびドライエッチング方法の高コストは、異方性エッチング方法を使用するようという決定につながる。この処理によって、ウエハを貫通する未修正ビアが明確に画定したビア寸法（例えば８０×８０ｕｍ）を有するという結果を得る。
背面側のメタライゼーションのタイプは、主に３つの態様によって決定される。すなわち、ａ）必要な組立プロセス（例えば接着接合）との互換性、ｂ）低抵抗の相互接続部に対する要求、ｃ）切断上の制限のために制限される金属の厚さである。後者は高導電性金属の使用を意味する。したがって主に銅（Ｃｕ）または銀（Ａｇ）から構成される金属スタックを提案する。
図９は、開発したウエハ貫通相互接続部処理（以下にＴＷＩプロセスと称する）をグラィック的に示す。３つの主なプロセスモジュールは、ウエハ薄形化（図９Ａ参照）、ビア形成（図９Ｂ〜９Ｅ）および背面メタライゼーション（図９Ｆ）である。これらの３つのプロセスモジュールおよび関連するプロセスステップ、例えば前面側保護および付加的なウェットエッチングステップを、以下により詳細に説明する。
ＴＷＩプロセスは、前面側の集積した受動素子を含むウエハでスタートする。まず裏側の占有面積を減少するため、またビア形成プロセスを簡単化するために、ウエハを１００〜３００ミクロン（好適には２５０ミクロン以下、適切には２００ミクロン）の厚さまで薄くする必要がある。工業的環境で厚さ２００ミクロンのウエハを加工することは取り扱い上の問題が生じる。ウエハに加わるいかなるストレスも激しい屈曲をもたらし、ウエハを薄くすればするほど、ウエハの破損が多くなり、さらに自動的なウエハ取り扱いが困難になる。これらの問題を克服するために、最適化した端縁形状を有するウエハを使用した。
ウエハ薄形化プロセスは、２つのステップから構成する。第１ステップは２２０ミクロンまでの機械研磨である。第２ステップは機械（粗い）研磨中に生じた損傷表面層の除去である。このステップは応力解放上重要である。このプロセスはＣＭＰ技術（化学機械研磨）、プラズマエッチングまたはウェットエッチングとすることができる。ここではウェットエッチングを使用した。全ての格子損傷を除去するため、および欠陥のないシリコン表面を得るためには、シリコンを２０ミクロンだけエッチング除去する必要がある。この段階で、欠陥のないシリコンによってビアを形成する上でよく制御されたＫＯＨエッチングが可能になる（図５参照）。
おおまかなウエハ貫通ビアを製造するために、水酸化カリウム（ＫＯＨ）による異方性Ｓｉエッチングを使用する。ＫＯＨエッチングを選択することは、前面側処理と背面側処理との間における互換性をとる結果である。第１に、窒化ケイ素の硬いマスクをウエハの背面側に堆積させる。次に、厚い有機コーティングを使用してウエハの前面側を保護する。このコーティングは、その後のシリコン窒化物による背面側パターン形成中に前面側ＰＩＣＳ技術を保護する。この前面側保護を塗布した後、背面側における窒化ケイ素（図９Ｂ参照）の表面を感光層で被覆し、標準的なフォトリソグラフィー技術によってパターン形成する（図９Ｂ参照）。背面側のビアパターンを前面側の電極に対して整列させることに特別な注意を払う。フォトリソグラフィー処理後、窒化ケイ素をＢＯＥ溶液中でエッチングし、次にフォトレジストおよび前面側保護コーティングをウェット化学プロセスによって除去する（図９Ｃ参照）。この段階で、ウエハはビアエッチングする準備が整う。
ビアエッチングをＫＯＨで行い、このことはウエハの前面側を保護する必要がある。したがって、再び厚い有機コーティングを使用する（図９Ｄ参照）。ＫＯＨエッチングは極めて制御可能かつ反復可能なＳｉエッチングをもたらし、角度５５°の滑らかな側壁を有する［１１１］格子面によって決定される形状をビアに与える。
その後、他のプロセスステップでの二次汚染を防ぐためにＫ＋汚染防止手順を実行する。ＫＯＨビアエッチングを、前面側の誘電層で停止する（図１１Ａ参照）。オルトリン酸による後続のウェットエッチングは、ビアエッチングマスクの窒化ケイ素および前面側技術からのビアホール底部における窒化ケイ素の双方を除去する（図１１Ｂ参照）。
前面側のアルミニウム電極に達するための最後のエッチングステップを、ＣＯエッチングと称する。このＣＯエッチングは、ＢＯＥによるウェットエッチング、またはドライエッチング処理によって行うことができる。第１方法は、酸化ケイ素のエッチング下で、背面側のビアメタライゼーションの好ましくない段差コーティングを生ずる結果となる（図１２参照）。ウェットＣＯエッチングの場合、保護層は前面側を保護するために依然として必要であり、その後にウェット化学エッチングによって除去する（図９Ｅ参照）。
ドライエッチングプロセスの使用（図８）によれば、ＣＯ層を一度にエッチングし、また前面側の保護を必要としないため、プロセスフローが容易になる。ドライＳｉＯ２エッチングの場合、保護層はウェット化学プロセスによってドライエッチングを開始する前に除去する。
ドライエッチングは反応性イオンエッチング（ＲＩＥ）によって実行し、続くビアエッチングでは残留した有機汚染物を除去するために酸素プラズマを使用する。ビアの底部における誘電層のエッチング率は、シリコン側壁の存在によって減少するが、これにはいくつかの付加的なプロセス設定研究を必要とする。選択されたプロセス設定によってビア底部における酸化ケイ素の完全除去を検証するために、バブリング（気泡）検査を使用した。
この検査は、エッチングしたビアにおける一滴の希釈したＫＯＨの添加、および光学顕微鏡による点検から構成される。ＳｉＯ２残留物が存在する場合、反応は観測されない。ＳｉＯ２ が完全にエッチングされた場合には、ＫＯＨ溶液がアルミニウム電極と反応して小さなバブル（気泡）を生じる。
最後の重要なプロセスモジュールは、適切な背面の金属層を堆積させることにより、ビアを導電ビアに転換することである（図９Ｆ参照）。厳格な電気的特性（冒頭の記載を参照されたい）を実現するために、また良好な接着を行うために、金属スタック、例えばＴｉ／Ｃｕ／Ｃｕ、Ｔｉ／Ｎｉ／ＡｇおよびＮｉ／Ａｇといった、いくつかの金属スタックを評価した。すべての金属層は、直流マグネトロンスパッタリングによって塗布する。Ｔｉ／Ｃｕ／Ｃｕスタックに対しては付加的なＣｕ電気めっきを使用して、低抵抗を得るようにする。スパッタエッチング（ＳＥ）の適用は、元々存在する酸化アルミニウム（Ａｌ２０３）を除去するのに必要であることが分かった。スパッタエッチングの有効性はビア側壁の存在によって阻害され（図１４参照）、したがって、プロセスの最適化が必要である。
異なるスパッタエッチング処理を検査し、メタライゼーション後の結果として生ずる接触抵抗を測定した。この試験によって、３０ｎｍ程度の熱酸化ケイ素をエッチングすることに相当するスパッタエッチング処理は元々存在する酸化アルミニウムを除去するのに必要であることが分かった。しかし、これらのスパッタエッチングの設定にさらされる基板は、背面側金属のシリコン表面に対する極めて劣悪な接着状況を示す。そのため、堅実なスパッタエッチング（十分な深さ）を必要とするアルミニウム電極に対する低接触抵抗は、金属接着と相容れないものである。これは、堅実なスパッタエッチングが背面側のシリコン表面に対するＴｉ／Ｃｕ／ＣｕおよびＴｉ／Ｎｉ／Ａｇコーティングの接着性を悪化させるためである。金属接着およびビア抵抗はスパッタエッチング条件の一次関数であることが分かった。表１は金属スタックの測定した特性をまとめたものである。
Figure 2010503986
Ｔｉ／Ｃｕ／Ｃｕスタックの抵抗は５ｍΩ、Ｔｉ／Ｎｉ／Ａｇスタックの抵抗は１３〜２０ｍΩ、そしてＮｉ／Ａｇスタックの抵抗は９〜２０ｍΩであった。スパッタエッチングなしのスタック抵抗はほぼ２〜３Ω程度であった。スタックにおけるＴｉ層は１００ｎｍの厚さを有し、スタックにおけるＮｉ層は３００ｎｍの厚さを有していた。銅の中間層は厚さ５００ｎｍであった。上部の銅層を電気めっきによって形成し、３０００ｎｍの厚さを有するとともに、銀層は１５００ｎｍの厚さであった。接着性は、スクラッチ−テープ検査および切断−テープ検査を用いて検査した。後者の検査を使用したのは、デバイスを分離する最後の処理ステップに類似するからである。さらに、切断による検査は、より再現性のある結果を与えるものであり、より厳しい検査である。良好な接着性の定義は、切断ラインの近傍であっても「層剥離する金属がない」として特定する。異なるプロセス設定の作用を評価するために以下のサブカテゴリを設けた。すなわち、１）層剥離がない、２）１０％以下の層剥離、３）１０％以上の層剥離、４）すべての金属が層剥離した、というものである。この分類は接着性における異なるレベル間を区別し、また最適な処理を開発するのに役立った。
起こり得る汚染物の接着の影響を除外するために、飛散する二次イオン質量の経時的分光分析法（ＴＯＦ−ＳＩＭＳ）の表面分析によって、基板を異なる処理段階で分析した。これらの分析により、ＣＯドライエッチング後に炭素に富む残留層がシリコン表面上に存在することを示した。続く酸素プラズマステップがこれら残留物を効果的に除去する。さらに、スパッタエッチングおよび金属堆積を適用する前に、ウェット洗浄ステッを実行する。スパッタエッチングの場合に、Ｔｉベースの金属スタックにおける劣悪接着の根本原因を見つけ出すために、透過型電子顕微鏡（ＴＥＭ）検査を行った。これによって、スパッタエッチングによって極めて薄い非晶質シリコン層を形成できることが判明した。この仮説は、チタン接着層に対してより一層高い反応性を有するこの非晶質シリコン層がカーケンドール作用による空隙（ボイド）を生じ、また接着性を損なうということである。
スパッタエッチング表面上における反応性が高いチタンの代わりに低反応性ニッケル金属層に関して照合検査を行ったところ、良好な接着という結果が得られ、仮説を支持するものであった。起こり得るカーケンドール作用による空隙を視覚化するために、ＴＥＭ検査を行った。ＴＥＭ写真はボイドを決定付けるものではないが、非晶質シリコン層の厚さはほぼ１ｎｍ程度であることを明らかにした。このことは、すべてのボイドが極めて小さい（ナノボイドである）ことを意味する。しかし、Ｓｉ−ＴｉおよびＳｉ−ＴｉＮｉの界面からのＴＥＭ画像は、この界面におけるコントラストおよび輝度にいくつかの差があることを示す。Ｓｉ−ＴｉＮｉの場合、チタン堆積のみの場合には存在しない酸素がＳｉ−Ｔｉの界面で見られる。この酸素は、サンプル準備後に側方からＴＥＭのサンプル内に拡散する。このことは、ナノボイドの存在を示す。この結果はボイドの存在の間接的な証拠にすぎないが、発明者は観察における唯一の説得力のある説明だと考える。
これら研究成果に基づいて、単にニッケルおよび銀（ＮｉＡｇ）のみの金属スタックを適用し、機能デバイスに対して評価した（表１参照）。この金属スタックによって、低抵抗ウエハ貫通相互接続部を形成し、金属層は切断後でもシリコン表面に対して優れた接着性を示した。このメタライゼーション（金属化）プロセス（スパッタエッチングによるＮｉＡｇ）を、製品ウエハでのさらなる電気的評価、および信頼性検査のために選択した。
ＲＦモジュールに対して開発したウエハ貫通相互接続技術を適用することは、主に電気的性能（ＤＣおよびＲＦ）および信頼性によって促進される。しかし、ＲＦ性能を測定することは、標準的なウエハ製造装置では困難である。したがって、特別な検査構体を設計し、ウエハレベルでのＤＣおよびＲＦ特性を発揮できるようにし、このことを図１５に示す。この構造を使用して、ＤＣ抵抗とＲＦ抵抗との関係を分析する。これは、ウエハ貫通ビアによって、構体の中間でアースに短絡した細条状伝送ラインにより構成する。ラインの両側の端部を、アース信号接地（ＧＳＧ）パッドに接続し、ウエハの背面側へのアース接続部もまたウエハ貫通ビアによって実現する。ＤＣ抵抗を標準的な４点プロービングによって測定する。所定ＤＣ電流では、この構体によってビアの頂部および底部の電圧を感知でき、したがってビアの抵抗を決定することができる。
６″（インチ）サイズのウエハにおけるＤＣビア抵抗のウエハマップの実施例を図１６に示す。ビア抵抗の分布は極めて均一であり、９〜１２ｍΩ間の範囲で変化する。エッジ近傍ではいくつかの構体は、より低い抵抗を示す。この検査構体のＲＦ特性に対しては、細条状ラインの中間におけるウエハ貫通ビアの寄生効果を、Ｓ−パラメータ測定および理想的な短絡ラインモデルとの比較によって容易に見積もることができる。Ｓ−パラメータから、ビアのＲＦ抵抗およびビアの等価直列インダクタンスを抽出する。
ＤＣ抵抗とＲＦ抵抗との比較を図１７に示す。１ＧＨｚで実行されるＲＦ測定から得られたビア抵抗は、ＤＣ測定したビア抵抗よりもわずかに低いにも関わらず、良好な相関関係が明らかになった。このことによって、このプロセス制御に対して、単純かつ迅速なＤＣ測定を使用することができる。
シリコン上、およびビアにおけるアルミニウム電極上に直接堆積したニッケルメタライゼーションの実現可能性を検証するために、サンプルに対して高温保存検査（１８０℃で２４時間）を行った。ビア抵抗における大きな変化は観測されなかった。前面側から背面側へのビア相互接続部の信頼性に対する第１の評価では、いくつかのウエハに温度サイクル検査を行った。ＤＣビア抵抗測定を使用して、劣化基準として使用した。このウエハを、２５０サイクルにわたり−６５゜Ｃ〜＋１５０゜Ｃにさらした。図１８に示すように、温度サイクル検査後のＤＣ抵抗は約０．５ｍΩ減少している。
要するに、本発明は、ＲＦ性能向上のためにおおまかなウエハ貫通ビアを有するようにパッケージモジュール技術におけるシリコンベースのシステムを開発した。ウエハ貫通ビア（ＴＷＩ）は背面側にメタライゼーションを適用することによって両面のアース接続を可能にする。このＴＷＩプロセスは、３つの主な処理モジュール、すなわち、１）ウエハの薄形化、２）ビアの形成、３）背面側メタライゼーションの処理モジュールにより構成する。最も厳密な処理モジュールは背面側のメタライゼーション（金属化）であり、これは、低抵抗および金属スタックの確実な接着に対する厳格な要件が課せられるからである。広範囲のスパッタエッチングを含むスパッタリングによって堆積したＮｉＡｇの金属スタックは電気的性能、接着性および切断の要件を満たす。開発したＴＷＩプロセスでは、６．５ｍΩの最小抵抗および１７ｐＨのインダクタンスを確認した。
電気的評価のために、ＤＣ抵抗とＲＦ抵抗との関係を分析するために特別な検査構体を設計した。２つの抵抗間の良好な相関関係を明らかにした。さらに、機能的なＰＩＣＳデバイスにおける信頼性の第１の評価は安定したビア抵抗を示した。

Claims (10)

  1. 第１側面およびこの第１側面とは反対側の第２側面を有する半導体材料の基板を備える集積回路の製造方法において、
    − 前記基板の第１側面上にメタライゼーション層を設けるステップと、
    − 前記基板の前記第１側面から第２側面まで延在する貫通孔を形成するステップと、
    − 前記基板の前記第１側面上のメタライゼーョン層に結合する相互接続部を形成するために前記貫通孔の側壁に導電層を設ける導電層形成ステップと、
    を有し、前記導電層を設けるに先立って非晶質シリコン層を貫通孔に形成し、またこの導電層は、非晶質シリコン層を損傷させないものを選択する、該導電層形成ステップと
    を有することを特徴とする集積回路の製造方法。
  2. 請求項１に記載の方法において、前記非晶質シリコン層を前記貫通孔の端縁に形成し、この端縁は、前記基板の第１側面に隣接するものとしたことを特徴とする方法。
  3. 請求項１または２に記載の方法において、非晶質シリコン層をスパッタエッチングによって形成することを特徴とする方法。
  4. 請求項３に記載の方法において、メタライゼーション層は、アルミニウムまたはアルミニウム合金を有することを特徴とする方法。
  5. 請求項１〜４のうちいずれか一項に記載の方法において、前記導電層形成ステップは、前記非晶質シリコン層の頂部に直接、ニッケル層の堆積するステップを有することを特徴とする方法。
  6. 請求項５に記載の方法において、前記導電層形成ステップは、さらに銀層を堆積するステップを有することを特徴とする方法。
  7. 請求項１または６に記載の方法において、前記基板に複数個のビアを設け、前記導電層を前記基板の前記第２側面上に延在させて、個別の貫通孔における相互接続部を相互接続することを特徴とする方法。
  8. 請求項１に記載の方法において、メタライゼーション層を電気絶縁層上に設けることを特徴とする方法。
  9. 第１側面およびこの第１側面とは反対側の第２側面を有する半導体材料の基板を備える集積回路において、前記第１側面上にメタライゼーション層を設けるとともに、側壁を有する貫通孔を基板の前記第１側面から第２側面に延在させ、前記側壁上に導電層を設けて相互接続部を形成し、この相互接続部を前記基板の前記第１側面におけるメタライゼーション層に結合し、非晶質シリコン層を前記貫通孔に設け、前記導電層は前記非晶質シリコンを損傷しないものを選択したことを特徴とする集積回路。
  10. 請求項９に記載の集積回路と、この集積回路に取り付けた他の集積回路を備えるアセンブリ。
JP2009527953A 2006-09-18 2007-09-17 半導体基板に垂直方向接点を製造する方法 Ceased JP2010503986A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP06019491 2006-09-18
PCT/IB2007/053739 WO2008035270A2 (en) 2006-09-18 2007-09-17 Method of manufacturing a vertical contact in a semiconductor substrate

Publications (1)

Publication Number Publication Date
JP2010503986A true JP2010503986A (ja) 2010-02-04

Family

ID=39106203

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009527953A Ceased JP2010503986A (ja) 2006-09-18 2007-09-17 半導体基板に垂直方向接点を製造する方法

Country Status (5)

Country Link
US (1) US8138087B2 (ja)
EP (1) EP2067165A2 (ja)
JP (1) JP2010503986A (ja)
CN (1) CN101517719B (ja)
WO (1) WO2008035270A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062190A (ja) * 2008-09-01 2010-03-18 Toyota Central R&D Labs Inc 半導体装置
JP2010205921A (ja) * 2009-03-03 2010-09-16 Olympus Corp 半導体装置および半導体装置の製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8350382B2 (en) * 2007-09-21 2013-01-08 Infineon Technologies Ag Semiconductor device including electronic component coupled to a backside of a chip
US7767496B2 (en) * 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
KR100929464B1 (ko) * 2007-12-21 2009-12-02 주식회사 동부하이텍 반도체칩, 이의 제조 방법 및 반도체칩 적층 패키지
US8847351B2 (en) * 2009-06-29 2014-09-30 Qualcomm Incorporated Integrated power amplifier with load inductor located under IC die
DE102010040062B4 (de) * 2010-08-31 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Eine Substratzerteilungstechnik für das Separieren von Halbleiterchips mit geringerem Flächenverbrauch
US8304916B1 (en) * 2011-07-06 2012-11-06 Northrop Grumman Systems Corporation Half-through vias for suppression of substrate modes
US8994182B2 (en) 2012-12-21 2015-03-31 Cree, Inc. Dielectric solder barrier for semiconductor devices
US8970010B2 (en) 2013-03-15 2015-03-03 Cree, Inc. Wafer-level die attach metallization
KR20160024262A (ko) * 2014-08-25 2016-03-04 삼성전기주식회사 공통 모드 필터 및 그 제조 방법
CN105390401A (zh) * 2015-11-24 2016-03-09 中国电子科技集团公司第二十研究所 一种利用多层辅助结构制备纳米级pmos控制电路的方法
CN105390400A (zh) * 2015-11-24 2016-03-09 中国电子科技集团公司第二十研究所 一种制备具有多晶SiGe栅的纳米级PMOS控制电路的方法
CN105405767A (zh) * 2015-11-24 2016-03-16 中国电子科技集团公司第二十研究所 用微米级工艺制备纳米级pmos控制电路方法
CN105355562A (zh) * 2015-11-24 2016-02-24 中国电子科技集团公司第二十研究所 利用辅助结构制备多晶SiGe栅的纳米级PMOS控制电路方法
CN105470142A (zh) * 2015-11-24 2016-04-06 中国电子科技集团公司第二十研究所 一种制备纳米级pmos控制电路的方法
CN105470141A (zh) * 2015-11-24 2016-04-06 中国电子科技集团公司第二十研究所 在微米级工艺利用辅助结构制备纳米级pmos控制电路方法
CN105489497A (zh) * 2015-11-24 2016-04-13 中国电子科技集团公司第二十研究所 一种利用辅助结构制备多晶SiGe栅的PMOS控制电路方法
CN105374690A (zh) * 2015-11-24 2016-03-02 中国电子科技集团公司第二十研究所 用微米级工艺制备多晶SiGe栅的纳米级PMOS控制电路方法
US10578800B2 (en) * 2017-06-06 2020-03-03 Sifotonics Technologies Co., Ltd. Silicon photonic integrated circuit with electrostatic discharge protection mechanism for static electric shocks
US10825796B2 (en) * 2018-10-22 2020-11-03 Nanya Technology Corporation Semiconductor package and method for manufacturing the same
TWI785503B (zh) * 2020-03-11 2022-12-01 日商村田製作所股份有限公司 Ｒｆ電路模組及其製造方法
US11769768B2 (en) * 2020-06-01 2023-09-26 Wolfspeed, Inc. Methods for pillar connection on frontside and passive device integration on backside of die

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223833A (ja) * 1996-12-02 1998-08-21 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法
JP2006080399A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置および半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5476819A (en) * 1993-07-26 1995-12-19 Litton Systems, Inc. Substrate anchor for undercut silicon on insulator microstructures
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
KR100697405B1 (ko) 2000-02-15 2007-03-20 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전자 디바이스
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6468889B1 (en) * 2000-08-08 2002-10-22 Advanced Micro Devices, Inc. Backside contact for integrated circuit and method of forming same
JP4092890B2 (ja) * 2001-05-31 2008-05-28 株式会社日立製作所 マルチチップモジュール
AU2003214524A1 (en) 2002-04-11 2003-10-20 Koninklijke Philips Electronics N.V. Method of manufacturing an electronic device
TWI288448B (en) * 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
DE102005007423B3 (de) * 2005-02-18 2006-06-14 Atmel Germany Gmbh Verfahren zur Integration eines elektronischen Bauteils oder dergleichen in ein Substrat

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223833A (ja) * 1996-12-02 1998-08-21 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法
JP2006080399A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置および半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062190A (ja) * 2008-09-01 2010-03-18 Toyota Central R&D Labs Inc 半導体装置
JP2010205921A (ja) * 2009-03-03 2010-09-16 Olympus Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
WO2008035270A3 (en) 2008-07-03
CN101517719B (zh) 2012-08-29
US20090267232A1 (en) 2009-10-29
CN101517719A (zh) 2009-08-26
WO2008035270A2 (en) 2008-03-27
US8138087B2 (en) 2012-03-20
EP2067165A2 (en) 2009-06-10

Similar Documents

Publication Publication Date Title
JP2010503986A (ja) 半導体基板に垂直方向接点を製造する方法
JP5060550B2 (ja) パワーアンプ・アセンブリ
JP5069745B2 (ja) 集積回路及びこれを備えるアセンブリ
TWI416590B (zh) 適用於高頻操作之去耦合的溝渠電容裝置
US6180445B1 (en) Method to fabricate high Q inductor by redistribution layer when flip-chip package is employed
JP5058597B2 (ja) 電子デバイス、アセンブリ、電子デバイスの製造方法
US9390973B2 (en) On-chip RF shields with backside redistribution lines
US7473979B2 (en) Semiconductor integrated circuit devices having high-Q wafer back-side capacitors
US7803714B2 (en) Semiconductor through silicon vias of variable size and method of formation
US8283207B2 (en) Methods for forming through-substrate conductor filled vias, and electronic assemblies formed using such methods
US7397128B2 (en) Semiconductor device and method of manufacturing the same
JP2005203785A (ja) 接触構造部の製造方法
US20090115051A1 (en) Electronic Circuit Package
CN109712959B (zh) Mems与ic装置的单块整合
US9041182B2 (en) Semiconductor package and method of manufacturing the same
Lee et al. GaN quasi-MMIC HPAs with IPDs on HRS using via first TSV process
Wu et al. Through-substrate interconnects for 3-D ICs, RF systems, and MEMS
Polyakov et al. Wafer-level packaging for RF applications using high-resistivity polycrystalline silicon substrate technology

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120110

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120409

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120821

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20130108