CN105489497A - 一种利用辅助结构制备多晶SiGe栅的PMOS控制电路方法 - Google Patents
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Abstract
本发明提供了一种利用辅助结构制备多晶SiGe栅的PMOS控制电路方法，首先制造出N阱，并在N阱上生长Poly-SiGe/SiO2/Poly-Si多层结构；将Poly-Si刻蚀成窗口，再淀积一层SiN；刻蚀掉表面的SiN层，保留窗口侧面的SiN；利用不同的刻蚀比刻蚀SiN表面的Poly-Si；再利用不同的刻蚀比刻蚀掉表面上除SiN侧壁区域以外的SiO2和Poly-SiGe，形成栅极s，腐蚀SiN侧壁；离子注入自对准形成PMOSFET的源、漏区，形成PMOSFET器件；光刻器件的互连线形成PMOS集成电路。本发明能够在微米级硅集成电路加工工艺平台上，不改变现有SPIN二极管制造设备和增加成本的条件下制备出65～90nm的PMOS控制电路。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种利用现有的微米级Si集成电路制造工艺，制造用于基于SPIN二极管可重构天线的纳米级Si控制电路的方法。
背景技术
随着科学技术的进一步发展，无线通信技术在人们的生活中发挥着越来约重要的作用。新一代无线通信系统的发展趋势包括实现高速数据传输，实现多个无线系统之间的互联，实现有限的频谱资源的有效利用，获得对周围环境的自适应能力等。为突破传统天线固定不变的工作性能难以满足多样的系统需求和复杂多变的应用环境，可采用SPIN二极管正向偏置时激发的固态等离子体用作天线的辐射结构，通过选择性导通SPIN二极管即可构成不同结构的可重构天线，满足无线通信系统对多功能天线的需要。
基于SPIN二极管的可重构天线需要大量外围控制电路来实现天线的实时可重构，目前多采用外接控制电路板的方式，这种方式对天线性能影响较大，不利于可重构天线的设计。另一种方法是将控制电路直接制作在承载SPIN二极管的硅晶圆上，然而，由于SPIN二极管尺寸较大，一般采用1um～2um的特征尺寸即可制作，则相应的控制电路面积也会增加，影响天线的可用口径；若采用较小的特征尺寸制作控制电路，则基于SPIN二极管的可重构天线制造成本将急剧上升，造成资源和能源的浪费，严重制约了基于SPIN二极管的可重构天线的发展。
目前，Poly-Si栅已经取代金属栅成为了主流的栅材料，但无论采取n型Poly-Si还是p型Poly-Si，其对器件阈值电压的调整幅度都不大。为了能够更大范围地调整器件的阈值电压，国内外大部分厂商采取在阱区形成之后，通过再次对阱区进行离子注入，改变阱区掺杂浓度的方法，调节器件的阈值电压。但是这方法对器件阈值电压调整幅度有限，并且还增加了工艺制造的难度，使之变成了一个工艺瓶颈问题。
发明内容
为了克服现有技术的不足，本发明提供一种用微米级工艺制备具有多晶SiGe栅的纳米级PMOS控制电路的方法，以实现在不改变现有SPIN二极管制造设备和增加成本的条件下制备出65～90nm的具有多晶SiGe栅的PMOS控制电路。
本发明解决其技术问题所采用的技术方案包括以下步骤：
第一步，在Si衬底上热氧化一层SiO2缓冲层，在SiO2缓冲层上淀积一层SiN，用于阱区注入的掩蔽；
第二步，在SiN层上光刻N阱，对N阱进行注入和推进，在Si衬底形成N阱；
第三步，刻蚀Si衬底上部的SiN层和SiO2层，然后在整个衬底表面依次生长SiO2缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和SiO2层；
第四步，在N阱上热氧化生长6～10nm厚的SiO2栅介质层，在该SiO2栅介质层上淀积一层130～160nm厚的p型掺杂的Poly-SiGe，Ge组分为0.05～0.3，掺杂浓度>1020cm-3，作为栅极；
第五步，在Poly-SiGe上淀积生长一层厚度为30～80nm的SiO2，作为栅极的保护层；
第六步，在SiO2层上再淀积一层110～130nm厚的Poly-Si，作为制造过程中的辅助层，辅助生成侧壁；
第七步，在Poly-Si的区域中刻蚀出符合电路要求的窗口；
第八步，在整个Si衬底上淀积一层90～130nm厚的SiN介质层，覆盖整个表面；
第九步，刻蚀衬底表面上的SiN，保留Poly-Si侧壁的SiN；再依次利用Poly-Si与SiN不同的刻蚀比刻蚀SiN表面的Poly-Si；利用SiO2与SiN和Poly-SiGe与SiN不同的刻蚀比刻蚀掉表面上除SiN侧壁区域以外的SiO2和Poly-SiGe，形成栅极s，腐蚀SiN侧壁，并在阱区上淀积一层6～10nm厚的SiO2，形成栅极侧壁的保护层；
第十步，在N阱区进行p型离子注入，自对准生成PMOSFET的源区和漏区；
第十一步，在PMOSFET的栅、源和漏区上光刻引线，构成PMOS控制电路。
所述的第七步中，窗口宽度取1.8～3μm。
所述的第九步中，栅极长度取65～90nm。
本发明的有益效果是：
1.本发明由于利用了等离子刻蚀工艺中SiN、SiO2与Poly-Si三者之间不同的刻蚀比和自对准工艺，可以在微米级Si集成电路工艺平台上制造出导电沟道65～90nm的PMOS控制电路；
2.由于本发明所提出的工艺方法均为现有的微米级Si集成电路工艺平台中成熟的工艺方法，因此，本发明所提出的纳米级PMOS控制电路实现方法与现有的微米级Si集成电路工艺相兼容；
3.由于本发明所提出的工艺方法采用Poly-SiGe材料作为栅介质，其功函数随Ge组分的变化而变化，通过调节pMOSFET的Poly-SiGe栅中Ge组分，实现pMOSFET阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
4.由于本发明所提出的工艺方法均可在现有的微米级Si集成电路工艺平台中实现，因此可以在不用追加任何资金和设备投入的情况下，使现有的微米级Si集成电路工艺平台的制造能力大幅提高；
5.由于本发明所提出的工艺方法可以实现导电沟道65～90nm的PMOS控制电路，因此，随着导电沟道尺寸的减小，集成电路的集成度可以大幅提高，从而降低了集成电路单位面积的制造成本。
附图说明
图1是本发明工艺流程示意图；
图2是用本发明方法制备具有多晶SiGe栅的PMOS控制电路的过程示意图。
具体实施方式
下面结合附图和实施例对本发明进一步说明，本发明包括但不仅限于下述实施例。
本发明提供的制备具有多晶SiGe栅的纳米级PMOS控制电路的方法，按如下步骤顺序进行：
第一步.在Si衬底上热氧化一层SiO2缓冲层，在该缓冲层上淀积一层SiN，用于阱区注入的掩蔽；
第二步.在SiN层上光刻N阱，对N阱进行注入和推进，在Si衬底形成N阱；
第三步.刻蚀Si衬底上部的SiN层和SiO2层，然后再在整个衬底表面生长一层SiO2缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和SiO2层；
第四步.在N阱上热氧化生长6～10nm厚的SiO2栅介质层，再在该SiO2栅介质层上淀积一层130～160nm厚的p型掺杂的Poly-SiGe，Ge组分为0.05～0.3，掺杂浓度>1020cm-3，作为栅极；
第五步.在Poly-SiGe上淀积生长一层厚度为30～80nm的SiO2，作为栅极的保护层；
第六步.在SiO2层上再淀积一层110～130nm厚的Poly-Si，作为制造过程中的辅助层，辅助生成侧壁；
第七步.在Poly-Si的区域中刻蚀出符合电路要求的窗口；
第八步.在整个Si衬底上淀积一层90～130nm厚的SiN介质层，覆盖整个表面；
第九步.刻蚀衬底表面上的SiN，保留Poly-Si侧壁的SiN；再依次利用Poly-Si与SiN不同的刻蚀比(11：1)，刻蚀SiN表面的Poly-Si；利用SiO2与SiN和Poly-SiGe与SiN不同的刻蚀比(4：1)和(11：1)刻蚀掉表面上除SiN侧壁区域以外的SiO2和Poly-SiGe，形成栅极s，腐蚀SiN侧壁，并在阱区上淀积一层6～10nm厚的SiO2，形成栅极侧壁的保护层12；
第十步.在N阱区进行p型离子注入，自对准生成PMOSFET的源区和漏区；
第十一步.在PMOSFET的栅、源和漏区上光刻引线，构成PMOS控制电路。
所述的在Poly-Si的区域中刻蚀出符合电路要求的窗口，是根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取1.8～3μm。
所述的Poly-SiGe栅调节pMOSFET阈值电压的范围根据第四步Poly-SiGe栅中Ge组分确定，通常调节幅度可以达到0.037～0.222V。
所述的栅极长度根据第八步淀积的SiN厚度确定，通常取65～90nm。
实施例1：在Si衬底上制备导电沟道为75nm的具有多晶SiGe栅的PMOS控制电路，具体步骤如下：
步骤1，淀积掩蔽层，如图2(a)所示。
(1a)选取晶向为<100>、掺杂浓度为1015cm-3左右的p型Si衬底片1；
(1b)在衬底上热氧化一层35nm厚的SiO2缓冲层2；
(1c)在SiO2缓冲层上用常压化学汽相淀积APCVD的方法淀积100nm厚的SiN层3，用于阱区注入的掩蔽。
步骤2，形成阱区，如图2(b)所示。
(2a)在SiN层3上按照相间顺序分别光刻N阱区域4；
(2b)在N阱区域注入硼形成n型区域，在N阱区表面热氧化生成SiO2，同时进行N阱推进，在衬底1上形成N阱4；
(2c)在温度为800℃的N2气氛下，将N阱继续推进到4μm深。
步骤3，形成隔离区，如图2(c)所示。
(3a)湿法刻蚀掉N阱4的上部及其两者之间的SiN层和SiO2层；
(3b)在整个衬底表面热氧化一层35nm厚的SiO2缓冲层；
(3c)在SiO2缓冲层上用APCVD的方法淀积生长一层约为90nm厚的SiN层，并在该SiN层上光刻场隔离区；
(3d)在隔离区局部热氧化形成0.8μm的场区隔离5，将N阱之间进行隔离；
(3e)湿法刻蚀掉N阱4表面的SiN和SiO2层。
步骤4，淀积Poly-Si并刻蚀窗口，如图2(d)所示。
(4a)在N阱4表面热氧化生长9nm厚的SiO2栅介质层6；
(4b)在SiO2栅介质层6上应用紫外光化学气相淀积UVCVD的方法淀积130nm厚的p型掺杂的Poly-SiGe层7作为栅极，Ge组分为0.3，掺杂浓度>1020cm-3；
(4c)在Poly-SiGe上应用APCVD的方法淀积生长50nm厚的SiO2层8，作为栅极的保护层；
(4d)在SiO2层上再应用APCVD的方法淀积120nm厚的Poly-Si层9，这一层主要作为制造过程中的辅助层，辅助生成侧壁；
(4e)根据电路需要，在Poly-Si的区域中刻蚀出符合电路要求的窗口10，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取3μm。
步骤5，淀积SiN介质，如图2(e)所示。
在整个Si衬底上应用紫外光化学气相淀积UVCVD的方法淀积一层110nm厚的SiN介质层11，覆盖整个表面。
步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2(f)所示。
(6a)利用干法刻蚀的方法将衬底表面的SiN刻蚀掉，保留Poly-Si侧壁的SiN；
(6b)利用Poly-Si和SiN不同的刻蚀比(11：1)，将SiO2表面的Poly-Si全部刻蚀掉；
(6c)利用SiO2和SiN不同的刻蚀比(4：1)，刻蚀掉衬底表面上除SiN侧壁区域以外的SiO2露出底层Poly-SiGe；
(6d)利用Poly-SiGe和SiN不同的刻蚀比(11：1)，并以SiN侧壁作保护，再刻蚀掉SiN侧壁保护区域以外的Poly-SiGe，保留侧壁下面的Poly-SiGe，形成栅极s，该栅极的长度根据步骤5淀积的SiN厚度确定，通常取75nm；
(6e)利用湿法腐蚀掉SiN侧壁；
(6f)用APCVD的方法在阱区上淀积一层8nm厚的SiO2，作为栅极侧面的保护层12。
步骤7，形成PMOSFET器件结构，如图2(g)所示。
在N阱区进行p型离子注入，自对准生成PMOSFET的源区13和漏区14，形成PMOSFET15。
步骤8，形成PMOS控制电路。
在PMOSFET15的栅、源和漏区上光刻引线，构成PMOS控制电路。
实施例2：在SOI衬底上制备导电沟道为65nm的具有多晶SiGe栅的PMOS控制电路，具体步骤如下：
步骤1，淀积掩蔽层，如图2(a)所示。
(1a)选取晶向为<100>、掺杂浓度为1015cm-3左右的p型SOI衬底片1；
(1b)在衬底上热氧化一层30nm厚的SiO2缓冲层2；
(1c)在SiO2缓冲层上用低压化学汽相淀积LPCVD的方法淀积110nm厚的SiN层3，用于阱区注入的掩蔽。
步骤2，形成阱区，如图2(b)所示。
(2a)在SiN层3上按照相间顺序分别光刻N阱区域4；
(2b)在N阱区域注入硼形成n型区域，在N阱区表面热氧化生成SiO2，同时进行N阱推进，在衬底1上形成N阱4；
(2c)在温度为800℃的N2气氛下，将N阱继续推进到3μm深。
步骤3，形成隔离区，如图2(c)所示。
(3a)湿法刻蚀掉N阱4的上部及其两者之间的SiN层和SiO2层；
(3b)在整个衬底表面热氧化一层20nm厚的SiO2缓冲层；
(3c)在SiO2缓冲层上用LPCVD的方法淀积生长一层约为70nm厚的SiN层，并在该SiN层上光刻场隔离区；
(3d)在隔离区局部热氧化形成0.5μm的场区隔离5，将N阱之间进行隔离；
(3e)湿法刻蚀掉N阱4表面的SiN和SiO2层。
步骤4，淀积Poly-Si并刻蚀窗口，如图2(d)所示。
(4a)在N阱4表面热氧化生长6nm厚的SiO2栅介质层6；
(4b)在SiO2栅介质层6上应用UVCVD方法淀积100nm厚的p型掺杂的Poly-SiGe层7作为栅极，Ge组分为0.2，掺杂浓度>1020cm-3；
(4c)在Poly-SiGe上应用LPCVD的方法淀积生长40nm厚的SiO2层8，作为栅极的保护层；
(4d)在SiO2层上再应用LPCVD的方法淀积110nm厚的Poly-Si层9，这一层主要作为制造过程中的辅助层，辅助生成侧壁；
(4e)根据电路需要，在Poly-Si的区域中刻蚀出符合电路要求的窗口10，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取2μm。
步骤5，淀积SiN介质，如图2(e)所示。
在整个Si衬底上应用UVCVD的方法淀积一层90nm厚的SiN介质层11，覆盖整个表面。
步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2(f)所示。
(6a)利用干法刻蚀的方法将衬底表面的SiN刻蚀掉，保留Poly-Si侧壁的SiN；
(6b)利用Poly-Si和SiN不同的刻蚀比(11：1)，将SiO2表面的Poly-Si全部刻蚀掉；
(6c)利用SiO2和SiN不同的刻蚀比(4：1)，刻蚀掉衬底表面上除SiN侧壁区域以外的SiO2露出底层Poly-SiGe；
(6d)利用Poly-SiGe和SiN不同的刻蚀比(11：1)，并以SiN侧壁作保护，再刻蚀掉SiN侧壁保护区域以外的Poly-SiGe，保留侧壁下面的Poly-SiGe，形成栅极s，该栅极的长度根据步骤5淀积的SiN厚度确定，通常取65nm；
(6e)利用湿法腐蚀掉SiN侧壁；
(6f)用LPCVD的方法在阱区上淀积一层4nm厚的SiO2，作为栅极侧面的保护层12。
步骤7，形成PMOSFET器件结构，如图2(g)所示。
在N阱区进行p型离子注入，自对准生成PMOSFET的源区13和漏区14，形成PMOSFET15。
步骤8，形成PMOS控制电路。
在PMOSFET15的栅、源和漏区上光刻引线，构成PMOS控制电路。
实施例3：在Si衬底上制备导电沟道为90nm的具有多晶SiGe栅的PMOS控制电路，具体步骤如下：
步骤1，淀积掩蔽层，如图2(a)所示。
(1a)选取晶向为<100>、掺杂浓度为1015cm-3左右的p型Si衬底片1；
(1b)在衬底上热氧化一层40nm厚的SiO2缓冲层2；
(1c)在SiO2缓冲层上用等离子增强化学汽相淀积PECVD的方法淀积120nm厚的SiN层3，用于阱区注入的掩蔽。
步骤2，形成阱区，如图2(b)所示。
(2a)在SiN层3上按照相间顺序分别光刻N阱区域4；
(2b)在N阱区域注入硼形成n型区域，在N阱区表面热氧化生成SiO2，同时进行N阱推进，在衬底1上形成N阱4；
(2c)在温度为800℃的N2气氛下，将N阱继续推进到5μm深。
步骤3，形成隔离区，如图2(c)所示。
(3a)湿法刻蚀掉N阱4的上部及其两者之间的SiN层和SiO2层；
(3b)在整个衬底表面热氧化一层50nm厚的SiO2缓冲层；
(3c)在SiO2缓冲层上用PECVD的方法淀积生长一层约为110nm厚的SiN层，并在该SiN层上光刻场隔离区；
(3d)在隔离区局部热氧化形成1μm的场区隔离5，将N阱之间进行隔离；
(3e)湿法刻蚀掉N阱4表面的SiN和SiO2层。
步骤4，淀积Poly-Si并刻蚀窗口，如图2(d)所示。
(4a)在N阱4表面热氧化生长12nm厚的SiO2栅介质层6；
(4b)在SiO2栅介质层6上应用UVCVD方法淀积150nm厚的p型掺杂的Poly-SiGe层7作为栅极，Ge组分为0.05，掺杂浓度>1020cm-3；
(4c)在Poly-SiGe上应用PECVD的方法淀积生长60nm厚的SiO2层8，作为栅极的保护层；
(4d)在SiO2层上再应用PECVD的方法淀积130nm厚的Poly-Si层9，这一层主要作为制造过程中的辅助层，辅助生成侧壁；
(4e)根据电路需要，在Poly-Si的区域中刻蚀出符合电路要求的窗口10，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取3.5μm。
步骤5，淀积SiN介质，如图2(e)所示。
在整个Si衬底上应用UVCVD的方法淀积一层120nm厚的SiN介质层11，覆盖整个表面。
步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2(f)所示。
(6a)利用干法刻蚀的方法将衬底表面的SiN刻蚀掉，保留Poly-Si侧壁的SiN；
(6b)利用Poly-Si和SiN不同的刻蚀比(11：1)，将SiO2表面的Poly-Si全部刻蚀掉；
(6c)利用SiO2和SiN不同的刻蚀比(4：1)，刻蚀掉衬底表面上除SiN侧壁区域以外的SiO2露出底层Poly-SiGe；
(6d)利用Poly-SiGe和SiN不同的刻蚀比(11：1)，并以SiN侧壁作保护，再刻蚀掉SiN侧壁保护区域以外的Poly-SiGe，保留侧壁下面的Poly-SiGe，形成栅极s，该栅极的长度根据步骤5淀积的SiN厚度确定，通常取90nm；
(6e)利用湿法腐蚀掉SiN侧壁；
(6f)用PECVD的方法在阱区上淀积一层12nm厚的SiO2，作为栅极侧面的保护层12。
步骤7，形成PMOSFET器件结构，如图2(g)所示。
在N阱区进行p型离子注入，自对准生成PMOSFET的源区13和漏区14，形成PMOSFET15。
步骤8，形成PMOS控制电路。
在PMOSFET17的栅、源和漏区上光刻引线，构成PMOS控制电路。
Claims (3)
1.一种利用辅助结构制备多晶SiGe栅的PMOS控制电路方法，其特征在于包括下述步骤：
第一步，在Si衬底上热氧化一层SiO2缓冲层，在SiO2缓冲层上淀积一层SiN，用于阱区注入的掩蔽；
第二步，在SiN层上光刻N阱，对N阱进行注入和推进，在Si衬底形成N阱；
第三步，刻蚀Si衬底上部的SiN层和SiO2层，然后在整个衬底表面依次生长SiO2缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和SiO2层；
第四步，在N阱上热氧化生长6～10nm厚的SiO2栅介质层，在该SiO2栅介质层上淀积一层130～160nm厚的p型掺杂的Poly-SiGe，Ge组分为0.05～0.3，掺杂浓度>1020cm-3，作为栅极；
第五步，在Poly-SiGe上淀积生长一层厚度为30～80nm的SiO2，作为栅极的保护层；
第六步，在SiO2层上再淀积一层110～130nm厚的Poly-Si，作为制造过程中的辅助层，辅助生成侧壁；
第七步，在Poly-Si的区域中刻蚀出符合电路要求的窗口；
第八步，在整个Si衬底上淀积一层90～130nm厚的SiN介质层，覆盖整个表面；
第九步，刻蚀衬底表面上的SiN，保留Poly-Si侧壁的SiN；再依次利用Poly-Si与SiN不同的刻蚀比刻蚀SiN表面的Poly-Si；利用SiO2与SiN和Poly-SiGe与SiN不同的刻蚀比刻蚀掉表面上除SiN侧壁区域以外的SiO2和Poly-SiGe，形成栅极s，腐蚀SiN侧壁，并在阱区上淀积一层6～10nm厚的SiO2，形成栅极侧壁的保护层；
第十步，在N阱区进行p型离子注入，自对准生成PMOSFET的源区和漏区；
第十一步，在PMOSFET的栅、源和漏区上光刻引线，构成PMOS控制电路。
2.根据权利要求1所述的利用辅助结构制备多晶SiGe栅的PMOS控制电路方法，其特征在于：所述的第七步中，窗口宽度取1.8～3μm。
3.根据权利要求1所述的利用辅助结构制备多晶SiGe栅的PMOS控制电路方法，其特征在于：所述的第九步中，栅极长度取65～90nm。
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| CN201510823392.6A CN105489497A (zh) | 2015-11-24 | 2015-11-24 | 一种利用辅助结构制备多晶SiGe栅的PMOS控制电路方法 |
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| CN105489497A true CN105489497A (zh) | 2016-04-13 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106848605A (zh) * | 2016-12-20 | 2017-06-13 | 西安科锐盛创新科技有限公司 | 基于具备台状有源区SPiN二极管可重构全息天线的制备方法 |
| CN106848604A (zh) * | 2016-12-20 | 2017-06-13 | 西安科锐盛创新科技有限公司 | Ge异质SPiN二极管频率可重构套筒偶极子天线制备方法 |
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2015
- 2015-11-24 CN CN201510823392.6A patent/CN105489497A/zh active Pending
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