JP6091273B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明は、受光素子を含む半導体装置とその製造方法に関する。
現代の情報化社会の根幹を成すインターネットのブロード・バンド・ネットワークは、光通信が主流となりつつある。光通信システムでは、８００ｎｍ〜１６００ｎｍの範囲にある近赤外（ＩＲ）光が使用されている。特に重要な波長帯は光ファイバの損失が最小となる帯域であり、短距離通信では８５０ｎｍ、長距離通信では１３１０ｎｍと１５５０ｎｍが使用されている。これまで、光通信で使用される受光素子・発光素子には、これら長波長帯域で良好な光吸収特性・発光特性を示す砒化ガリウム（ＧａＡｓ）やインジウム燐（ＩｎＰ）を中心とした化合物半導体が用いられてきた（例えば、特許文献１）。一方で、ネットワークのシステム内における情報処理はシリコン（Ｓｉ）を主材料とした大規模集積回路（ＬＳＩ）によって行われてきた。Ｓｉは、成熟されたプロセス技術を背景にトランジスタの微細化と高集積化が進んでおり、集積回路には不可欠な材料となっている。このように、これまでは光デバイスと電子デバイスにはそれぞれ最適な半導体材料が存在し、それらが各デバイスにおいて良好な特性を有する為の役割を果たしてきた。しかしながら、今後、光通信システムのより一層の普及を促す為にはシステム及びそれを構成するデバイスの低コスト化や、高性能化、更に小型化、低消費電力化が求められることが予想され、複数の基板材料を用いていた従来からの大きな技術革新が求められる。
上記要求に対して、シリコンチップ上に受光素子、発光素子、光変調器、光導波路等のデバイスを集積させる研究が近年盛んになっている。上記技術により集積回路と光デバイスを１チップ上に集積することが出来、光通信システムの低コスト化や小型・低消費電力化、更にはその基幹となるＬＳＩの高機能化・高付加価値化が可能となり、大きな産業的革新をもたらすことが期待される。Ｓｉ上に受光素子を混載する方法として、化合物半導体のＳｉ基板上への貼り付け技術またはＳｉ基板上への化合物半導体結晶成長方法が考えられるが、いずれも化合物半導体とＳｉの間に存在する熱膨張係数と格子定数の大きな差、また化合物半導体の持つ電気的極性が化合物半導体の結晶性を劣化させるため、技術的バリアは高い。ＳｉまたはＳｉ系ＩＶ族半導体が受光機能を持てばプロセスバリアは格段に下がり、光デバイス／電子デバイスの融合を容易に行うことが可能である。
しかし、Ｓｉは化合物半導体に比べて受光特性が劣るという欠点がある。受光特性で見ると、Ｓｉの禁制帯幅は室温で約１．１ｅＶであり、１１００ｎｍ以上の波長の光を殆ど吸収しない。８５０ｎｍの光においても吸収率は悪く、吸収される光の量が１／ｅに減衰するまでの距離で定義される吸収長は２０μｍより大きくなり、実用デバイスとしての使用が困難である。
このような材料的な不利を解決する手段として、Ｓｉと同じＩＶ族半導体のゲルマニウム（Ｇｅ）の利用が考えられる。Ｇｅは禁制帯幅が室温で約０．６ｅＶと小さく、８００ｎｍ〜１６００ｎｍの波長範囲に対して吸収長が２μｍ以下であり、実用的な受光素子が形成可能である。更に、ＧｅはＳｉと同じＩＶ族半導体であることから、Ｓｉプロセスとの整合性も良い。従って、Ｇｅにより作製した受光素子をＳｉ基板上に作製出来れば、光デバイス／電子デバイスの融合を妨げる物性上／プロセス上の技術バリアを克服することが可能となる。
Ｇｅを用いた受光素子の例は、例えば非特許文献１〜３、特許文献２に開示されている。図４に、従来の受光素子の一例としてＳｉ基板上へのＧｅ受光素子の光入射方向に対して垂直方向の構造例を示す。図４は非特許文献１に基づいて本願発明者らが作成したものではあるが、非特許文献１に開示された図面そのものではない。図４はＰＩＮ型受光器構造となっており、Ｓｉ層１０１上に埋め込み二酸化シリコン（ＳｉＯ２）層１０２とＳｉ膜１０３を有するＳＯＩ（Silicon on Insulator）基板上に、高抵抗のＧｅ膜１０４が形成されており、ｐ型Ｓｉ層１０６とｎ型Ｇｅ層１０５が金属電極１０８に接続された構造を有している。ＳＯＩ層１０３はＳｉの光導波路と接続されており、上記光導波路を通して入射された光はＧｅ層１０４に入射して吸収される。Ｇｅ層１０４は光導波路と接続されたＳＯＩ層１０３の上部に存在するが、ＧｅとＳｉの光屈折率差により、光はＧｅ層１０４に入射される。本構造を所謂エバネッセント結合型受光素子という。Ｇｅ層１０４に入射された光はＧｅ層１０４にて吸収されて電子と正孔が生じ、ｐ型Ｓｉ層１０６にマイナス、ｎ型Ｇｅ層１０５にプラスの電極を印加すると上記電子と正孔が加速されてそれぞれｎ型Ｇｅ層１０５とｐ型Ｓｉ層１０６に吸収され、光電流が流れる。上記電圧印加はｐｉｎダイオードにとって逆バイアスである為、光が入射されていない場合に流れる電流が極めて小さく、光信号のｏｎ／ｏｆｆによりそれに追随した電流への信号変換が成される。なお、符号１０７はＳｉＯ２層である。
Ｇｅを用いた受光素子の他の例が、非特許文献２に開示されている。本従来例は、図４におけるｎ型Ｇｅ層１０５を省略した構造を有しており、金属電極が直接高抵抗のＧｅ層１０４に接続し、ショットキー接合を形成することを特徴としている。ｎ型Ｇｅ層を形成する為のイオン注入工程等が不要になることに加え、Ｇｅ層と金属層間のコンタクト抵抗を低減出来る可能性を有している。
素子の小型化を可能にするバット・ジョイント(Butt-Joint)型の受光素子が、非特許文献３に開示されている。図５Ａと図５Ｂに本従来例のそれぞれ光入射方向と光入射方向に垂直方向の受光素子断面構造を示す。本従来例は、Ｓｉ光導波路１１３が掘り込まれた領域に高抵抗Ｇｅ光吸収層１１４が形成され、上記Ｓｉ光導波路１１３と高抵抗Ｇｅ光吸収層１１４が端面結合した構造を有している。この為、Ｓｉ光導波路１１３から入射した光は進路を変えることなく高抵抗Ｇｅ光吸収層１１４に直接入射される。従ってエバネッセント結合型受光素子に比べて受光効率が高く、素子の小型化が可能になる。本従来例では高抵抗Ｇｅ光吸収層１１４の水平方向の幅を縮小し、Ｓｉ光導波路１１３と同一幅としている。本従来例はｐ型Ｇｅ層１１６と、高抵抗Ｇｅ光吸収層１１４と、ｎ型Ｇｅ層１１７が基板に対して水平方向に配列した横型ｐｉｎ（lateral-pin）構造を有している為、ｐ型Ｇｅ層１１６とｎ型Ｇｅ層１１７の距離を短縮して高速特性の向上を可能にしている。なお、符号１１１はＳｉ基板、符号１１２及び符号１１５はＳｉＯ２層、符号１１８は金属電極である。
Ｂｕｔｔ−Ｊｏｉｎｔ型受光素子の他の例が、特許文献２に開示されている。図６に本従来例の光入射方向の受光素子断面構造を示す。本従来例は、Ｓｉ層１２３とシリコン・ゲルマニウム（ＳｉＧｅ）バッファ層１２４とＧｅ光吸収層１２５がＳｉ導波路１２１中に埋め込まれた構造を有しており、受光層の下部と上部にそれぞれｐ型Ｓｉ層１２２とｎ型Ｓｉ層１２６を配置した縦型ｐｉｎ構造となっている。本従来例も受光効率が高いという利点を活かし、受光断面積を小さく出来ることを特徴としている。受光断面積を縮小する為、Ｇｅ光吸収層１２５の幅をＳｉ導波路１２１に合わせて短縮するとｐｉｎダイオードの容量を小さくすることが出来、低電圧での高周波特性が向上する。この為、素子の低消費電力化が可能になる。
上記Ｂｕｔｔ−Ｊｏｉｎｔ型受光器を製造する際のＳｉ光導波路への溝の形成方法は、例えば非特許文献４に開示されている。Ｓｉ上にＳｉＯ２層を堆積し、ＳｉＯ２層を一部開口し、Ｓｉ表面を露出させた後にアルカリ性の水溶液を用いてＳｉをウェットエッチングし、Ｓｉ中に溝を形成する手法が開示されている。アルカリ性水溶液の例として、アンモニア水溶液（ＮＨ４ＯＨ）、水酸化カリウム水溶液（ＫＯＨ）、ヒドラジン一水和物水溶液（Ｈ２ＮＮＨ２Ｈ２Ｏ）、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ：（ＣＨ３）４ＮＯＨ）が挙げられている。本従来例ではＴＭＡＨ水溶液を用いてＳｉのエッチングを行い、（１１１）面から成る側壁と（１００）面から成る底面を有する溝の形成を行っており、エッチングダメージの無い、平坦なＳｉ面を得た結果が開示されている。
非特許文献５には、塩化水素（ＨＣｌ）ガスを用いた気相エッチングによりＳｉをエッチングする従来例が開示されている。Ｓｉ層上にＳｉＯ２層を堆積し、ＳｉＯ２層を一部開口し、Ｓｉ表面を露出させた後に化学気相成長（Chemical Vapor Deposition：ＣＶＤ）装置内にて約９００℃の温度でＨＣｌガスを流入することで、ＳｉをＳｉＯ２層に対して選択的にエッチング除去することが出来る結果が開示されている。
Ｓｉ光導波路に形成した溝中に、Ｇｅ光吸収層を選択成長させて埋め込む手法は、例えば非特許文献３に開示されている。本従来例では、上部表面にＳｉＯ２層を有し、ＳｉＯ２層の開口部内に溝を有するＳｉ光導波路に、ＣＶＤ法によりＧｅをＳｉＯ２に対して選択成長する例が開示されている。Ｇｅ光吸収層の膜厚の最も薄い部分が溝の深さよりも厚くなるまでＧｅを成膜し、その後化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）によりＧｅ光吸収層の表面を平坦化してＧｅ光吸収層をＳｉ光導波路の溝中に埋め込む手法が開示されている。
特開２００１−１８９５２３号公報 国際公開第０９／１１０６３２号パンフレット
A. Ramaswamy, M. Piels, N. Nunoya, T.Yin and J.E.Bowers, トランズアクションズ・オン・マイクロウェーブ・セオリー・アンド・テクニクス (IEEE Transactions on Microwave Theory and Techniques), 2010年, 58巻, pp. 3336〜3343. J. Wang and S. Lee, センサーズ(Sensors), 2011年, 11巻, pp. 696〜718. L. Vivien, A. Polzer, D. M. Morini, J. Osmond, J. M. Hartmann, P. Crozat, E. Cassan, C. Kopp, H. Zimmermann and J. M. Fedeli, オプティクス・エクスプレス (OPTICS EXPRESS), 2012年, 20巻, pp. 1096〜1101. O. Tabata, R. Asahl, H. Funabashi, K. Shimaoka and S. Sugfyama, センサーズ・アンド・アクチュエーターズ(Sensors and Actuators), 1992年, Ａ３４巻, pp. 51〜57. Y. Bogumilowicz, J. M. Hartmann, R. Truche, Y. Campidelli, G. Rolland and T. Billon, セミコンダクター・サイエンス・アンド・テクノロジー(Semiconductor Science and Technology), 2005年, 20巻, pp. 127〜134.
しかしながら、Ｂｕｔｔ−Ｊｏｉｎｔ型のＧｅ受光素子には、下記に示す問題があった。即ち溝を形成した半導体層上に、異種材料を含む半導体層を選択成長させる際の問題点が特許文献１に開示されている。Ｓｉ溝中へのＧｅ層の選択成長に関しても、非特許文献３に特許文献１と同様の現象が開示されている。発明者等は上記文献に開示された結果に基づき、上部表面にＳｉＯ２層を有し、ＳｉＯ２層の開口部内に溝を有するＳｉ基板にＧｅ層を選択成長した場合の断面形状について検討した。その結果を図７に示す。Ｓｉ基板１３１の溝内に選択成長したＧｅ層１３３は、開口部端において側壁（ファセット）を形成しながら成長し、溝の周辺部で凸形状を有する。この為、溝の周辺部と中心部で膜厚差が発生し、表面を平坦化する処理が必要となる。特許文献１には表面平坦化処理を行う記載が無いが、ＳｉＯ２層１３２とＳｉ基板１３１の側壁との位置関係等を規定しない限り同様の現象が起こり得ると考えられる。従って、従来のＢｕｔｔ−Ｊｏｉｎｔ型のＧｅ受光素子の製造方法は、エバネッセント結合型受光素子に比べてＳｉ光導波路に溝を形成する為のエッチング工程と、Ｇｅ光吸収層を成膜した後に表面平坦化を行う為のＣＭＰ処理が追加される為、工程数が増大する恐れのあることが判った。
又特許文献１には、溝を形成した半導体基板上に、異種材料を含む半導体層を選択成長させる際、表面平坦性を保ったまま成長し、溝を埋め込む手法が開示されている。本従来例は、溝を形成する工程において上記半導体基板を水平方向にもサイドエッチングすることで溝上部の周辺に絶縁膜の庇を形成し、更に上記溝の側壁が（１１１）面となるようにエッチングを行っている。溝の側壁から成長した半導体層は絶縁膜の庇により半導体基板に垂直方向の成長が妨げられ、溝の周辺部における凸形状の発生が抑制される。また、溝側壁を（１１１）面とすることで、側壁上の成長速度を溝底部の（１００）表面よりも遅くすることが出来、絶縁膜で囲まれた開口部内においても半導体層が溝を埋め込むように成長することを可能にしている。
しかし、発明者等が検討した結果、Ｓｉ基板を用いて溝を形成する場合は、上記溝の庇を形成するようにエッチングを行うことは極めて困難であることが判った。上記特許文献１に開示された従来例は、半導体基板に化合物半導体であるインジウム燐（ＩｎＰ）エッチングは酸性エッチング液を用いたウェットエッチングにより行っているが、Ｓｉ基板を用いてエッチングを行う従来例では、非特許文献４に開示されているように、溝の側壁は（１１１）面となるものの、Ｓｉ基板の水平方向へのサイドエッチングは見られておらず、ＳｉＯ２層の庇の形成は見られていない。発明者らがＴＭＡＨ水溶液を用いて行ったＳｉ基板のエッチング実験においても、ＳｉＯ２層の庇の水平方向の長さは、Ｓｉ基板に形成した溝の深さの１／１０以下であり、溝の周辺部におけるＧｅ層の凸形状の発生を抑制する為には不十分であることが判った。従って、従来技術ではＳｉ光導波路中にＧｅ光吸収層を埋め込む際はＣＭＰによる表面平坦化が不可避である。
Ｓｉ光導波路に溝を形成するエッチング工程が追加されることによる工程数の増大を回避する為の解決方法としては、Ｇｅ光吸収層を成膜する為のＣＶＤ装置内でＧｅ層の成長前に気相エッチングによりＳｉをエッチングする手法が考えられる。しかし、非特許文献５に開示されているように、ＨＣｌ等のエッチングガスを用いてＳｉ基板をエッチングする際、十分なエッチング速度を得る為には約９００℃程度の温度でエッチングを行う必要があり、プロセス熱負荷の増大が不純物拡散の増大等を引き起こし、受光素子の高速性を劣化させるといった問題の生じる恐れがある。また、受光素子を他の光デバイスまたはトランジスタ等のＳｉ電子デバイスと集積する場合、上記熱負荷が上記デバイスの特性を劣化させる問題も懸念される。更に、上記非特許文献５に開示された断面構造ではＳｉ基板の水平方向へのサイドエッチングが見られておらず、ＳｉＯ２層の庇の形成は困難である。
製造工程数の増大と共に問題になると思われるのが、素子を小型化する際に課せられる制限と、受光効率の劣化である。図６の断面構造において、特許文献２に開示されたＧｅ光吸収層１２５上の電極形成工程では、ｎ型Ｓｉ層１２６は、不純物を添加しないＳｉ層を形成した後に酸化膜１２７を堆積し、ｎ型電極領域を規定する為の開口部を形成した後にイオン注入により不純物を注入することで形成される。この為、上記開口部端とＳｉ層１２６の端にはパターニングの際のずれを見込んだ一定の幅を確保する必要がある。また、多結晶Ｓｉ電極１２９を形成する際も、酸化膜１２７に形成した開口部に対して一定の間隔を確保して酸化膜１２８の開口部幅を規定する必要が生じる。この為、Ｇｅ光吸収層１２５の幅は、多結晶Ｓｉ電極１２９の幅に対して少なくともパターニング２回分の合わせずれを見込んだ間隔だけ拡げる必要があり、Ｇｅ光吸収層の幅を十分に縮小することが出来ず、素子の小型化とそれに伴う電気容量の低減を十分に行うことが出来ない。また、ｎ型Ｓｉ層１２６をイオン注入法により形成する為、不純物を活性化する為のアニール時に不純物がＧｅ光吸収層１２５内に深く入り込み、Ｇｅ光吸収層１２５の実質的な膜厚を減少させ、受光効率が劣化する。
発明者らが危惧した上記課題に対して、従来例から想定され得る解決方法を図８と図９に示す。図８は図６で示した従来例において、ｎ型Ｓｉ層１２６への不純物添加をエピタキシャル成長時のドーピングにより行った場合の受光素子断面図である。イオン注入の為のパターニングが不要になる為、パターニング１回分の合わせマージンの確保が不要となる。また、Ｇｅ光吸収層１２５に不純物を拡散させることなく高濃度の不純物をｎ型Ｓｉ層１２６に添加することが可能となるが、高抵抗のＧｅ光吸収層１２５と高濃度ｎ型のＳｉ層１２６が接合を形成する為、受光素子動作時にはＧｅ光吸収層１２５の空乏層領域がｎ型Ｓｉ層１２６との界面近傍まで延びる。Ｇｅ光吸収層１２５上に成長したｎ型Ｓｉ層１２６は、ＳｉとＧｅの格子定数の違いにより生じた欠陥を内部に含有する。従って、ｎ型Ｓｉ層１２６の近傍まで空乏化すると、電圧印加時に上記欠陥部で電子と正孔の再結合電流が発生し、光が入射しない時のリーク電流、即ち暗電流が増大する。上記暗電流の増大を抑制する為、図９に示すようにｎ型Ｇｅ層１２５ａをＧｅ光吸収層１２５とｎ型Ｓｉ層１２６の間に成長する手法が考えられるが、ＳｉＯ２層１２７で囲まれた領域に上記ｎ型Ｇｅ層１２５ａを選択成長する場合は、上記ｎ型Ｇｅ層１２５ａが開口部端においてファセットを形成しながら成長する為、図９に示したように上記開口部端においてｎ型Ｓｉ層１２６と高抵抗Ｇｅ光吸収層１２５の界面が生じ、上記開口部端のｎ型Ｓｉ層１２６直下まで空乏層領域が延びて、上述した暗電流の増大を引き起こす。従って、低暗電流性を確保する為にはｎ型Ｓｉ層１２６をイオン注入にて形成することで受光効率の低下を有る程度犠牲にしなくてはならず、十分な光電流を得る為にはＧｅ光吸収層１２５の膜厚を厚くする必要がある。これにより、基板に水平方向のみならず、垂直方向にも素子の小型化に対する制限が存在する。なお、符号１３０は金属電極である。
従って、従来の技術では、Ｂｕｔｔ−Ｊｏｉｎｔ型のＧｅ受光素子をエバネッセント結合型受光素子の製造方法とほぼ同程度の工程数で作製することは困難であり、更に素子を小型化する際に制限のあることが判った。
本発明は上記の課題を考慮して成されたものであり、その目的とするところは、素子の小型化・高性能化が可能な受光素子を含む半導体装置及びその製造工程数の低減が可能な製造方法を提供することにある。
上記目的を達成するための一実施形態として、半導体基板と、
前記半導体基板上に形成され、第１の開口部を有する第１の絶縁膜と、
前記第１の開口部直下の前記半導体基板内に形成された第１の溝と、
前記第１の溝内の前記半導体基板上に形成され、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１の半導体層と、
前記第１の溝内の前記第１の半導体層上に形成され、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１導電型の第２の半導体層と、
前記第１の開口領域内の前記第２の半導体層上に形成され、前記半導体基板の主成分を成す元素と同一元素をその一部に含み、禁制帯幅が前記第１の半導体層及び前記第２の半導体層よりも大きい第１導電側の第３の半導体層と、
前記第１の開口領域内の前記第３の半導体層上に形成された金属層とを備え、
前記第１の溝の上部の開口領域は前記第１の開口部を取り囲むように形成され、前記第１の溝の上部では前記第１の絶縁膜からなる庇が形成され、前記第１の溝の側壁は前記半導体基板の（１１１）面を含み、前記第１の溝の底部は前記半導体基板の（１００）面を含み、
前記第１の半導体層は、前記第１の溝底部を構成する前記半導体基板の（１００）面と、前記第１の溝側壁を構成する半導体基板の（１１１）面と、前記第１の絶縁膜から成る庇の下部表面と、前記第２の半導体層とに接しており、
前記第２の半導体層は、前記第１の半導体層と、前記第１の絶縁膜から成る庇の下部表面と、前記第３の半導体層とに接しており、
前記第１の半導体層と前記第２の半導体層の界面は、前記第１の半導体層と前記第１の絶縁膜との界面よりも下部に位置し、
前記第３の半導体層と前記金属層の界面は、前記第１の絶縁膜の下部表面と前記第１の絶縁膜の上部表面の間に位置し、
前記第２の半導体層は前記半導体基板から空間的に分離していることを特徴とする半導体装置とする。
又、半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記半導体基板が露出した第１の開口部を有する工程と、
前記第１の開口部直下の前記半導体基板内に第１の溝を形成する工程と、
前記第１の溝内の前記半導体基板上に、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１の半導体層を形成する工程と、
前記第１の溝内の前記第１の半導体層上に、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１導電型の第２の半導体層を形成する工程と、
前記第１の開口領域内の前記第２の半導体層上に、前記半導体基板の主成分を成す元素と同一元素をその一部に含み、禁制帯幅が前記第１の半導体層及び前記第２の半導体層よりも大きい第１導電側の第３の半導体層を形成する工程と、
前記第１の開口領域内の前記第３の半導体層上に金属層を形成する工程とを有し、
前記第１の溝を形成する工程は、前記第１の溝上部の開口領域が前記第１の開口部よりも広くなるよう、水平方向にも前記半導体基板のエッチングを施すことで前記第１の溝上部に前記第１の絶縁膜の庇を形成すると共に、前記第１の溝の底部が前記半導体基板の（１００）面を有し、前記第１の溝の側壁が前記半導体基板の（１１１）面を有するように溝形成条件を調整する工程を含み、
前記第１の半導体層を形成する工程は、前記第１の半導体層が、前記第１の溝底部を構成する前記半導体基板の（１００）面と、前記第１の溝側壁を構成する前記半導体基板の（１１１）面と、前記第１の絶縁膜から成る庇の下部表面とに接すると共に、前記第１の半導体層と前記第２の半導体層の界面が、前記第１の半導体層と前記第１の絶縁膜の界面よりも下部に位置するように前記第１の半導体層の形成条件を調整する工程を含み、
前記第２の半導体層を形成する工程は、前記第２の半導体層が前記第１の半導体層と、前記第１の絶縁膜の庇の下部表面とに接するように前記第２の半導体層の形成条件を調整する工程を含み、
前記第３の半導体層を形成する工程は、前記第３の半導体層と前記金属層の界面が前記第１の絶縁膜の下部表面と前記第１の絶縁膜の上部表面との間に位置するように前記第３の半導体層の形成条件を調整する工程を含むことを特徴とする半導体装置の製造方法とする。
本発明によれば、素子の小型化・高性能化が可能な受光素子を有する半導体装置及びその製造工程数の低減が可能な製造方法を提供することができる。
本発明の第１の実施例に係る半導体装置（受光素子）のＡＡ’線における断面図である。 本発明の第１の実施例に係る半導体装置（受光素子）のＢＢ’線における断面図である。 本発明の第１の実施例に係る半導体装置（受光素子）の平面図である。 従来の受光素子の一例を示し、光の入射方向に垂直な面を含む断面図（ＡＡ’線対応）である。 従来の受光素子の他の例を示し、光の入射方向に平行な面を含む断面図（ＢＢ’線対応）である。 図５Ａに示す受光素子において、光の入射方向に垂直な面を含む断面図（ＡＡ’線対応）である。 従来の受光素子の他の例を示し、光の入射方向に垂直な面を含む断面図（ＡＡ’線対応）である。 図６に示す受光素子の課題を説明するための図で、埋め込み成長を行ったＧｅの形状を示す断面図である。 図６に示す受光素子において、ｎ型シリコン層１２６を不純物を添加したエピタキシャル成長により成膜した場合を示す断面図である。 図６に示す受光素子において、ｎ型ゲルマニウム層１２５とｎ型シリコン層１２６を、不純物を添加したエピタキシャル成長により成膜した場合を示す断面図である。 第１の実施例に係る半導体装置の製造工程を示すＡＡ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＡＡ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＡＡ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＡＡ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＡＡ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＡＡ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＡＡ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＡＡ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＢＢ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＢＢ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＢＢ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＢＢ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＢＢ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＢＢ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＢＢ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示すＢＢ’線における断面図である。 第１の実施例に係る半導体装置の製造工程を示す平面図である。 第１の実施例に係る半導体装置の製造工程を示す平面図である。 第１の実施例に係る半導体装置の製造工程を示す平面図である。 第１の実施例に係る半導体装置の製造工程を示す平面図である。 第１の実施例に係る半導体装置の製造工程を示す平面図である。 第１の実施例に係る半導体装置の製造工程を示す平面図である。 第１の実施例に係る半導体装置の製造工程を示す平面図である。 第１の実施例に係る半導体装置の製造工程を示す平面図である。 本発明の第１の実施例に係る半導体装置の製造工程において、Ｓｉ基板に溝を形成したときの断面構造（図１０Ｅ対応）を含む斜め上方から見た走査型電子顕微鏡（ＳＥＭ）像である。 本発明の第１の実施例に係る半導体装置の製造工程において、Ｓｉ基板に形成した溝内にＧｅ光吸収層８を埋め込み成長したときの断面構造（図１０Ｆ対応）を含む斜め上方から見た走査型電子顕微鏡（ＳＥＭ）像である。 本発明の第１の実施例に係る半導体装置の製造工程において、Ｓｉ基板に形成した溝内にＧｅ光吸収層８とｎ型Ｇｅ電極層９を埋め込み成長したときの断面構造（図１０Ｇにおいてｎ型ＳｉＧｅ保護層１０形成前）を含む斜め上方から見た走査型電子顕微鏡（ＳＥＭ）像である。 本発明の第１の実施例に係る半導体装置の製造工程において、ｎ型Ｇｅ電極層９とｎ型ＳｉＧｅ保護層１０とを、不純物を添加したエピタキシャル成長により形成した場合と、不純物を添加せずエピタキシャル成長後にイオン注入を行って形成した場合とでの不純物分布の違いを説明するためのグラフである。 本発明の第２の実施例に係る半導体装置のＡＡ’線における断面図である。 第２の実施例に係る半導体装置の製造工程の一部を示すＡＡ’線における断面図である。 第２の実施例に係る半導体装置の製造工程の一部を示す平面図である。 本発明の第３の実施例に係る半導体装置のＡＡ’線における断面図である。 本発明の第３の実施例に係る半導体装置のＢＢ’線における断面図である。 第３の実施例に係る半導体装置の製造工程の一部を示すＡＡ’線における断面図である。 第３の実施例に係る半導体装置の製造工程の一部を示すＡＡ’線における断面図である。 第３の実施例に係る半導体装置の製造工程の一部を示すＢＢ’線における断面図である。 第３の実施例に係る半導体装置の製造工程の一部を示すＢＢ’線における断面図である。 第３の実施例に係る半導体装置の製造工程の一部を示す平面図である。 第３の実施例に係る半導体装置の製造工程の一部を示す平面図である。 本発明の第５の実施例に係る半導体装置を示す断面概略図である。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施例で紹介する方法以外にも、材料や製造工程の組合せを変える等、多くの変更が可能である事は言うまでもない。
以下に具体的な実施例について述べる。図面記載された図は、必ずしも正確に縮尺を合せているわけではなく、論理が明確になるように重要な部分を強調して模式的に描画してある。
本発明に関わる半導体装置及びその製造方法の第１の実施例として、製造工程数の大幅な削減と、より一層の小型化が可能なＢｕｔｔ−Ｊｏｉｎｔ型Ｇｅ受光素子及びその製造方法について説明する。
図１〜図３は本発明の第１の実施例に係る半導体受光装置の断面構造及び平面構造である。図１はＳｉ導波路からの光の入射方向に垂直な断面であり、図２はＳｉ導波路からの光の入射方向を含む断面であり、図３は平面図である。図１と図２は、それぞれ図３のＡＡ’線とＢＢ’線で切断した場合の断面構造を示している。
図１〜図３における符号１はＳｉ基板であり、Ｓｉ基板１上には約１〜３μｍの膜厚を有する埋め込みＳｉＯ２層３が形成されている。Ｓｉ基板１の裏面にも上記埋め込みＳｉＯ２層３と同程度の膜厚を有するＳｉＯ２層２が堆積されていて埋め込みＳｉＯ２層３がＳｉ基板１に与える圧縮応力を相殺する役割を担っている。埋め込みＳｉＯ２層３上にはＳｉ層４が形成され、上記Ｓｉ層４は光導波路と受光素子形成領域の形状に加工されており、受光素子形成領域内のＳｉ層４には低不純物濃度のｐ型Ｓｉ層６と高不純物濃度のｐ型Ｓｉ電極５が形成されている。更にＧｅ光吸収層８とｎ型Ｇｅ電極層９が形成されている。上記Ｇｅ光吸収層８は、底部で低濃度ｐ型Ｓｉ層６と接しており、上記低濃度ｐ型Ｓｉ層６とＧｅ光吸収層８、及びｎ型Ｇｅ電極層９はｐｉｎ型のダイオード構造を成している。上記Ｓｉ層上にはパターニングされたＳｉＯ２層７が形成されており、ＳｉＯ２層７に形成された開口部内にはｎ型Ｇｅ電極層９上にｎ型ＳｉＧｅ保護膜１０が形成され、上記開口部内において窒化チタン（ＴｉＮ）からなる金属層１１とオーミック接合を形成している。ＴｉＮ層１１とアルミニウム（Ａｌ）１２の積層構造は上記ｎ型ＳｉＧｅ保護膜１０上と高濃度ｐ型Ｓｉ領域５上に形成され、金属電極を成している。
本実施例の第一の特徴は、前記ＳｉＯ２層７に形成された開口部に対して、Ｇｅ光吸収層８とｎ型Ｇｅ電極層９、更にｎ型ＳｉＧｅ保護膜１０と金属層１１が自己整合して形成している点にある。ｎ型ＳｉＧｅ保護膜１０と金属層１１の基板に水平方向の幅は上記開口部の幅と一致しており、Ｇｅ光吸収層８の幅は上記開口部幅に対して、ＳｉＯ２層７からなる庇の長さだけ広い。後述するように、上記庇の長さはＧｅ光吸収層８の高さに応じて制御が可能であり、金属電極１１の幅に対するＧｅ光吸収層８の幅の拡がりを小さくすることが出来る。イオン注入及び電極形成のパターニングを必要とする従来技術では、パターニング２回分の合わせずれを見込み、金属電極幅に対する十分なマージンを取ってＧｅ光吸収層幅を設計していた為、本実施例は従来技術に比べ、素子サイズの一層の小型化を可能にする。
本実施例の二番目の特徴は、上記溝内に形成したｎ型Ｇｅ電極層９にある。上記ｎ型Ｇｅ電極層９をＳｉＯ２層７より下部の溝内に形成し、且つ上記ｎ型Ｇｅ電極層９の表面領域がＳｉＯ２層７で囲まれた開口領域を内包する構造とすることで、ｎ型ＳｉＧｅ保護膜１０を高抵抗Ｇｅ光吸収層８と分離することが出来る。これにより、ｎ型ＳｉＧｅ保護膜１０内の欠陥を空乏層から乖離することが可能になり、低暗電流性を実現出来る。また、ｎ型Ｇｅ電極層９は、不純物の添加をエピタキシャル成長時に行う為、不純物の高濃度化とｎ型Ｇｅ電極層９の薄膜化が可能である。これにより、イオン注入法でｎ型領域を形成する場合に比べて、Ｇｅ光吸収層８中でｎ型領域が占める割合を低減することが出来、受光効率が向上する。従って、上記ｎ型Ｇｅ電極層９を溝内に埋め込むことにより、低暗電流性と受光効率の向上を実現出来る。
三番目の特徴として、製造工程数の大幅な削減が挙げられる。後述するように、本実施例におけるＢｕｔｔ−ｊｏｉｎｔ型Ｇｅ受光素子は、Ｇｅ光吸収層８と、不純物が添加されたｎ型Ｇｅ電極層９とｎ型ＳｉＧｅ保護膜１０を同一装置内で連続して成長することが出来、且つ上記ｎ型電極層９をＳｉ光導波路４に形成した溝を埋め込むように成長することを特徴としている。この為、従来のＢｕｔｔ−ｊｏｉｎｔ型Ｇｅ受光素子の製造工程に比べて、Ｇｅ表面の平坦化工程とイオン注入工程、さらにイオン注入領域と電極形成領域のパターニング工程を省略することが出来、製造工程の大幅な削減が可能となる。
以上３つの特徴により、本実施例におけるＢｕｔｔ−ｊｏｉｎｔ型Ｇｅ受光素子は、Ｂｕｔｔ−ｊｏｉｎｔ型受光素子の最大の特徴である小型性能をより追及することが出来、更に従来技術で課題となっていた製造工程数の増大を大幅に抑制することが出来る。これらに加え、低暗電流性と受光効率の向上も可能となる。
次に、図１０Ａ〜図１０Ｈ、図１１Ａ〜図１１Ｈ、図１２Ａ〜図１２Ｈを用いて、本実施例における半導体装置の具体的な製造方法について、詳細に説明する。尚、図１０Ａ〜図１０Ｈは光の入射方向に対して垂直な断面の構造であり、図１１Ａ〜図１１Ｈは光の入射方向に対して平行な方向の断面構造を示し、図１２Ａ〜図１２Ｈは平面図である。図１２Ａ〜図１２Ｈに示したＡＡ’線及びＢＢ’線で断面を見た図がそれぞれ図１０Ａ〜図１０Ｈ、図１１Ａ〜図１１Ｈに対応する。
本実施例では、基板にＳＯＩ（Silicon on Insulator）基板を用いた。図１０Ａ、図１１Ａ、図１２Ａは受光素子の作製前におけるＳＯＩ基板である。Ｓｉ基板１の表面上及び裏面に約１〜３μｍの膜厚を有するそれぞれ埋め込みＳｉＯ２層３及び圧縮応力を相殺する為の裏面ＳｉＯ２層２が形成されており、埋め込みＳｉＯ２層３上にＳＯＩ層４が約２００ｎｍ形成されている。ここで、ＳＯＩ層４は光導波路にもなる為、ＳＯＩ層４の膜厚及び埋め込みＳｉＯ２膜３の膜厚は光を効率的に閉じ込められるように光の波長に応じて設計する。
次に、レジストを用いてＳＯＩ層４上にパターニングを行い、ウェットエッチングまたはドライエッチングによってＳＯＩ層４をエッチングし、光導波路状に加工し、図１０Ｂ、図１１Ｂ、図１２Ｂの構造を得る。
次いで、レジストを用いたパターニングによりＳＯＩ層４上の一部領域を開口し、上記領域のみに高濃度のｐ型不純物をイオン注入し、ｐ型Ｓｉ電極５を形成する。更に再度レジストを用いたパターニングを施す事により受光部下部領域に低濃度のｐ型不純物をイオン注入し、低濃度ｐ型Ｓｉ領域６を形成し、図１０Ｃ、図１１Ｃ、図１２Ｃの構造を得る。ここで、ｐ型不純物にはＩＩＩ族の元素を用いる。本実施例ではボロン（Ｂ）のイオン注入を行ったが、二フッ化ボロン（ＢＦ２）をイオン注入しても良い。上記高濃度ｐ型Ｓｉ電極５中へのイオン注入量は、上記電極５中の不純物濃度が１ｘ１０２０ｃｍ−３程度とすれば低抵抗のコンタクトを得ることが可能となる。低濃度ｐ型Ｓｉ領域６中へのイオン注入条件は、下記に記すように設計する。上記ｐ型Ｓｉ領域６は、Ｓｉ光導波路となるＳＯＩ層４に埋め込むＧｅ光吸収層の底部と接合を形成する為、上記Ｇｅ光吸収層の底部付近で十分な不純物濃度を得られるようにイオン注入深さを設定する。本実施例では、上記Ｇｅ光吸収層底部での不純物濃度が２ｘ１０１８ｃｍ−３から１ｘ１０１９ｃｍ−３程度となるようにイオン注入量を設定した。上記高濃度ｐ型Ｓｉ電極５と低濃度ｐ型Ｓｉ領域６へのイオン注入後は、１０００℃程度の温度で約１秒〜１０秒程度のアニールを施すことで不純物の活性化を行う。
次いで、全面にＳｉＯ２層７を堆積する。ＳｉＯ２層は熱ＣＶＤ、またはプラズマＣＶＤ法により堆積しても良いし、熱酸化法にて形成しても良い。ＳｉＯ２層の膜厚は１０ｎｍ〜１μｍの範囲に設定すると良い。更にレジストを用いて受光部形成領域をパターニングし、ウェットエッチングまたはドライエッチングによってＧｅ光吸収層形成領域を開口して図１０Ｄ、図１１Ｄ、図１２Ｄの構造を得る。ここで、上記パターン形状は矩形とし、更に上記矩形形状を成す一辺が［１１０］方向に配向していると良い。また、ＳＯＩ層４は数ｎｍ〜２０ｎｍ程度オーバーエッチングすると良い。ドライエッチングを行う場合はＳｉＯ２層７をエッチング除去後、エッチング時間を制御することでＳＯＩ層４のオーバーエッチングを行う。ウェットエッチングを用いる場合は、例えばバッファードフッ酸（ＮＨ４・ＨＦ・Ｈ２Ｏ）水溶液を用いたエッチングによりＳｉＯ２層７を除去し、レジストを除去した後にＳＯＩ層４表面を洗浄する工程でＳＯＩ層４をエッチングする。具体的には７０℃程度のアンモニア水（ＮＨ４ＯＨ）と過酸化水素水（Ｈ２Ｏ２）の混合液にてＳＯＩ層４表面を洗浄することで、ＳＯＩ層４が数ｎｍ〜２０ｎｍ程度エッチングされる。上記オーバーエッチングにより、ＳｉＯ２層７の開口時には、露出したＳＯＩ層４は（１１０）面を含む側壁を有する。
次に、ウェットエッチングまたは気相エッチングを行い、開口部に露出したＳＯＩ層４をＳｉＯ２層７に対して選択的にエッチング除去して溝を形成し、図１０Ｅ、図１１Ｅ、図１２Ｅの構造を得る。ウェットエッチングを行う場合は、アルカリ性の水溶液である、アンモニア水溶液（ＮＨ４ＯＨ）、水酸化カリウム水溶液（ＫＯＨ）、ヒドラジン一水和物水溶液（Ｈ２ＮＮＨ２Ｈ２Ｏ）、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ：（ＣＨ３）４ＮＯＨ）等を用いると良い。本実施例では、２．３８％の濃度を有するＴＭＡＨ水溶液を用いた。上記アルカリ性のエッチング液を用いると、ｐ型低抵抗Ｓｉ層のエッチング速度を高抵抗Ｓｉ層のエッチング速度に比べて遅くすることが出来る為、低濃度ｐ型Ｓｉ領域６をエッチングストッパとしたエッチングが可能となる。本実施例では、低濃度ｐ型Ｓｉ領域６のエッチング速度をＳＯＩ層４のエッチング速度に対して少なくとも４分の１倍以下となり、溝の底部に低濃度ｐ型Ｓｉ領域６が露出した時点で精度良くエッチングを停止することが出来た。気相エッチングを用いる場合の例としては、ＣＶＤ装置内にて約９００℃の温度でＨＣｌガスを流入することで、ＳｉをＳｉＯ２層に対して選択的にエッチング除去すると良い。エッチング時の圧力は約５Ｔｏｒｒ〜７６０Ｔｏｒｒの範囲で制御する。温度と圧力を制御することで、エッチング速度を再現性良く制御することが出来、低濃度ｐ型Ｓｉ領域６が露出した構造を得ることが出来る。但し、エッチング温度を高温で行う為、高濃度ｐ型Ｓｉ領域５または低濃度ｐ型Ｓｉ領域６における不純物の拡散が大きく、また、低濃度ｐ型Ｓｉ領域６が露出した後に不純物が外部に拡散し、上記ｐ型Ｓｉ領域６の不純物濃度が低下する懸念があり、より低い温度でエッチングを行う手法があれば、その手法を用いると良い。上記ウェットエッチングまたは気相エッチングは強い異方性を示す為、いずれの手法を用いた場合でもＳｉ溝の側壁には（１１１）面が出現する。また、エッチング前のＳＯＩ層４に（１１０）面を含む側壁を形成したことにより、上記ウェットエッチングまたは気相エッチング時に［１１０］方向へのエッチングが促進され、ＳＯＩ層４に溝を形成した際は溝上部にＳｉＯ２層７から成る庇が形成される。上記庇の水平方向の長さは、ＳｉＯ２層７を開口する際のオーバーエッチング量と、形成する溝の深さによって制御することが出来る。本実施例では、上記庇の長さを溝の深さに対して１０分の１倍から１倍の範囲で制御出来ることを確認した。図１３に上記条件で溝を形成したＳｉ基板断面の走査型電子顕微鏡（Scanning Electron Microscopy：ＳＥＭ）像を示す。ＳｉＯ２層７から成る庇を有し、約６００ｎｍの深さを持つ溝の形成が確認された。この場合の庇の水平方向の長さは約３００ｎｍであった。
次に、ＣＶＤ装置を用い、Ｇｅ光吸収層８をＳｉＯ２層７に対して選択的に溝内のＳＯＩ層４上に成長する。庇の下部表面が一部埋まるまでＧｅ層８を成膜し、表面に窪みを残した状態で成長を中断し、図１０Ｆ、図１１Ｆ、図１２Ｆの構造を得る。詳細な成長条件を下記に示す。まず、露出したＳＯＩ層４の表面をフッ化水素酸（ＨＦ）水溶液によって洗浄し、Ｓｉ表面の自然酸化膜及びＳｉと結合したＯＨ基を除去し、Ｓｉ表面のダングリングボンドを水素終端させる。次にＣＶＤ装置にてＧｅのエピタキシャル成長を行う。エピタキシャル成長前には成膜装置にて８００℃〜９００℃のアニールを水素雰囲気下で行い、装置導入までの間にＳｉ表面に形成された自然酸化膜を除去する。次いで、下記に示す手順によりＧｅを上記ＳＯＩ層４上のみに選択的に成膜する。Ｇｅの原料ガスにはモノゲルマン（ＧｅＨ４）を用い、成長時の圧力は５Ｔｏｒｒ〜８０Ｔｏｒｒに設定した。まず、Ｇｅを３５０℃程度の低温で約５０ｎｍエピタキシャル成長し、次いで５５０℃〜７００℃に温度を上昇させた後、庇の下部表面が一部埋まるまでＧｅ層８を成膜する。低温で成膜したＧｅ層は結晶に不完全性を有している為、歪緩和の際に発生する欠陥は上記低温成膜層内に優先的に発生し、上部の高温成長層の結晶性は良好に保たれる。Ｇｅ層８の成膜後には８００℃〜９００℃程度の熱処理を１分〜１０分行うことでＧｅ層８内に存在する欠陥を修復し、結晶性を回復させる。上記成膜条件下では（１１１）面におけるＧｅの成長速度は（１００）表面の成長速度に比べて遅い為、ＧｅはＳＯＩ層４に形成された溝を埋めるように成長する。この際、ＳｉＯ２層７から成る庇が存在する為、上記溝の側壁から成長したＧｅは庇の下部表面で成長が止められ、溝の周辺部において凸形状が出現することは無い。図１４に上記条件で溝を一部埋め込んだＧｅ光吸収層８の成長後の断面ＳＥＭ像を示す。溝の深さ６００ｎｍに対し、ＳｉＯ２層の庇は３００ｎｍであり、そのうち２４０ｎｍの長さに亘り、庇の下部表面がＧｅ光吸収層で覆われている形状が得られた。また、上記ＳＥＭ像のＧｅ光吸収層上部の窪みの深さは約１５０ｎｍであったが、成長時間を調整することで窪みの深さを２０ｎｍ〜１５０ｎｍの範囲で精度良く制御出来ることを確認した。本実施例では、上記窪みの深さを２０ｎｍ〜１００ｎｍの範囲に設定すると好適である。
Ｇｅ光吸収層８の成長後、そのまま同一装置内で連続してｎ型Ｇｅ電極層９、及びｎ型ＳｉＧｅ保護膜１０を選択成長し、図１０Ｇ、図１１Ｇ、図１２Ｇの構造を得る。ｎ型Ｇｅ電極層９の成長条件は、成長圧力５〜８０Ｔｏｒｒ、成長温度５５０〜７００℃の範囲内で行った。ｎ型不純物を添加する為のドーピングガスとしては、水素またはヘリウムで希釈されたホスフィン（ＰＨ３）を用いた。上記条件下で成長を行うことにより、ｎ型不純物である燐（Ｐ）を１ｘ１０１９ｃｍ−３〜１ｘ１０２０ｃｍ−３の濃度範囲でｎ型Ｇｅ電極層９中にドーピングすることが出来た。尚、ｎ型不純物にはヒ素（Ａｓ）を用いても良い。この場合、ドーピングガスにはアルシン（ＡｓＨ３）を用いると良い。ｎ型Ｇｅ電極層９は上部表面がＳｉＯ２層７の庇の下部表面と一致するまで成長し、ＳＯＩ層４の溝を埋め込むようにする。この為、ｎ型Ｇｅ電極層９の膜厚は、Ｇｅ光吸収層８の表面上に形成した窪みの深さである、２０ｎｍ〜１００ｎｍに設定する。図１５にｎ型Ｇｅ電極層９を成膜した後の断面ＳＥＭ像を示す。上記溝はＧｅ光吸収層８とｎ型Ｇｅ電極層９によってほぼ平坦に埋め込まれることを確認した。発明者らは、上記成長条件を用い、且つ上記庇の水平方向の長さを溝深さの１０分の１倍以上且つ１倍以下とすることで、上記溝をＧｅ光吸収層８とｎ型Ｇｅ電極層９でほぼ平坦に埋め込むことが出来ることを確認した。ｎ型ＳｉＧｅ保護膜１０はＳｉＯ２層７で囲まれた開口部内に選択的に形成し、その表面高さはＳｉＯ２層７の上部表面と下部表面の間に位置するように調整した。ｎ型ＳｉＧｅ保護膜１０は、ｎ型Ｇｅ電極層９表面が酸化されて水溶性の酸化ゲルマニウム（ＧｅＯ２）になるのを防ぐ目的でｎ型Ｇｅ電極層９上に形成している。また、ｎ型Ｇｅはフェルミ・レベル・ピニング効果により金属とのコンタクト抵抗が一般的に高い為、ｎ型ＳｉＧｅ保護膜１０を用いることにより、金属との低コンタクト抵抗を実現する目的も有している。この為、上記ＳｉＧｅ保護膜のＧｅ組成は１０％〜２０％程度の低い値で調整することが望ましい。ｎ型ＳｉＧｅ保護膜１０の選択成長条件は、成長圧力５〜２０Ｔｏｒｒ、成長温度５５０〜７００℃の範囲内で行った。ｎ型ＳｉＧｅ保護膜１０の原料ガスにはＧｅＨ４とモノシラン（ＳｉＨ４）を用いたが、Ｓｉの原料ガスとして、ジシラン（Ｓｉ２Ｈ６）やジクロロシラン（ＳｉＨ２Ｃｌ２）を用いても良い。ドーピングガスには、水素またはヘリウムで希釈されたＰＨ３を用い、不純物濃度はｎ型Ｇｅ電極層９と同程度の１ｘ１０１９ｃｍ−３〜１ｘ１０２０ｃｍ−３の濃度範囲に設定した。尚、ドーピングガスはＡｓＨ３を用いてＡｓをドーピングしても良い。ｎ型ＳｉＧｅ保護膜の膜厚は、１０〜５０ｎｍの範囲に設定した。ここで、ｎ型ＳｉＧｅ保護膜１０の代わりにｎ型Ｓｉ保護膜を用いても、同様の効果を得ることが出来る。この場合、Ｓｉ保護膜の成長は、ＳｉＨ４にＨＣｌガスを添加して選択成長を実現するか、Ｓｉを全面に成長した後にＨＣｌガスにてＳｉＯ２層７上に堆積したｐｏｌｙ−Ｓｉ層のみをエッチング除去するか、良好な選択性を持つＳｉＨ２Ｃｌ２を原料ガスとして選択成長を行う、等の手法により行う。
上記埋め込み成長工程に続いては、高濃度ｐ型Ｓｉ領域５上にレジストを用いたパターニングを行い上記領域上のＳｉＯ２層７をドライエッチングまたはウェットエッチングによりエッチング除去してｐ型Ｓｉ領域５を露出させ、図１０Ｇ、図１１Ｇ、図１２Ｇの構造を得る。
最後にＴｉＮ層１１とＡｌ層１２の積層金属膜を堆積し、レジストを用いてパターニングを施した後にウェットエッチングまたはドライエッチングを行い、電極を形成して図１、図２、図３に示す受光素子構造を得る。
上述したＢｕｔｔ−ｊｏｉｎｔ型Ｇｅ受光素子の製造方法によれば、Ｇｅ光吸収層８とｎ型Ｇｅ電極層９とｎ型ＳｉＧｅ保護膜１０を同一装置内で連続して成長しており、且つ上記Ｇｅ光吸収層８とｎ型Ｇｅ電極層９がＳＯＩ層４に形成した溝を埋め込むように成長している為、従来のＢｕｔｔ−ｊｏｉｎｔ型Ｇｅ受光素子の製造工程に比べて、Ｇｅ表面の平坦化工程とイオン注入工程、さらにイオン注入領域と電極形成領域のパターニング工程を省略することが出来、製造工程の大幅な削減が可能となる。
また、ｎ型Ｇｅ電極層９とｎ型ＳｉＧｅ保護膜１０への不純物添加をエピタキシャル成長時に行っている為、イオン注入時に必要となる活性化アニールが不要となり、ｎ型Ｇｅ電極層９を薄くすることが出来る。この為、イオン注入を行った場合に比べてＧｅ光吸収層８内に占めるｎ型領域の割合を大きく低減出来る。図１６に、イオン注入を行った場合と、ｎ型Ｇｅ電極層９とｎ型ＳｉＧｅ保護膜１０への不純物添加をエピタキシャル成長時に行った場合のｎ型不純物であるＰの不純物分布を比較する。イオン注入を行った場合、イオン注入深さを可能な限り浅くしても、活性化アニールによって不純物の大きな拡がりが見えており、上記ｎ型領域をエピタキシャル成長により形成したｎ型Ｇｅ電極層９とｎ型ＳｉＧｅ保護膜１０に置き換えることで不純物拡がりを大きく低減出来ることが確認出来た。上述したように、本実施例によれば、Ｂｕｔｔ−Ｊｏｉｎｔ型の受光素子において、製造工程数の大幅な削減と素子の更なる小型化を同時に実現出来る。
本実施例では、光吸収層にＧｅを用いたが、Ｓｉとの混晶であるシリコン・ゲルマニウム（ＳｉＧｅ）を用いても良い。光吸収層にはＳｉを結晶に多少含ませることで、ＳＯＩ層４及びｎ型ＳｉＧｅ保護膜１０との格子不整合量を軽減することが出来、結晶欠陥密度低減の観点で多少有利となる。この場合、光吸収層のＧｅの組成比は受光素子に入射する光の波長によって決定する。波長１５５０ｎｍの光を利用する場合は、Ｇｅ組成を９０〜１００％に設計し、波長１３００ｎｍの光を利用する場合は、Ｇｅ組成を７０％〜９０％に設計すると長波長の光通信でも感度を保つことが出来、好適である。また、上述したように、ｎ型ＳｉＧｅ保護膜１０をｎ型Ｓｉ保護膜に置き換えても、本実施例と同様の効果をもたらす事が出来る。
また、本実施例では絶縁膜としてＳｉＯ２膜を用いたが、他の絶縁膜を使用しても良い。
さらに、本実施例では、受光素子下層をｐ型、上層をｎ型としたが、受光素子下層をｎ型、上層をｐ型としてもなんら問題はない。
本発明の第２の実施例に係る半導体装置について図１７〜図１９を用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。図１７はＢｕｔｔ−Ｊｏｉｎｔ型Ｇｅ受光素子において光の入射方向に垂直方向の断面を示す図である。本実施例は、ＳＯＩ層４のｐ型Ｓｉ電極層５の領域をエッチングし、当該領域のＳＯＩ層４の高さを、光が伝播する部分及びＧｅ光吸収層８を有する部分よりも低くすることを特徴としている。上記パターニングを施すことにより、光導波路から入射した光をＧｅ光吸収層８の領域により強く閉じ込めることが出来、ｐ型Ｓｉ電極層５の領域に光が拡がるのを抑制することが出来る。従って、受光効率を向上することが出来、Ｇｅ光吸収層８の領域を一層小型化することが可能で、低容量化に優位性を持つ。
本実施例における受光素子の製造方法を、実施例１との相違点に特化して以下に説明する。
図１８と図１９は、ＳＯＩ層４に上記パターニングを行った後の断面と平面を示す図である。図１８は光の入射方向に垂直方向の断面を示しており、図１９のＡＡ’線における断面図である。上記パターニングは、実施例１の図１０Ｂ、図１１Ｂ、図１２Ｂで示したＳｉ光導波路を規定するエッチング後に行い、ｐ型Ｓｉ電極を形成する領域を開口するようにパターニングを行う。レジストを用いたパターニングを行った後に、ドライエッチングまたはウェットエッチングによりＳＯＩ層４をエッチングする。ウェットエッチングを行う場合は、前述したようにアルカリ性水溶液をエッチング液としてエッチングを行う。エッチング後の当該領域のＳＯＩ層４の高さはＳｉ光導波路部に比べて約半分になるように調整する。その後、ｐ型不純物の高濃度イオン注入とｐ型不純物の低濃度イオン注入を行い、高濃度ｐ型Ｓｉ層５と低濃度ｐ型Ｓｉ層６を形成する。次いで、実施例１で示した手順に従いＳｉＯ２層７を堆積後に開口部を形成し、ウェットエッチングまたは気相エッチングを行ってＳＯＩ層４中に溝を形成する。その後、Ｇｅ光吸収層８、ｎ型Ｇｅ電極層９、ｎ型ＳｉＧｅ保護膜１０の選択成長を連続して行い、金属電極を形成して図１７に示す受光素子構造を得る。
Ｇｅ光吸収層８、ｎ型Ｇｅ電極層９、ｎ型ＳｉＧｅ保護膜１０の成長条件及びｎ型不純物のドーピング条件は実施例１と同一とする。
実施例１と同様、Ｇｅ光吸収層８はＳｉＧｅ層に変更可能であり、ＳｉＯ２層７を他の絶縁膜に置き換えても良く、またｐ型領域とｎ型領域を入れ替えても本実施例と同様の効果を得ることが出来る。
本発明の第３の実施例について以下説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。
本実施例では、Ｇｅ光吸収層８を形成する領域に、Ｓｉを選択的にエピタキシャル成長して光閉じ込め構造を形成するＢｕｔｔ−Ｊｏｉｎｔ型Ｇｅ受光素子を開示する。以下に、本実施例におけるＧｅ受光素子構造及びその製造方法を、実施例１との相違点に特化して説明する。
図２０と図２１は、本実施例におけるＧｅ受光素子の、それぞれ光の入射方向に対して垂直な方向と平行な方向の断面図である。本実施例では、ＳＯＩ層から成るＳｉ光導波路４上にＳｉ層４ａを選択成長し、上記Ｓｉ層４ａ中にＧｅ光吸収層８を埋め込むことでＢｕｔｔ−Ｊｏｉｎｔ型受光素子を形成している。Ｓｉ光導波路４から伝播した光は上記Ｓｉ選択成長層４ａに伝播中心が移り、Ｓｉ選択成長層４ａを伝播した光がＧｅ光吸収層８に高効率で入射する。Ｇｅ光吸収層８の厚さを自由に設計することが出来る為、Ｓｉ光導波路４の厚さが薄い場合でも受光効率の低減を抑制し、またｎ型電極とｐ型電極の距離が短縮することによる電気容量の増大を避けることが出来る。なお、符号１０７aはＳｉＯ２層である。
図２２Ａ〜図２２Ｂ、図２３Ａ〜図２３Ｂ、図２４Ａ〜図２４Ｂを用いて、本実施例における半導体装置の具体的な製造方法について、詳細に説明する。ここで、図２２Ａ〜図２２Ｂは光の入射方向に対して垂直な断面の構造であり、図２３Ａ〜図２３Ｂは光の入射方向に対して平行な方向の断面構造を示し、図２４Ａ〜図２４Ｂは平面図である。図２４Ａ〜図２４Ｂに示したＡＡ’線及びＢＢ’線で断面を見た図がそれぞれ図２２Ａ〜図２２Ｂ、図２３Ａ〜図２３Ｂに対応する。
図２２Ａ、図２３Ａ、図２４ＡはＳｉを選択成長する際にマスクとなるＳｉＯ２層７ａを堆積し、選択成長用の開口を形成した後の断面図と平面図である。上記ＳｉＯ２層７ａの堆積は、実施例１で示した受光素子の製造方法において、高濃度ｐ型Ｓｉ領域５と低濃度ｐ型Ｓｉ領域６を形成した後に行うこととする。ＳｉＯ２層７ａは熱ＣＶＤ、またはプラズマＣＶＤ法により堆積しても良いし、熱酸化法にて形成しても良い。ＳｉＯ２層７ａの膜厚は５０ｎｍ〜１００ｎｍの範囲に設定すると良い。Ｓｉの選択成長用の開口領域形成は、レジストを用いてパターニングを行った後、ドライエッチングまたはＨＦ水溶液を用いたウェットエッチングによってＳｉ光導波路４が露出するように開口する。ここで、開口部の形状は、図２４Ａに示すように、光の伝播方向に向かってテーパー状に拡がる形状を有すると良い。これは、後述するように、Ｓｉ光導波路４から伝播した光を少ない損失でＳｉ選択成長層に伝播させる際に有効となる。尚、図２４Ａに示したように、上記開口部のテーパー形状に合わせて下地となるＳｉ光導波路４もテーパー形状に加工すると良い。
次いで、上記開口部内にＳｉ層４ａを選択成長して図２２Ｂ、図２３Ｂ、図２４Ｂに示す構造を得る。Ｓｉ層４ａの成長は、成長圧力５〜２０Ｔｏｒｒ、成長温度６００〜８００℃の条件下で、ＣＶＤ装置にて行う。選択成長条件としては、ＳｉＨ４にＨＣｌガスを添加して選択成長を実現するか、Ｓｉを全面に成長した後にＨＣｌガスにてＳｉＯ２層７ａ上に堆積したｐｏｌｙ−Ｓｉ層のみをエッチング除去するか、良好な選択性を持つＳｉＨ２Ｃｌ２を原料ガスとして選択成長を行う、等の条件を用いる。選択成長したＳｉは、［１１０］方向では（１１１）面を含む側壁を持つが、光の伝播方向は、テーパー状に加工した開口部の形状の影響で（１１１）面より浅い角度を有するファセット面を持つ。角度が浅い程、光の伝播中心を低損失でＳｉ選択成長層４ａに移すことが出来る為、上記開口部のテーパー形状に起因する浅いファセット角は（１１１）面に比べて優位性を持つ。上記テーパー形状に起因する、基板に水平方向のＳｉ選択成長層４ａの幅の拡がりも、光を有効にＳｉ選択成長層４ａに閉じ込める際に重要となる。従って、光の伝播中心をＳｉ選択成長層４ａに低損失で移し、且つ基板に水平方向に光を有効に閉じ込める為に最適なテーパー形状を設計する。
上記Ｓｉ選択成長層４ａを形成した後、実施例１の図１０Ｄ〜図１０Ｈ、図１１Ｄ〜図１１Ｈ、図１２Ｄ〜図１２Ｈに示した製造方法を経て、図２０と図２１に示した受光素子構造を得る。尚、Ｓｉ選択成長層４ａに溝を形成する際は、溝の底面をＳＯＩ層４の表面と一致させるか、或いはＳＯＩ層４を一部掘り込むようにエッチング時間を調整する。ＳＯＩ層４を一部掘り込んで溝を形成した場合は、Ｇｅ光吸収層８の一部がＳｉ光導波路と同一高さに存在する為、高効率化に有利である。一方、溝の底面をＳＯＩ層４の表面と一致させた場合は、低濃度ｐ型Ｓｉ層６の膜厚を減らす必要がない為、抵抗の増大を抑制することが出来る。
尚、本実施例ではＳｉ選択成長層４ａを成膜する例を開示したが、上記選択成長層はＳｉＧｅ層であっても良い。この場合、Ｇｅの原料ガスにはＧｅＨ４を用い、その他成長条件はＳｉ選択成長層４ａと同等の条件を用いる。Ｇｅ組成は約１０〜２０％に設定する。上記選択成長層をＳｉＧｅ層とすることで、Ｓｉ導波路４から光が入射した際、ＳｉとＳｉＧｅの屈折率差により、光はより高効率でＳｉＧｅ選択成長層に伝播中心を移す事が可能である。また、Ｓｉ選択成長層４ａの成膜時にｐ型不純物であるＢを添加しても良い。上記Ｓｉ選択成長層４ａをｐ型とすることで、Ｇｅ光吸収層８で発生した正孔による電流がｐ型Ｓｉ領域５に流れる際の抵抗を低減することが可能になる。上記ｐ型Ｓｉ選択成長層４ａを形成する際は、上記選択成長層４ａで光が吸収されないよう、ｐ型不純物濃度は１ｘ１０１８ｃｍ−３〜１ｘ１０１９ｃｍ−３の範囲で設定する。
Ｇｅ光吸収層８、ｎ型Ｇｅ電極層９、ｎ型ＳｉＧｅ保護膜１０の成長条件及びｎ型不純物のドーピング条件は実施例１と同一とする。
また、実施例１と同様、Ｇｅ光吸収層８はＳｉＧｅ層に変更可能であり、ＳｉＯ２層７を他の絶縁膜に置き換えても良く、またｐ型領域とｎ型領域を入れ替えても本実施例と同様の効果を得ることが出来る。
本実施例では、Ｇｅ吸収層８を形成する開口パターンをＳｉＯ２層７に形成する際、実施例１と同様、矩形パターンを用いることとするが、図２４Ａに示したように光の伝播方向にテーパー形状を持たせても良い。この場合はＳｉ光導波路４を伝播した光がＳｉ層４ａに伝播中心を移す際に効率的に光をＧｅ光吸収層８に光を入射出来るという利点を持つ。
本発明に係る半導体装置の第４の実施例は、実施例１から実施例３に示したＢｕｔｔ−Ｊｏｉｎｔ型Ｇｅ受光素子において、ｎ型ＳｉＧｅ保護膜１０と金属層１１の接合をショットキー接合とした受光素子を示す。
本実施例では、実施例１から実施例３に示したＢｕｔｔ−Ｊｏｉｎｔ型Ｇｅ受光素子のｎ型Ｇｅ電極層９とｎ型ＳｉＧｅ保護膜１０のｎ型不純物濃度を低く設定することが出来る為、ｎ型Ｇｅ電極層９中の自由電子による光の吸収を抑制することが出来る。上記自由電子による光の吸収は電流には寄与しない為、受光効率の低下につながる。従って、本実施例ではｐｉｎ型受光素子に比べ、受光効率を向上することが可能である。本実施例において、ｎ型Ｇｅ電極層９とｎ型ＳｉＧｅ保護膜１０のｎ型不純物濃度は約１ｘ１０１８ｃｍ−３から１ｘ１０１９ｃｍ−３に設定した。ｎ型不純物はＰまたはＡｓとし、ドーピングガスはそれぞれ水素またはヘリウムで希釈されたＰＨ３またはＡｓＨ３を使用するものとする。
本実施例では、これまでの実施例で説明したＧｅ受光素子を、Ｓｉを用いた光導波路及び光変調器、また化合物半導体を用いたレーザと共にＳｉ基板上に集積し、更に各素子の電極にＬＳＩを接続して、ＬＳＩに搭載した回路により各光素子を駆動する、光・電子集積チップの例を説明する。
図２５に本実施例に係る半導体装置の概略図を示す。
ＳＯＩ基板２０１上に、実施例１〜実施例４に示したいずれかのＧｅ受光素子２０２と、Ｓｉからなる光変調器２０３が形成され、ＳＯＩ基板のＳｉ支持基板上には化合物半導体レーザ２０４が搭載されており、それぞれがＳＯＩ層からなる光導波路２０５で結合されている。上記光導波路２０５には光ファイバ２０６が結合しており、ＳＯＩ基板２０１外部との光信号の送受信が可能な構造を成している。また、上記ＳＯＩ基板２０１上には、ＬＳＩチップ２０８が搭載されている。上記ＬＳＩチップ２０８はＧｅ受光素子２０２と光変調器２０３、更に化合物半導体レーザ２０４上の金属電極２０７と接続されており、化合物半導体レーザ２０４と光変調器２０３を駆動するドライバ回路、及びＧｅ受光素子２０２の信号を受ける増幅回路等が組み込まれている。
本実施例は、成熟した微細化技術を有し、且つ汎用性に優れるＳｉのＬＳＩを光の送受信が可能なＳｉ基板に集積することで、大容量の情報通信を可能にする光通信機器の小型化及び低価格化を実現可能である。また、情報量の増加とともに増大する消費電力が問題となっている、サーバ等の大容量の情報機器のボード間通信等に適用することにより、大幅な低消費電力化が可能となる。
尚、図２５で示した実施例はあくまで概略図であり、図２５に示す素子間の結合、光ファイバとの結合等は、本実施例を適用するシステム等に応じて広範な自由度を以て適宜設計可能である。
以上、本願発明を詳細に説明したが、以下に主な発明の形態を列挙する。
本発明に関わる半導体装置は、半導体基板と、前記半導体基板上に形成され、第１の開口部を有する第１の絶縁膜と、前記第１の開口部直下の前記半導体基板内に形成された第１の溝と、前記第１の溝内の前記半導体基板上に形成され、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１の半導体層と、前記第１の溝内の前記第１の半導体層上に形成され、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１導電型の第２の半導体層と、前記第１の開口領域内の前記第２の半導体層上に形成され、前記半導体基板の主成分を成す元素と同一元素をその一部に含み、禁制帯幅が前記第１の半導体層及び前記第２の半導体層よりも大きい第１導電側の第３の半導体層と、前記第１の開口領域内の前記第３の半導体層上に形成された金属層から成り、前記第１の溝上部の開口領域は前記第１の開口部を取り囲むように形成され、前記第１の溝上部では前記第１の絶縁膜からなる庇が形成され、前記第１の溝は（１１１）面を含む前記半導体基板の側壁を有していて、前記第１の半導体層は、前記第１の溝底部に露出した前記半導体基板の（１００）面と、（１１１）面を含む前記半導体基板の側壁と、前記第１の絶縁膜から成る庇の下部表面と、前記第２の半導体層と接しており、前記第２の半導体層は、前記第１の半導体層と前記第１の絶縁膜から成る庇の下部表面と、前記第３の半導体層と接しており、前記第１の半導体層と前記第２の半導体層の界面は、前記第１の半導体層と前記第１の絶縁膜の界面よりも下部に位置し、前記第３の半導体層と前記金属層の界面は前記第１の絶縁膜の下部表面と前記第１の絶縁膜の上部表面の間に位置し、前記第２の半導体層は前記半導体基板から空間的に分離していることを特徴とすると良い。
さらに、前記第１の絶縁膜から成る庇の水平方向の長さは、前記第１の溝の深さに対して１０分の１倍以上且つ１倍以下であると尚良い。
前記第２の半導体層と前記第３の半導体層中の不純物濃度は、深さ方向に対してほぼ一定であるとより好適である。
また、前記第１の半導体層が受光機能を有すると良い。
さらに、前記半導体基板は、前記第１の溝底部の界面において第１導電型を示し、前記半導体装置がダイオードとしての機能を有することを特徴とすると尚良い。
前記半導体基板は、半導体支持基板と、前記半導体支持基板を覆う絶縁膜と、該絶縁膜上に位置し、導波路状にパターニングされた第１の光導波路から成ると一層好適である。
また、前記半導体基板は、前記第１の光導波路上に、前記第１の光導波路を覆い、前記第１の光導波路の一部表面を露出する開口を有する絶縁膜と、露出した前記第１の光導波路上に前記半導体支持基板を構成する元素をその一部に含む第２の光導波路を有していても良い。
前記第３の半導体層と前記金属層はオーミック接合界面を有すると良い。
前記第３の半導体層と前記金属層はショットキー接合界面を有しても好適である。
また、前記半導体支持基板と前記第１の光導波路はシリコンから成り、前記第２の光導波路と前記第３の半導体層はシリコンまたはシリコン・ゲルマニウムから成り、前記半導体犠牲層と前記第１の半導体層と前記第２の半導体層はゲルマニウムまたはシリコン・ゲルマニウムとし、前記第１の半導体層と前記第２の半導体層のゲルマニウム組成が、共に前記第２の光導波路と前記第３の半導体層のいずれのゲルマニウム組成よりも大きいことを特徴とすると良い。
本発明に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に前記半導体基板が露出した第１の開口部を有する工程と、前記第１の開口部直下の前記半導体基板内に第１の溝を形成する工程と、前記第１の溝内の前記半導体基板上に、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１の半導体層を形成する工程と、前記第１の溝内の前記第１の半導体層上に、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１導電型の第２の半導体層を形成する工程と、前記第１の開口領域内の前記第２の半導体層上に、前記半導体基板の主成分を成す元素と同一元素をその一部に含み、禁制帯幅が前記第１の半導体層及び前記第２の半導体層よりも大きい第１導電側の第３の半導体層を形成する工程と、前記第１の開口領域内の前記第３の半導体層上に金属層を形成する工程から成り、前記第１の溝の形成時は溝上部の開口領域が前記第１の開口部よりも広くなるよう、水平方向にも前記半導体基板のエッチングを施すことで前記第１の溝上部に前記第１の絶縁膜からなる庇を形成し、前記第１の溝は（１１１）面を含む前記半導体基板の側壁を有するように溝形成条件を調整し、前記第１の半導体層が、前記第１の溝底部に露出した前記半導体基板の（１００）面と、（１１１）面を含む前記半導体基板の側壁と、前記第１の絶縁膜から成る庇の下部表面と接し、前記第１の半導体層と前記第２の半導体層の界面は、前記第１の半導体層と前記第１の絶縁膜の界面よりも下部に位置するように前記第１の半導体層の形成条件を調整し、前記第２の半導体層が、前記第１の半導体層と前記第１の絶縁膜から成る庇の下部表面と接するように前記第２の半導体層の形成条件を調整し、前記第３の半導体層と前記金属層の界面が前記第１の絶縁膜の下部表面と前記第１の絶縁膜の上部表面の間に位置するように前記第３の半導体層の形成条件を調整すると良い。
さらに、前記第１の絶縁膜から成る庇の水平方向の長さが、前記第１の溝の深さに対して１０分の１倍以上且つ１倍以下となるように前記第１の溝の形成条件を調整すると良い。
前記第２の半導体層と前記第３の半導体層の形成は、不純物を添加したエピタキシャル成長により行い、前記第２の半導体層と前記第３の半導体層中の不純物濃度を、深さ方向に対してほぼ一定とするとより好適である。
前記半導体基板には、半導体支持基板と、前記半導体支持基板を覆う絶縁膜と、前記絶縁膜上に形成された単結晶半導体層を有する基板を用い、該絶縁膜上の半導体層を、導波路状にパターニングして第１の光導波路を形成すると望ましい。
また、前記第１の光導波路上に、前記第１の光導波路を覆い、前記第１の光導波路の一部表面を露出する開口を有する絶縁膜を形成し、露出した前記第１の光導波路上に前記半導体支持基板を構成する元素をその一部に含む第２の光導波路を形成しても良い。
前記第３の半導体層と前記金属層の接合界面がオーミック接合となるように前記第３の半導体層中の不純物濃度を調整すると良い。
また、前記第３の半導体層と前記金属層の接合界面がショットキー接合となるように前記第３の半導体層中の不純物濃度を調整しても良い。
前記半導体支持基板と前記第１の光導波路がシリコンから成る基板を用い、前記第２の光導波路と前記第３の半導体層をシリコンまたはシリコン・ゲルマニウムとし、前記半導体犠牲層と前記第１の半導体層と前記第２の半導体層をゲルマニウムまたはシリコン・ゲルマニウムとし、前記第１の半導体層と前記第２の半導体層のゲルマニウム組成が、共に前記第２の光導波路と前記第３の半導体層のいずれのゲルマニウム組成よりも大きくするとより好適である。
本発明に係る半導体装置によれば、開口部を有するＳｉＯ２層が堆積されたＳｉ基板が上記開口部直下に溝を形成しており、上記溝をＧｅ光吸収層とｎ型Ｇｅ電極層が埋め込んでおり、更に上記ＳｉＯ２層で囲まれた上記開口部内には上記ｎ型Ｇｅ電極層上に形成されたｎ型ＳｉＧｅ保護膜が存在していて、上記開口部内で金属層との接合を形成した構造を有している。Ｇｅ光吸収層とｎ型Ｇｅ電極層、更にｎ型ＳｉＧｅ保護膜と金属層がいずれも上記開口領域に自己整合して形成しており、Ｂｕｔｔ−Ｊｏｉｎｔ型Ｇｅ受光素子構造において一層の小型化・高速化が可能になる。上記溝上部に上記ＳｉＯ２層からなる庇を形成することで、上記溝をＧｅ光吸収層とｎ型Ｇｅ電極層を平坦に埋め込むことを可能にしている為、上記Ｇｅ光吸収層とｎ型Ｇｅ電極層とｎ型ＳｉＧｅ保護膜を連続して形成することが出来、従来のＢｕｔｔ−Ｊｏｉｎｔ型Ｇｅ受光素子に比べてＧｅ表面の平坦化工程とイオン注入工程、さらにイオン注入領域と電極形成領域のパターニング工程を省略することが出来、製造工程の大幅な削減が可能となる。また、ｎ型Ｇｅ電極層によってｎ型ＳｉＧｅ保護膜とＧｅ光吸収層を分離することで暗電流を低減し、更にｎ型Ｇｅ電極層をエピタキシャル成長により形成することで上記ｎ型Ｇｅ電極層を薄膜化することが出来、受光効率を高めることが出来る。
従って、工程数が削減され、素子の小型化・高速化を可能にし、且つ良好な受光特性を有する半導体装置の及び半導体装置の製造方法を提供することが出来る。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１…シリコン基板、２…二酸化シリコン層、３…二酸化シリコン層、４…単結晶シリコン層（ＳＯＩ層、光導波路）、４ａ…単結晶シリコン層（選択成長層）、５…高不純物濃度ｐ型単結晶シリコン領域（電極層）、６…低不純物濃度ｐ型単結晶シリコン領域、７…二酸化シリコン層、７ａ…二酸化シリコン層、８…単結晶ゲルマニウム層（光吸収層）、９…ｎ型単結晶ゲルマニウム電極層層、１０…ｎ型単結晶シリコン・ゲルマニウム層（保護膜）、１１…窒化チタン層（金属層）、１２…アルミニウム層、１０１…シリコン基板、１０２…二酸化シリコン層、１０３…単結晶シリコン層、１０４…単結晶ゲルマニウム層、１０５…ｎ型単結晶ゲルマニウム層、１０６…ｐ型単結晶シリコン領域、１０７…二酸化シリコン層、１０８…金属電極、１１１…シリコン基板、１１２…二酸化シリコン層、１１３…単結晶シリコン層、１１４…単結晶ゲルマニウム層、１１５…二酸化シリコン層、１１６…ｐ型単結晶ゲルマニウム領域、１１７…ｎ型単結晶ゲルマニウム領域、１１８…金属電極、１２１…シリコン基板（導波路）、１２２…ｐ型単結晶シリコン領域、１２３…単結晶シリコン層、１２４…単結晶シリコン・ゲルマニウム層、１２５…単結晶ゲルマニウム層、１２５ａ…ｎ型単結晶ゲルマニウム層、１２６…ｎ型単結晶シリコン層、１２７…二酸化シリコン層、１２８…二酸化シリコン層、１２９…ｎ型多結晶シリコン層、１３０…金属電極、１３１…シリコン基板、１３２…二酸化シリコン層、１３３…単結晶ゲルマニウム層、２０１…ＳＯＩ(Silicon on Insulator)基板、２０２…ゲルマニウム受光素子、２０３…シリコン光変調器、２０４…化合物半導体レーザ、２０５…シリコン光導波路、２０６…光ファイバ、２０７…金属電極、２０８…ＬＳＩチップ。

Claims (15)

  1. 半導体基板と、
    前記半導体基板上に形成され、第１の開口部を有する第１の絶縁膜と、
    前記第１の開口部直下の前記半導体基板内に形成された第１の溝と、
    前記第１の溝内の前記半導体基板上に形成され、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１の半導体層と、
    前記第１の溝内の前記第１の半導体層上に形成され、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１導電型の第２の半導体層と、
    前記第１の開口部内の前記第２の半導体層上に形成され、前記半導体基板の主成分を成す元素と同一元素をその一部に含み、禁制帯幅が前記第１の半導体層及び前記第２の半導体層よりも大きい第１導電側の第３の半導体層と、
    前記第１の開口部内の前記第３の半導体層上に形成された金属層とを備え、
    前記第１の溝の上部の開口領域は前記第１の開口部を取り囲むように形成され、前記第１の溝の上部では前記第１の絶縁膜からなる庇が形成され、前記第１の溝の側壁は前記半導体基板の（１１１）面を含み、前記第１の溝の底部は前記半導体基板の（１００）面を含み、
    前記第１の半導体層は、前記第１の溝底部を構成する前記半導体基板の（１００）面と、前記第１の溝側壁を構成する半導体基板の（１１１）面と、前記第１の絶縁膜から成る庇の下部表面と、前記第２の半導体層とに接しており、
    前記第２の半導体層は、前記第１の半導体層と、前記第１の絶縁膜から成る庇の下部表面と、前記第３の半導体層とに接しており、
    前記第１の半導体層と前記第２の半導体層の界面は、前記第１の半導体層と前記第１の絶縁膜との界面よりも下部に位置し、
    前記第３の半導体層と前記金属層の界面は、前記第１の絶縁膜の下部表面と前記第１の絶縁膜の上部表面の間に位置し、
    前記第２の半導体層は前記半導体基板から空間的に分離していることを特徴とする半導体装置。
  2. 前記第１の絶縁膜から成る庇の水平方向の長さは、前記第１の溝の深さに対して１０分の１倍以上且つ１倍以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の半導体層と前記第３の半導体層中の不純物濃度は、深さ方向に対してほぼ一定であることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第１の半導体層が受光機能を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記半導体基板は、前記第１の溝底部の界面において第１導電型を示し、前記半導体装置がダイオードとしての機能を有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記半導体基板は、半導体支持基板と、前記半導体支持基板を覆うように形成された絶縁膜と、該絶縁膜上に位置し、導波路状にパターニングされた第１の光導波路とを備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記半導体基板は、前記第１の光導波路上に、前記第１の光導波路を覆い、前記第１の光導波路の一部表面が露出するような開口を有する絶縁膜と、前記開口内部の前記第１の光導波路上に前記半導体支持基板を構成する元素をその一部に含む第２の光導波路を有していることを特徴とする請求項６に記載の半導体装置。
  8. 前記第３の半導体層と前記金属層はオーミック接合界面を有することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記第３の半導体層と前記金属層はショットキー接合界面を有することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  10. 前記半導体支持基板と前記第１の光導波路はシリコンで構成され、
    前記第２の光導波路と前記第３の半導体層はシリコンまたはシリコン・ゲルマニウムで構成され、
    前記第１の半導体層と前記第２の半導体層はゲルマニウムまたはシリコン・ゲルマニウムで構成され、
    前記第１の半導体層と前記第２の半導体層のゲルマニウム組成が、共に前記第２の光導波路と前記第３の半導体層のいずれのゲルマニウム組成よりも大きいことを特徴とする請求項６に記載の半導体装置。
  11. 半導体基板上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜に前記半導体基板が露出した第１の開口部を有する工程と、
    前記第１の開口部直下の前記半導体基板内に第１の溝を形成する工程と、
    前記第１の溝内の前記半導体基板上に、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１の半導体層を形成する工程と、
    前記第１の溝内の前記第１の半導体層上に、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含み、禁制帯幅が前記半導体基板よりも小さい第１導電型の第２の半導体層を形成する工程と、
    前記第１の開口部内の前記第２の半導体層上に、前記半導体基板の主成分を成す元素と同一元素をその一部に含み、禁制帯幅が前記第１の半導体層及び前記第２の半導体層よりも大きい第１導電側の第３の半導体層を形成する工程と、
    前記第１の開口部内の前記第３の半導体層上に金属層を形成する工程とを有し、
    前記第１の溝を形成する工程は、前記第１の溝上部の開口領域が前記第１の開口部よりも広くなるよう、水平方向にも前記半導体基板のエッチングを施すことで前記第１の溝上部に前記第１の絶縁膜の庇を形成すると共に、前記第１の溝の底部が前記半導体基板の（１００）面を有し、前記第１の溝の側壁が前記半導体基板の（１１１）面を有するように溝形成条件を調整する工程を含み、
    前記第１の半導体層を形成する工程は、前記第１の半導体層が、前記第１の溝底部を構成する前記半導体基板の（１００）面と、前記第１の溝側壁を構成する前記半導体基板の（１１１）面と、前記第１の絶縁膜から成る庇の下部表面とに接すると共に、前記第１の半導体層と前記第２の半導体層の界面が、前記第１の半導体層と前記第１の絶縁膜の界面よりも下部に位置するように前記第１の半導体層の形成条件を調整する工程を含み、
    前記第２の半導体層を形成する工程は、前記第２の半導体層が前記第１の半導体層と、前記第１の絶縁膜の庇の下部表面とに接するように前記第２の半導体層の形成条件を調整する工程を含み、
    前記第３の半導体層を形成する工程は、前記第３の半導体層と前記金属層の界面が前記第１の絶縁膜の下部表面と前記第１の絶縁膜の上部表面との間に位置するように前記第３の半導体層の形成条件を調整する工程を含むことを特徴とする半導体装置の製造方法。
  12. 前記庇の水平方向の長さは、前記第１の溝の深さに対して１０分の１倍以上且つ１倍以下であることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記第２の半導体層と前記第３の半導体層の形成は、不純物を添加したエピタキシャル成長により行い、前記第２の半導体層と前記第３の半導体層中の不純物濃度を、深さ方向に対してほぼ一定とすることを特徴とする請求項１１または請求項１２に記載の半導体装置の製造方法。
  14. 前記半導体基板には、半導体支持基板と、前記半導体支持基板を覆う絶縁膜と、前記絶縁膜上に形成された単結晶半導体層を有する基板を用い、該絶縁膜上の半導体層を、導波路状にパターニングして第１の光導波路を形成することを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置の製造方法。
  15. 前記半導体支持基板と前記第１の光導波路がシリコンから成る基板を用い、
    前記第２の光導波路と前記第３の半導体層をシリコンまたはシリコン・ゲルマニウムとし、
    前記第１の半導体層と前記第２の半導体層をゲルマニウムまたはシリコン・ゲルマニウムとし、
    前記第１の半導体層と前記第２の半導体層のゲルマニウム組成が、共に前記第２の光導波路と前記第３の半導体層のいずれのゲルマニウム組成よりも大きくすることを特徴とする請求項１４に記載の半導体装置の製造方法。
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