JP2014183194A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】Butt−Joint型の受光素子または発光素子、或いは歪みＳｉ−ＭＯＳＦＥＴに代表される、Ｓｉ中にＧｅまたはＳｉＧｅが埋め込まれた光デバイス及び電子デバイスにおいて、製造工程数の増加や熱負荷の増大といった課題がある。
【解決手段】半導体装置の製造方法は、（ａ）半導体基板上に、第１の絶縁膜を形成し、第１の絶縁膜に第１の開口部を形成する工程と、（ｂ）半導体基板の主成分を成す元素とは異なる元素をその一部に含む半導体犠牲層を第１の開口部内に選択的にエピタキシャル成長する工程と、（ｃ）半導体犠牲層と半導体犠牲層直下の半導体基板の一部をエッチングガスによる気相エッチングにて除去し、第１の開口部に第１の絶縁膜からなる庇を有する第１の溝を形成する工程を有し、工程（ｂ）および工程（ｃ）が同一装置内で連続して行われる。
【選択図】図１Ｅ

Description

本開示は、半導体装置の製造法に関し、例えば、ゲルマニウムを用いた光素子または電子デバイスに適用可能である。

現代の情報化社会の根幹を成すインターネットのブロード・バンド・ネットワークには、データ通信速度の一層の高速化に加え、低消費電力化や通信機器の小型化が求められている。上記要求を満たす為には、通信システムを構成するＬＳＩにおいて、高速性能向上、低消費電力化、小型化を達成する必要がある。シリコン（Ｓｉ）を主材料とするＬＳＩでは、これまでトランジスタ等の素子を小型化することで高速化、高性能化が実現されてきた。しかしながら、素子の小型化が進み、集積規模が膨大になるにつれ、素子間を繋ぐ金属配線の発熱や消費電力の増大が問題となりつつあり、上記課題を解決する技術革新が強く求められている。上記課題を解決する為の技術として、ＬＳＩチップ内またはチップ間の信号伝送を電気から光に置き換える光インターコネクト技術、或いはトランジスタ等の各素子の高速化を実現することで素子の小型化や高集積化の限界を打破する超高速トランジスタ技術が着目されている。

光インターコネクト技術では、シリコンチップ上に受光素子、発光素子、光変調器、光導波路等のデバイスを集積させる研究が近年盛んになっている。信号伝送を光によって行うことで、金属配線抵抗に起因する発熱や信号遅延の問題が解消されるというポテンシャルを有している。また、集積回路と光デバイスを１チップ上に集積することが出来、ＬＳＩの高機能化・高付加価値化もたらすことも期待される。Ｓｉ上に受光素子を混載する方法として、化合物半導体のＳｉ基板上への貼り付け技術またはＳｉ基板上への化合物半導体結晶成長方法が考えられるが、いずれも化合物半導体とＳｉの間に存在する熱膨張係数と格子定数の大きな差、また化合物半導体の持つ電気的極性が化合物半導体の結晶性を劣化させるため、技術的バリアは高い。ＳｉまたはＳｉ系ＩＶ族半導体が受光機能及び発光機能を持てばプロセスバリアは格段に下がり、光デバイス／電子デバイスの融合を容易に行うことが可能である。

しかし、Ｓｉは受光特性、発光特性共に化合物半導体に比べて著しく悪い。受光特性で見ると、Ｓｉの禁制帯幅は室温で約１．１ｅＶであり、１１００ｎｍ以上の波長の光を殆ど吸収しない。８５０ｎｍの光においても吸収率は悪く、吸収される光の量が１／ｅに減衰するまでの距離で定義される吸収長は２０μｍより大きくなり、実用デバイスとしての使用が困難である。また、Ｓｉは間接遷移型半導体である為、化合物半導体に比べて発光効率は極めて低い。

このような材料的な不利を解決する手段として、Ｓｉと同じＩＶ族半導体のゲルマニウム（Ｇｅ）の利用が考えられる。Ｇｅは禁制帯幅が室温で約０．６ｅＶと小さく、８００ｎｍ〜１６００ｎｍの波長範囲に対して吸収長が２μｍ以下であり、実用的な受光素子が形成可能である。また、ＧｅはＳｉ同様間接遷移型半導体であるものの、伝導体の底であるＬ点と直接遷移のエネルギーであるΓ点のエネルギー差が０．１３６ｅＶと小さい為、高密度のキャリア注入により容易にΓ点に電子を導入することが出来、電子と正孔が直接遷移型の再結合を行うことが出来る。更に、ＧｅはＳｉと同じＩＶ族半導体であることから、Ｓｉプロセスとの整合性も良い。従って、Ｇｅにより作製した受光素子または発光素子をＳｉ基板上に作製出来れば、光デバイス／電子デバイスの融合を妨げる物性上／プロセス上の技術バリアを克服することが可能となる。

Ｇｅを用いた受光素子の例は、非特許文献１に開示されている。図２は、非特許文献１に基づいて本願発明者らが作成したもの（背景技術１）ではあるが、非特許文献１に開示された図面そのものではない。図２に、背景技術１によるＳｉ基板上へのＧｅ受光素子の光入射方向に対して垂直方向の構造例を示す。図２はＰＩＮ型受光器構造となっており、Ｓｉ４０１上に埋め込み二酸化シリコン（ＳｉＯ_２）層４０２とＳｉ膜４０３を有するＳＯＩ（Silicon on Insulator）基板上に、高抵抗のＧｅ膜４０４が形成されており、ｐ型Ｓｉ層４０６とｎ型Ｇｅ層４０５が金属電極４０８に接続された構造を有している。ＳＯＩ層４０３はＳｉの光導波路と接続されており、上記光導波路を通して入射された光はＧｅ層４０４に入射して吸収される。Ｇｅ層４０４は光導波路と接続されたＳＯＩ層４０３の上部に存在するが、ＧｅとＳｉの光屈折率差により、光はＧｅ層４０４に入射される。本構造を所謂エバネッセント結合型受光素子という。Ｇｅ層４０４に入射された光はＧｅ層４０４にて吸収されて電子と正孔が生じ、ｐ型Ｓｉ層４０６にマイナス、ｎ型Ｇｅ層４０５にプラスの電極を印加すると上記電子と正孔が加速されてそれぞれｎ型Ｇｅ層４０５とｐ型Ｓｉ層４０６に吸収され、光電流が流れる。上記電圧印加はｐｉｎダイオードにとって逆バイアスである為、光が入射されていない場合に流れる電流が極めて小さく、光信号のｏｎ／ｏｆｆによりそれに追随した電流への信号変換が成される。

Ｇｅを用いた発光素子の例が非特許文献２に開示されている。図３は、非特許文献２に基づいて本願発明者らが作成したもの（背景技術２）ではあるが、非特許文献２に開示された図面そのものではない。図３に背景技術２におけるＧｅ発光素子の断面図を示す。ＳｉＯ_２層５０２で囲まれたｐ型Ｓｉ基板５０１上にｎ型Ｇｅ発光層５０３が形成され、ｎ型Ｇｅ発光層５０３とＳｉＯ_２層５０２上には高濃度ｎ型多結晶Ｓｉ層５０４が形成されてｎ型電極を成し、高濃度ｎ型多結晶Ｓｉ層５０４上に金属層５０５，５０６が形成された構造を有している。ｐ型Ｓｉ基板５０１と高濃度ｎ型多結晶Ｓｉ層５０４に順方向の電圧を印加することでｎ型Ｇｅ発光層５０３中に電子と正孔が注入され、再結合することで発光する機構を有している。Ｇｅは間接遷移型半導体であるが、ｎ型とすることで、伝導体のＬ点を介してΓ点に電子が注入されるため、直接遷移性の発光効率を増大させている。

Ｓｉ基板上に光素子を集積する技術においては、ＬＳＩの高集積性を活かすことが求められるため、各光素子の小型化も重要な開発要素となる。このような素子の小型化を可能にするバット・ジョイント(Butt−Joint)型の受光素子が、非特許文献３に開示されている。図４Ａおよび図４Ｂは、非特許文献３に基づいて本願発明者らが作成したもの（背景技術３）ではあるが、非特許文献３に開示された図面そのものではない。図４Ａと図４Ｂに背景技術３のそれぞれ光入射方向と光入射方向に垂直方向の受光素子断面構造を示す。背景技術３は、Ｓｉ光導波路６０３が掘り込まれた領域に高抵抗Ｇｅ光吸収層６０４が形成され、Ｓｉ光導波路６０３と高抵抗Ｇｅ光吸収層６０４が端面結合した構造を有している。この為、Ｓｉ光導波路６０３から入射した光は進路を変えることなく高抵抗Ｇｅ光吸収層６０４に直接入射される。従って、エバネッセント結合型受光素子に比べて受光効率が高く、素子の小型化が可能になる。背景技術３では高抵抗Ｇｅ光吸収層６０４の水平方向の幅を縮小し、Ｓｉ光導波路６０３と同一幅としている。背景技術３はｐ型Ｇｅ層６０６と、高抵抗Ｇｅ光吸収層６０４と、ｎ型Ｇｅ層６０７がシリコン基板６０１に対して水平方向に配列した横型ｐｉｎ（lateral−pin）構造を有している為、ｐ型Ｇｅ層６０６とｎ型Ｇｅ層６０７の距離を短縮して高速特性の向上を可能にしている。

Butt−Joint型受光素子の他の例が、特許文献１に開示されている。図５は、特許文献１に基づいて本願発明者らが作成したもの（背景技術４）ではあるが、特許文献１に開示された図面そのものではない。図５に背景技術４の光入射方向の受光素子断面構造を示す。背景技術４は、Ｓｉ層７０３とシリコン・ゲルマニウム（ＳｉＧｅ）バッファ層７０４とＧｅ光吸収層７０５がＳｉ導波路７０１中に埋め込まれた構造を有しており、受光層の下部と上部にそれぞれｐ型Ｓｉ層７０２とｎ型Ｓｉ層７０６を配置した縦型ｐｉｎ構造となっている。背景技術４も受光効率が高いという利点を活かし、受光断面積を小さく出来ることを特徴としている。受光断面積を縮小する為、Ｇｅ光吸収層７０５の幅をＳｉ導波路７０１に合わせて短縮するとｐｉｎダイオードの容量を小さくすることが出来、低電圧での高周波特性が向上する。

超高速トランジスタ技術としては、Ｇｅを用いてＳｉの物性を変化させ、高速性を向上させる歪Ｓｉトランジスタ技術が非特許文献４に開示されている。図６は、非特許文献４に基づいて本願発明者らが作成したもの（背景技術５）ではあるが、非特許文献４に開示された図面そのものではない。図６に示した背景技術５は、金属酸化膜半導体電圧効果型トランジスタ（Metal−Oxide−Semiconductor Field−Effect−Transistor :ＭＯＳＦＥＴ）において、ソース領域とドレイン領域にそれぞれＳｉＧｅ層８０８、８０９を埋め込み、ゲート酸化膜８０４直下のＳｉチャネル領域８０３に圧縮性の応力をかけることを特徴とするトランジスタである。上記圧縮応力により、Ｓｉチャネル領域８０３における正孔の移動度が向上し、この為、トランジスタの高速化が実現される。

背景技術４のＧｅを用いた受光素子及び背景技術５のＧｅを用いたトランジスタは、Ｓｉ基板中にＧｅまたはＳｉＧｅを埋め込むことを特徴としている。Ｓｉ基板中への溝の形成方法は、例えば非特許文献５に開示されている。Ｓｉ上にＳｉＯ_２層を堆積し、ＳｉＯ_２層を一部開口し、Ｓｉ表面を露出させた後にアルカリ性の水溶液を用いてＳｉをウェットエッチングし、Ｓｉ中に溝を形成する手法が開示されている。アルカリ性水溶液の例として、アンモニア水溶液（ＮＨ_４ＯＨ）、水酸化カリウム水溶液（ＫＯＨ）、ヒドラジン一水和物水溶液（Ｈ_２ＮＮＨ_２・Ｈ_２Ｏ）、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ：（ＣＨ_３）_４ＮＯＨ）が挙げられている。非特許文献５ではＴＭＡＨ水溶液を用いてＳｉのエッチングを行い、（１１１）面から成る側壁と（１００）面から成る底面を有する溝の形成を行っており、エッチングダメージの無い、平坦なＳｉ面を得た結果が開示されている。

非特許文献６には、塩化水素（ＨＣＬ）ガスを用いた気相エッチングによりＳｉをエッチングする方法が開示されている。Ｓｉ上にＳｉＯ_２層を堆積し、ＳｉＯ_２層を一部開口し、Ｓｉ表面を露出させた後に化学気相成長（Chemical Vapor Deposition：ＣＶＤ）装置内にて約９００℃の温度でＨＣＬガスを流入することで、ＳｉをＳｉＯ_２層に対して選択的にエッチング除去することが出来る結果が開示されている。

Ｓｉ基板に形成した溝中に、Ｇｅ光吸収層を選択成長させて埋め込む手法は、例えば非特許文献３に開示されている。非特許文献３では、上部表面にＳｉＯ_２層を有し、ＳｉＯ_２の開口部内に溝を有するＳｉ光導波路に、ＣＶＤ法によりＧｅをＳｉＯ_２に対して選択成長する受光素子の製造方法例が開示されている。Ｇｅ光吸収層の膜厚の最も薄い部分が溝の深さよりも厚くなるまでＧｅを成膜し、その後化学機械研磨（Chemical Mechanical Poloshing：ＣＭＰ）によりＧｅ光吸収層の表面を平坦化してＧｅ光吸収層をＳｉ光導波路の溝中に埋め込む手法が開示されている。

トランジスタのソース・ドレイン領域にＧｅまたはＳｉＧｅを埋め込む手法は、例えば非特許文献４に開示されている。図７Ａおよび図７Ｂは、非特許文献４に基づいて本願発明者らが作成したもの（背景技術５）ではあるが、非特許文献４に開示された図面そのものではない。図７Ａ〜図７Ｂに、背景技術５におけるＧｅまたはＳｉＧｅの埋め込み工程を示す。ＳｉＯ_２ゲート酸化膜８０４及び絶縁膜側壁８０６で覆われた多結晶Ｓｉゲート８０５が形成されたＳＯＩ基板において、露出したＳＯＩ層８０３表面上にＳｉＧｅ層８０８ａ，８０９ａを選択的にエピタキシャル成長し、図７Ａに示す構造を得る。次いで、９５０℃程度の温度にてＳｉＧｅ層８０８ａ，８０９ａの表面を酸化する。上記酸化により、ＳｉＧｅ層８０８ａ，８０９ａ中のＳｉが選択的に酸化され、Ｇｅ原子はＳｉ原子と置換してＳＯＩ層８０３の内部に入り込み、ＳｉＧｅ層８０８ａ，８０９ａよりも高いＧｅ組成を有するＳｉＧｅ層８０８ｂ，８０９ｂがＳＯＩ層８０３中に形成され、最後にＳｉＧｅ表面上に形成したＳｉＯ_２層を除去して図７Ｂに示す構造を得る。上記手法は酸化濃縮法という酸化工程におけるＳｉとＧｅの振る舞いの違いを用いた技術であり、Ｓｉ中に溝を形成する為のエッチングを行うことなく埋め込みＳｉＧｅ層を形成することが出来るという利点を有している。

国際公開２００９／１１０６３２号 特開２００１−１８９５２３号公報

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しかしながら、非特許文献３のＳｉ中にＧｅ層を埋め込む技術を用いて作製したButt−Joint型のＧｅ受光素子および非特許文献４のＳｉ中にＳｉＧｅ層を埋め込んだ歪Ｓｉ−ＭＯＳＦＥＴには、下記に示す課題がある。

溝を形成した半導体層上に、異種材料を含む半導体層を選択成長させる際の問題点が特許文献２に開示されている。Ｓｉ溝中へのＧｅの選択成長に関しても、非特許文献３に特許文献２と同様の現象が開示されている。非特許文献３に開示された結果に基づき、上部表面にＳｉＯ_２層を有し、上記ＳｉＯ_２層の開口部内に溝を有するＳｉ基板にＧｅを選択成長した場合に想定される断面図を図８に示す。図８は、非特許文献３に基づいて本願発明者らが作成したものではあるが、非特許文献３に開示された図面そのものではない。Ｓｉ基板９０１の溝内に選択成長したＧｅ層９０３は、開口部端において側壁(ファセット)を形成しながら成長し、溝の周辺部で凸形状を有する。この為、溝の周辺部と中心部で膜厚差が発生し、表面を平坦化する処理が必要となる。特許文献１には表面平坦化処理を行う記載が無いが、ＳｉＯ_２層９０２とＳｉ基板９０１の側壁との位置関係等を規定しない限り同様の現象が起こり得ると考えられる。従って、従来のButt−Joint型のＧｅ受光素子の製造方法は、エバネッセント結合型受光素子に比べてＳｉ光導波路に溝を形成する為のエッチング工程と、Ｇｅ光吸収層を成膜した後に表面平坦化を行う為のＣＭＰ処理が追加される為、工程数が増大するという問題を有していた。発光素子をButt−Jointにする場合も同様の課題が発生する。

特許文献２には、溝を形成した半導体基板上に、異種材料を含む半導体層を選択成長させる際、表面平坦性を保ったまま成長し、溝を埋め込む手法が開示されている。特許文献２は、溝を形成する工程において上記半導体基板を水平方向にもサイドエッチングすることで溝上部の周辺に絶縁膜の庇を形成し、更に上記溝の側壁が（１１１）面となるようにエッチングを行っている。溝の側壁から成長した半導体層は絶縁膜の庇により半導体基板に垂直方向の成長が妨げられ、溝の周辺部における凸形状の発生が抑制される。また、溝側壁を（１１１）面とすることで、側壁上の成長速度を溝底部の（１００）表面よりも遅くすることが出来、絶縁膜で囲まれた開口部内においても半導体層が溝を埋め込むように成長することを可能にしている。

しかし、Ｓｉ基板を用いて溝を形成する場合は、上記溝の庇を形成するようにエッチングを行うことは極めて困難である。特許文献２では、半導体基板に化合物半導体であるインジウム燐（ＩｎＰ）に溝を形成する場合のエッチングは酸性エッチング液を用いたウェットエッチングにより行っているが、Ｓｉ基板に溝を形成する場合のエッチングでは、非特許文献５に開示されているように、溝の側壁は（１１１）面となるものの、Ｓｉ基板の水平方向へのサイドエッチングは見られておらず、ＳｉＯ_２層の庇の形成は見られていない。発明者らがＴＭＡＨ水溶液を用いて行ったＳｉ基板のエッチング実験においても、ＳｉＯ_２層の庇の水平方向の長さは、Ｓｉ基板に形成した溝の深さの１／１０以下であり、溝の周辺部におけるＧｅ層の凸形状の発生を抑制する為には不十分であることが判った。従って、非特許文献３ではＳｉ光導波路中にＧｅ光吸収層を埋め込む際はＣＭＰによる表面平坦化が不可避である。

Ｓｉ光導波路に溝を形成するエッチング工程が追加されることによる工程数の増大を回避する為の解決方法としては、Ｇｅ光吸収層を成膜する為のＣＶＤ装置内でＧｅ層の成長前に気相エッチングによりＳｉをエッチングする手法が考えられる。しかし、非特許文献６に開示されているように、ＨＣＬ等のエッチングガスを用いてＳｉ基板をエッチングする際、十分なエッチング速度を得る為には約９００℃程度の温度でエッチングを行う必要があり、プロセス熱負荷の増大が不純物拡散の増大等を引き起こし、受光素子の高速性を劣化させるといった問題が生じる。また、受光素子を他の光デバイスまたはトランジスタ等のＳｉ電子デバイスと集積する場合、上記熱負荷が上記デバイスの特性を劣化させる問題も懸念される。更に、非特許文献６に開示された断面構造ではＳｉ基板の水平方向へのサイドエッチングが見られておらず、ＳｉＯ_２層の庇の形成は困難である。

歪Ｓｉ−ＭＯＳＦＥＴの埋め込みＳｉＧｅ層を形成する酸化濃縮法においては、非特許文献４に記載されているように、酸化工程において少なくとも９５０℃、４０分の熱処理が必要となる。この為、他の素子と集積した場合に各素子の特性を劣化させる懸念を伴う。更に、上記酸化濃縮法では、ＳｉＧｅ層のエピタキシャル成長時に不純物をドーピングすることが出来ない。これは、不純物をドーピングしたＳｉＧｅ層に酸化濃縮を行った場合、高い熱負荷により不純物が大きく拡散してしまい、ソース・ドレイン領域の制御が困難になることに因る。従って、不純物はＳｉＧｅ層の酸化濃縮後にイオン注入によって行う必要があり、９００℃程度の不純物の活性化アニールを行う必要が生じる。なお、酸化濃縮法は、ソース／ドレイン層のように比較的薄い層の形成に適しているが、光吸収層のように比較的厚い層の形成には適さない。

従って、非特許文献３に開示されるようなＳｉ中にＧｅが埋め込まれた光デバイスでは、製造工程の複雑化という課題がある。非特許文献４に開示されるようなＳｉ中にＳｉＧｅが埋め込まれた電子デバイスでは、熱負荷の増大といった課題がある。具体的な例としては、Butt−Joint型のＧｅ受光素子においてはエバネッセント結合型受光素子の製造方法に比べて製造工程が大幅に増加し、歪みＳｉ−ＭＯＳＦＥＴでは高い熱処理工程が他の素子との集積化を大きく制限することが挙げられる。

本発明の目的はButt−Joint型の受光素子または発光素子、或いは歪みＳｉ−ＭＯＳＦＥＴに代表される、Ｓｉ中にＧｅまたはＳｉＧｅが埋め込まれた光デバイス及び電子デバイスにおいて、製造工程数の増加や熱負荷の増大といった課題を解消する半導体装置の製造方法を提供することにある。

本開示のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
半導体装置の製造方法は、半導体基板上に、第１の絶縁膜を形成し、第１の絶縁膜に第１の開口部を形成する工程と、半導体基板の主成分を成す元素とは異なる元素をその一部に含む半導体犠牲層を第１の開口部内に選択的にエピタキシャル成長する工程と、半導体犠牲層と半導体犠牲層直下の前記半導体基板の一部をエッチングガスによる気相エッチングにて除去し、第１の開口部に第１の絶縁膜からなる庇を有する第１の溝を形成する工程を有する。

上記半導体装置の製造方法によれば、シリコン基板中にゲルマニウムを埋め込む工程の削減または熱負荷の削減をすることができる。

第１の実施例に係る半導体装置の製造方法を順に示す断面図である。 第１の実施例に係る半導体装置の製造方法を順に示す断面図である。 第１の実施例に係る半導体装置の製造方法を順に示す断面図である。 第１の実施例に係る半導体装置の製造方法を順に示す断面図である。 第１の実施例に係る半導体装置の製造方法を順に示す断面図である。 背景技術１の受光素子構造を示す断面図である。 背景技術２の発光素子構造を示す断面図である。 背景技術３のButt−Joint型受光素子構造を示す断面図である。 背景技術３のButt−Joint型受光素子構造を示す断面図である。 背景技術４のButt−Joint型受光素子構造を示す断面図である。 背景技術５の歪みシリコン金属酸化膜半導体電界効果トランジスタ構造を示す断面図である。 背景技術５の歪みシリコン金属酸化膜半導体電界効果トランジスタ構造の製造方法の一部を順に示す断面図である。 背景技術５の歪みシリコン金属酸化膜半導体電界効果トランジスタ構造の製造方法の一部を順に示す断面図である。 背景技術６の埋め込み成長を行ったＧｅの形状を示す断面図である。 第１の実施例に係る半導体装置の製造方法に従い、Ｓｉ基板に溝を形成した断面を示す走査型電子顕微鏡（ＳＥＭ）像である。 第１の実施例に係る半導体装置の製造方法に従い、Ｓｉ基板に形成した溝内にＧｅを埋め込み成長した断面を示す走査型電子顕微鏡（ＳＥＭ）像である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法と完成後の半導体受光素子構造を示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す断面図である。 第２の実施例における半導体受光素子の製造方法と完成後の半導体受光素子構造を示す断面図である。 第２の実施例における半導体受光素子の製造方法を順に示す平面図である。 第２の実施例における半導体受光素子の製造方法を順に示す平面図である。 第２の実施例における半導体受光素子の製造方法を順に示す平面図である。 第２の実施例における半導体受光素子の製造方法を順に示す平面図である。 第２の実施例における半導体受光素子の製造方法を順に示す平面図である。 第２の実施例における半導体受光素子の製造方法を順に示す平面図である。 第２の実施例における半導体受光素子の製造方法を順に示す平面図である。 第２の実施例における半導体受光素子の製造方法と完成後の半導体受光素子構造を示す平面図である。 第３の実施例に係る半導体装置における半導体発光素子を示す断面図である。 第４の実施例における歪みシリコン金属酸化膜半導体電界効果トランジスタ構造の製造方法を順に示す断面図である。 第４の実施例における歪みシリコン金属酸化膜半導体電界効果トランジスタ構造の製造方法を順に示す断面図である。 第４の実施例における歪みシリコン金属酸化膜半導体電界効果トランジスタ構造の製造方法を順に示す断面図である。 第４の実施例における歪みシリコン金属酸化膜半導体電界効果トランジスタ構造の製造方法と完成後のトランジスタ構造を示す断面図である。 第５の実施例に係る半導体装置を示す断面概略図である。

以下に、実施の形態を説明する。

（Ａ）実施の形態に係る半導体装置の製造方法は、（ａ）半導体基板（１、１０４、２０４、３０３）を準備する工程と、（ｂ）半導体基板（１、１０４、２０４、３０３）上に、第１の絶縁膜（２、１０７、２０６、３０７）を形成し、第１の絶縁膜（２，１０７、２０６、３０７）に第１の開口部（５，１１５）を形成する工程と、（ｃ）半導体基板（１、１０４、２０４、３０３）の主成分を成す元素とは異なる元素をその一部に含む半導体犠牲層（３）を第１の開口部（５，１１５）内に選択的にエピタキシャル成長する工程と、（ｄ）半導体犠牲層（３）と半導体犠牲層（３）直下の半導体基板（１、１０４、２０４、３０３）の一部をエッチングガスによる気相エッチングにて除去し、第１の開口部（５，１１５）に第１の絶縁膜（２、１０７、２０６、３０７）からなる庇（２ａ）を有する第１の溝（６）を形成する工程と、を有し、工程（ｃ）および工程（ｄ）が同一装置内で連続して行われる。

（Ｂ）上記（Ａ）において、第１の溝（６）の底部には半導体基板（１，１０４、２０４、３０３）の（１００）面が露出し、第１の溝（６）の側壁は半導体基板（１、１０４、２０４、３０３）の（１１１）面を含む面で構成されているとより好適である。

（Ｃ）上記（Ａ）または（Ｂ）において、第１の絶縁膜（２，１０７、２０６、３０７）から成る庇（２ａ）の水平方向の長さは、第１の溝（６）の深さに対して１０分の１倍以上且つ１倍以下であることが望ましい。
（Ｄ）より好適な例として、上記（Ａ）、（Ｂ）および（Ｃ）のいずれか１つは、さらに、（ｅ）第１の溝（６）内に、半導体基板（１、１０４、２０４、３０３）の主成分を成す元素とは異なる元素をその一部に含む第１の半導体層（４、１０８、２０７、３０９、３１０）を選択的にエピタキシャル成長する工程を有し、第１の半導体層（４、１０８、２０７、３０９，３１０）は第１の溝（６）の内部において半導体基板（１、１０４、２０４、３０３）の側壁の全面と第１の絶縁膜（２、１０７、２０６、３０７）の下部表面の少なくとも一部を覆うように成膜条件が調整され、工程（ｃ）、工程（ｄ）および工程（ｅ）が同一装置内で連続して行われる。

（Ｅ）上記（Ｄ）は、さらに、（ｆ）工程（ｅ）の後に、第１の開口部（１１５）をマスクとして不純物のイオン注入を行い第１の半導体層（４）の上部に第２導電型の第２の電極領域（１０９）を形成する工程と、（ｇ）第２導電型の第２の電極領域（１０９）上に金属層（１１０）を堆積し、第１の開口部（１１５）内に第２導電型の第２の電極領域（１０９）と金属層（１１０）の接合を形成する工程と、を有し、工程（ａ）は、第１の溝形成時に溝底部に露出した表面が第１導電型となるように不純物を添加して第１導電型の第１の電極領域（１０６）を形成する工程を含む。

（Ｆ）上記（Ｅ）において、第１の半導体層（１０８）が受光機能を有し、半導体装置がフォトダイオードとなる。

（Ｇ）上記（Ｄ）は、さらに、（ｈ）第２導電型の第１の半導体層（２０７）上に第２導電型の第１の半導体多結晶層（２０８）を堆積する工程と、（ｉ）第１の開口部内の第１の半導体多結晶層（２０８）上に金属電極（２０９）を形成する工程と、を有し、前記工程（ａ）は、第１の溝を取り囲む部分が第１導電型となるように不純物を添加して第１導電型の第１の電極領域（２０４）を形成する工程を含み、工程（ｅ）において、不純物を添加し、第１の半導体層（２０７）を第２導電型とする。

（Ｈ）上記（Ｇ）において、第１の半導体層（２０７）が発光機能を有し、半導体装置が発光ダイオードとなる。

（Ｉ）上記（Ｄ）は、さらに、（ｊ）第１の溝を形成する領域以外の領域において、第２の絶縁膜（３０４）を半導体基板（３０３）上に形成する工程と、（ｋ）第２の半導体多結晶層（３０６）を第２の絶縁膜（３０４）上に形成する工程と、を有し、工程（ｅ）において、不純物を添加し、第１の半導体層（３０９，３１０）を第１導電型とし、第２の半導体多結晶層（３０５）が金属酸化膜半導体電界効果トランジスタのゲートを成し、第１の半導体層（３０９，３１０）が電界効果型トランジスタのソース及びドレインとしての機能を有する。

（Ｊ）半導体犠牲層（３）は単結晶ゲルマニウムまたは単結晶シリコン・ゲルマニウムから成り、第１の半導体層（４、１０８、２０７、３０９、３１０）は単結晶ゲルマニウムまたは単結晶シリコン・ゲルマニウムから成ると望ましい。

（Ｋ）半導体基板（１、１０４、２０４、３０３）は、シリコン支持基板（１０１）と、前記シリコン支持基板（１０１、２０１、３０１）上に形成された二酸化シリコン層（１０３，２０３、３０２）と、二酸化シリコン（１０３、２０３、３０２）上に形成されたシリコン層（１０４、２０４、３０３）またはゲルマニウム層（３０３）からなる。

実施の形態に係る半導体装置の製造方法によれば、開口部を有するＳｉＯ_２層が堆積されたＳｉ基板上に選択的に形成されたＧｅ犠牲層と共にＳｉ基板を気相エッチングすることで、従来に比べて低温でＳｉ基板中に溝を形成することが出来、更に溝周辺部にＳｉＯ_２層から成る庇を形成することが出来る。これにより、溝を埋め込むようにＧｅ層を選択成長することが可能となり、例えばButt−Joint型Ｇｅ受光素子を作製する際に、Ｓｉ光導波路への溝形成からＧｅ光吸収層までを同一装置にて連続して行うことが出来る。
また、Ｇｅ光吸収層上部へのイオン注入及び金属電極の形成をＧｅ光吸収層に対して自己整合的に形成することが出来る為、従来のButt−Joint型Ｇｅ受光素子の作製工程に対して溝形成の為のエッチング工程とＧｅの表面平坦化処理工程とイオン注入の為のパターニング工程と電極形成の為のパターニング工程が不要となり、工程数の削減が可能となる。Ｇｅを用いた発光素子に関しても、上記受光素子と同様の効果が期待出来る。
また、歪みＳｉ−ＭＯＳＦＥＴのＳｉＧｅソース・ドレイン領域の形成に本手法を適用すると、濃縮酸化法で上記領域を形成する場合に比べて熱負荷を大幅に低減することが可能であり、他の素子との集積化を容易にすることが出来る。また、ＳｉＧｅソース・ドレイン領域を埋め込み形成する際に不純物を添加してエピタキシャル成長することが出来る為、ソース・ドレイン領域を精度良く規定することが可能となり、トランジスタの高性能化・高速化を実現出来る。

従って、Butt−Joint型の受光素子と発光素子、或いは歪みＳｉ−ＭＯＳＦＥＴに代表される、Ｓｉ中にＧｅまたはＳｉＧｅが埋め込まれた光デバイス及び電子デバイスにおいて、製造工程数の増加や熱負荷の増大といった課題を解消し、他の素子との集積化を容易にすると共に、上記埋め込み型デバイスが持つ小型性・高性能性をより向上することが可能となる。

以下、実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施例で紹介する方法以外にも、材料や製造工程の組合せを変える等、多くの変更が可能である事は言うまでもない。

以下に具体的な実施例について述べる。図面記載された図は、必ずしも正確に縮尺を合せているわけではなく、論理が明確になるように重要な部分を強調して模式的に描画してある。

本実施例では、Ｓｉ基板の一部に溝を形成し、同一装置内にて連続してＧｅを選択成長して上記溝を埋め込む半導体装置の製造方法について記載する。
図１Ａ〜図１Ｅは第１の実施例に係る半導体装置の製造方法を示す断面図である。以下、順を追って具体的な製造方法について説明する。

（ａ）ＳｉＯ_２層の形成
まず、（１００）面を表面に持つＳｉ基板１を準備し、Ｓｉ基板１上にＳｉＯ_２層２を堆積する。図１ＡはＳｉ基板上にＳｉＯ_２層を堆積した後の断面図である。ＳｉＯ_２層２は熱ＣＶＤ、またはプラズマＣＶＤ法により堆積しても良いし、熱酸化法にて形成しても良い。ＳｉＯ_２層２の膜厚は１０ｎｍ〜１μｍの範囲に設定すると良い。

（ｂ）ＳｉＯ_２層の開口の形成
次に、レジストを用いてＳｉＯ_２層２上にパターニングを行い、ドライエッチングまたはフッ化水素酸（ＨＦ）水溶液を用いたウェットエッチングによってＳｉＯ_２層２を加工し、Ｓｉ基板１が一部開口された図１Ｂの構造を得る。本実施例では、開口部５の平面形状は矩形形状を有しており、上記矩形の一辺が［１１０］方向に配向することとした。

（ｃ）Ｇｅ層の形成
上記開口部内のＳｉ基板１上にＧｅ単結晶層３を選択的に成長し、図１Ｃの構造を得る。Ｇｅ層３の形成は、露出したＳｉ基板１の表面をフッ化水素酸（ＨＦ）水溶液によって洗浄し、Ｓｉ基板１の表面の自然酸化膜及びＳｉと結合したＯＨ基を除去し、Ｓｉ基板１の表面のダングリングボンドを水素終端させた後、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法等を用いたエピタキシャル成長により行う。エピタキシャル成長前には成膜装置にて８００℃〜９００℃のアニールを水素雰囲気下で行い、装置導入までの間にＳｉ基板１の表面に形成された自然酸化膜を除去する。Ｇｅ層３の原料ガスにはモノゲルマン（ＧｅＨ_４）を用いる。成膜時の温度及び圧力を調整することで、Ｇｅ層３をＳｉ基板１の表面上のみに選択的に成膜することが出来る。本実施例では成長圧力を５Ｔｏｒｒ〜１００Ｔｏｒｒ、成長温度を３５０℃〜７００℃に設定することで、約１０ｎｍ〜１０００ｎｍの膜厚を有するＧｅ層３を開口内のＳｉ基板１表面のみに選択的に成膜することを確認した。上記選択成長の際、Ｇｅ層３は（１１１）面を有するファセットを形成する。

（ｄ）溝の形成
Ｇｅ層３の成膜後、その成膜を行った装置と同一装置内で連続してＧｅ層３とＳｉ基板１を気相エッチングし、図１Ｄに示す構造を得る。本構造はＳｉ基板１内に形成された溝６から成り、溝６は（１１１）面を有する側壁と、（１００）面を有する底部を持ち、またＳｉＯ_２層２は溝６の周辺部において庇構造を成している。ＳｉＯ_２層２の下に溝６が存在する部分を庇２ａという。本実施例では、上記気相エッチングの具体的な条件として、エッチングガスに塩化水素（ＨＣｌ）を用い、エッチング圧力を５Ｔｏｒｒ〜１００Ｔｏｒｒ、エッチング温度を６００℃〜８００℃に設定した。図９に上記条件で溝を形成したＳｉ基板断面の走査型電子顕微鏡(Scanning Electron Microscopy:ＳＥＭ)像を示す。ＳｉＯ_２層から成る庇を有し、約６００ｎｍの深さを持つ溝の形成が確認された。Ｇｅ層を形成せず、ＳｉＯ_２層の開口部にＳｉ基板を露出させた場合と、ＳｉＯ_２層の開口部のＳｉ基板上にＳｉを選択成長した場合には、図９の場合と同一条件のエッチングを施してもＳｉはエッチングされなかった。従って、Ｓｉ基板のエッチングには選択成長したＧｅ層が寄与していることが判った。Ｇｅ選択成長層を有するＳｉ基板の想定されるエッチング機構は下記の通りである。まず、ＨＣｌガスを用いた気相エッチングにおいて、Ｇｅのエッチング速度はＳｉのエッチング速度よりも早い為、ＧｅはＳｉがエッチングされない低温領域においてもエッチングされる。本実施例では、Ｓｉがエッチングされない低温領域でＧｅをエッチングした。図１Ｃにおいて、Ｇｅ層３をＨＣｌガスで気相エッチングする場合、Ｇｅ層３の（１１１）面から成る側壁は、Ｇｅ層３の上部表面である（１００）面よりもエッチング速度が速く、Ｇｅ層３のエッチングは側壁部から進行する。従って、エッチングの進行に伴い、まずＳｉＯ_２層２の開口部端近傍のＳｉ基板１の表面が露出する。上記開口部端近傍のＳｉ基板１の表面が露出した後は、Ｇｅ層３とＳｉ基板１の界面がＨＣｌガスに曝される為、Ｇｅ原子がＨＣｌガスとの反応によりＳｉ原子と相互拡散しながらＳｉ基板１中に拡散し、ＳｉＧｅ層を形成する。ＳｉＧｅ層もＨＣｌガスに対するエッチング速度が速い為、低温においてもエッチング除去される。また、上記ＧｅとＳｉの相互拡散は［１１０］方向にも進行する為、Ｓｉ基板１は［１１０］方向にサイドエッチングされ、ＳｉＯ_２層２からなる庇２ａが形成される。このようにしてＳｉ基板１はエッチング除去され、図１Ｄに示す溝構造を得ることが出来る。エッチングは上記メカニズムを有している為、Ｓｉがエッチングされない低温領域にてエッチングする場合はＧｅ原子が無くなると同時にエッチングが止まる。発明者らは溝６の深さの制御をＧｅ層３の膜厚によって行うことが出来ることを確認した。また、庇２ａの水平方向の長さは、発明者らが行ったエッチング条件の範囲内では、少なくとも溝深さの１０分の１以上になることを確認した。発明者らは、本エッチング手法の名称を、ゲルマニウム・ファセット・アシステッド・エッチング(Germanium Facet Assisted Etching:ＧＦＡＥ)とし、Ｇｅ層３をその役割からＧｅ犠牲層と呼ぶことにする。

（ｅ）ＳｉＧｅ層の形成
上記気相エッチングを行った後、そのエッチングを行った装置と同一装置内で連続してＳｉＧｅ層４の選択成長を行い、図１Ｅに示す構造を得る。本実施例では、ＳｉとＧｅの原料ガスにはそれぞれモノシラン（ＳｉＨ_４）とＧｅＨ_４を用い、成長時の圧力を５Ｔｏｒｒ〜８０Ｔｏｒｒに設定し、下記に示す手順によりＳｉＧｅ層４の選択成長を行った。まず、ＳｉＧｅ層４を受光素子の光吸収層とする場合、及び発光素子の発光層とする場合について、特にＧｅ組成が１００％の場合を例にとって説明する。Ｇｅを３５０℃程度の低温で約５０ｎｍエピタキシャル成長し、次いで５５０℃〜７００℃に温度を上昇させた後、庇２ａの下部表面と同等となるまでＧｅ層４を成膜する。低温で成膜したＧｅ層４は結晶に不完全性を有している為、歪緩和の際に発生する欠陥は上記低温成膜層内に優先的に発生し、上部の高温成長層の結晶性は良好に保たれる。Ｇｅ層４の成膜後には８００℃〜９００℃程度の熱処理を１分〜１０分行うことでＧｅ層４内に存在する欠陥を修復し、結晶性を回復させた。上記成膜条件下では（１１１）面におけるＧｅの成長速度は（１００）表面の成長速度に比べて遅い為、ＧｅはＳｉ基板１に形成された溝６を埋めるように成長する。この際、ＳｉＯ_２層２から成る庇２ａが存在する為、溝６の側壁から成長したＧｅは庇２ａの下部表面で成長が止められ、溝６の周辺部において凸形状が出現することは無い。また、庇２ａの下部表面が全てＧｅにて覆われた段階では、Ｇｅ層４の側壁は既に（１１１）面よりも浅いファセット面を有し、より（１００）表面に近い表面を有している為、ＳｉＯ_２層２の開口部端においても凸形状の形成は抑制される。発明者らは、上記成長条件を用い、且つ庇２ａの水平方向の長さを溝５の深さの１０分の１倍以上且つ１倍以下とすることで、溝６をＧｅ層４でほぼ平坦に埋め込むことが出来ることを確認した。図９に上記条件で溝を埋め込んだＧｅ層の断面ＳＥＭ像を示す。Ｇｅ層の表面の高さがＳｉＯ_２層の庇下部表面の高さとほぼ一致しており、またＧｅ層の表面が平坦な（１００）面を示していることから、Ｇｅ層がＳｉ基板の溝内に理想的に埋め込まれていることが確認された。歪みＳｉ−ＭＯＳＦＥＴのソース・ドレイン領域を形成する為のＳｉＧｅ層４の選択成長を行う際は、例えば５５０℃〜７００℃の成長温度にて成膜し、ガス流量比を調整してＧｅ組成を１０％〜５０％に設計する。Ｓｉ基板１中に形成する溝６の深さは１０ｎｍ〜５０ｎｍの範囲とし、ＳｉＧｅ層４は溝６を埋め込むか、或いは溝６を埋め込んだ後に１０ｎｍ〜５０ｎｍ連続して成膜しても良い。尚、溝６の深さは、前述のようにＧｅ犠牲層３の膜厚を合わせ込むことで調整する。ＳｉＧｅ層４はＳｉチャネルに歪みを印加する目的の為、Ｓｉ層１に格子整合させた状態で成膜することが望ましい。従って、歪み緩和を起こさないよう、Ｇｅ組成と膜厚を調整する。

本実施例の製造方法を用いると、例えばＧｅ受光素子または発光素子を作製する場合には、Ｓｉ基板への溝形成の為のエッチングからＧｅ層の成長までを同一装置内で一括で行うことが出来、また、Ｇｅ層によって溝を埋め込むことが出来る為、例えばＧｅ受光素子の製造工程において、ウェットエッチング等のエッチング工程と、ＣＭＰ等の表面平坦化工程を省くことが出来、製造工程数の大幅な削減が可能になる。

また、本実施例の製造方法を歪みＳｉ−ＭＯＳＦＥＴに適用した場合は、酸化濃縮法を用いた場合に必要となる高温の熱処理が不要となる為、他の素子と集積化した場合に各素子に与える熱負荷による特性の劣化を避けることが可能となる。

本実施例では、受光素子の光吸収層または発光素子の発光層にＧｅを用いた例を説明したが、ＳｉＧｅ層を用いても差し支えない。この場合、ＳｉＧｅ層のＧｅの組成比は受光または発光させる光の波長によって決定する。波長１５５０ｎｍの光を利用する場合は、Ｇｅ組成を９０％〜１００％に設計し、波長１３００ｎｍの光を利用する場合は、Ｇｅ組成を７０％〜９０％に設計すると長波長の光通信でも受光感度を保つことが出来、好適である。更に、歪みＳｉ−ＭＯＳＦＥＴへの適用例は１０％〜５０％のＧｅ組成を持つＳｉＧｅ層を例に説明したが、Ｇｅ組成は０％〜１００％の範囲で変えても良い。また、上記ＳｉＧｅ層は不純物を添加して成膜しても良い。更に、本実施例では溝を形成する下地基板または半導体層がＳｉの場合を示したが、Ｇｅ層またはＳｉＧｅ層に溝を形成することも可能である。

また、本実施例では受光素子と発光素子、及び歪みＳｉ−ＭＯＳＦＥＴへの応用を念頭に置いた例を示したが、ここで開示したＳｉＧｅ層の埋め込み構造は、ＳｉＧｅ層を用いた光変調器等にも応用が可能であり、また、チャネル層にＳｉＧｅまたはＧｅを用いたＭＯＳＦＥＴ等、想定し得るデバイス全てに適用することが出来る。

また、本実施例では犠牲層にＧｅ層を用いたが、ＳｉＧｅ層を用いても同様の効果が得られることは言うまでもない。

第２の実施例に関わる半導体装置の製造装置及び半導体装置を下記に示す。本実施例は、実施例１で示したＳｉ基板中への溝形成及びＧｅ層埋め込み成長技術を用いた、具体的な受光素子構造の製造方法及びその構造に関して記す。

図１１Ａ〜図１１Ｈ、図１２Ａ〜図１２Ｈ、図１３Ａ〜図１３Ｈを用いて、実施例２における半導体装置の具体的な製造方法について、詳細に説明する。尚、図１１Ａ〜図１１Ｈは光の入射方向に対して垂直な断面の構造であり、図１２Ａ〜図１２Ｈは光の入射方向に対して平行な方向の断面構造を示し、図１３Ａ〜図１３Ｈは平面図である。図１３Ａ〜図１３Ｈに示したＡＡ’線及びＢＢ’線で断面を見た図がそれぞれ図１１Ａ〜図１１Ｈ、図１２Ａ〜図１２Ｈに対応する。

（ａ）ＳＯＩ基板の準備
本実施例では、基板にＳＯＩ（Silicon on Insulator）基板を用いた。図１１Ａ、図１２Ａ、図１３Ａは受光素子の作製前におけるＳＯＩ基板である。Ｓｉ基板１０１の表面上及び裏面に約１μｍ〜３μｍの膜厚を有するそれぞれ埋め込みＳｉＯ_２層１０３及び裏面ＳｉＯ_２層１０２が形成されており、埋め込みＳｉＯ_２層１０３上にＳＯＩ層１０４が約２００ｎｍ形成されている。ここで、ＳＯＩ層１０４は光導波路にもなる為、ＳＯＩ層１０４の膜厚及び埋め込みＳｉＯ_２膜１０３の膜厚は光を効率的に閉じ込められるように光の波長に応じて設計する。

（ｂ）光導波路形状の形成
次に、レジストを用いてＳＯＩ層１０４上にパターニングを行い、ウェットエッチングまたはドライエッチングによってＳＯＩ層１０４をエッチングし、光導波路状に加工し、図１１Ｂ、図１２Ｂ、図１３Ｂの構造を得る。

（ｃ）ｐ型不純物領域の形成
次いで、レジストを用いたパターニングによりＳＯＩ層１０４上の一部領域を開口し、上記領域のみに高濃度のｐ型不純物をイオン注入し、高濃度ｐ型Ｓｉ電極１０５を形成する。更に再度レジストを用いたパターニングを施す事により受光部下部領域に低濃度のｐ型不純物をイオン注入し、低濃度ｐ型Ｓｉ領域１０６を形成し、図１１Ｃ、図１２Ｃ、図１３Ｃの構造を得る。ここで、ｐ型不純物にはIII族の元素を用いる。本実施例ではボロン（Ｂ）のイオン注入を行ったが、二フッ化ボロン（ＢＦ_２）をイオン注入しても良い。高濃度ｐ型Ｓｉ電極１０５中へのイオン注入量は、高濃度ｐ型Ｓｉ電極１０５中の不純物濃度が１×１０^２０ｃｍ^−３程度とすれば低抵抗のコンタクトを得ることが可能となる。低濃度ｐ型Ｓｉ領域１０６中へのイオン注入条件は、下記に記すように設計する。低濃度ｐ型Ｓｉ領域１０６は、Ｓｉ光導波路となるＳＯＩ層１０４に埋め込むＧｅ光吸収層１０８の底部と接合を形成する為、Ｇｅ光吸収層１０８の底部付近で十分な不純物濃度を得られるようにイオン注入深さを設定する。本実施例では、Ｇｅ光吸収層１０８底部での不純物濃度が５×１０^１８ｃｍ^−３から５×１０^１９ｃｍ^−３程度となるようにイオン注入量を設定した。ここで、本実施例における低濃度ｐ型Ｓｉ領域１０６へのイオン注入量は、従来のButt−Joint型受光素子に比べて高く設定することが可能になっている。これは、下記理由に因る。Ｓｉ光導波路中への溝形成をドライエッチングまたはウェットエッチングで行っていた特許文献１および非特許文献３においては、ｐ型Ｓｉ領域１０６の表面が露出する為、Ｇｅ光吸収層をエピタキシャル成長する前にＨＦ水溶液を用いて洗浄する必要があるが、上記Ｓｉ領域１０６中のｐ型不純物濃度が高い場合、ＨＦ水溶液による洗浄を行ってもＳｉ表面に存在するＯＨ基を十分に除去することが出来ず、良好な結晶性を有するＧｅ光吸収層をエピタキシャル成長することが困難になる。実施例１で示したＧＦＡＥ法を用いることにより、溝形成の為のエッチングとＧｅ光吸収層の成長を連続して行うことが可能となる為、Ｓｉ表面へのＯＨ基の介在を伴うこと無くＧｅ光吸収層をエピタキシャル成長することが出来る為、特許文献１に比べて低濃度ｐ型Ｓｉ領域１０６の不純物濃度を高くすることが可能となる。高濃度ｐ型Ｓｉ電極１０５と低濃度ｐ型Ｓｉ領域１０６へのイオン注入後は、１０００℃程度の温度で約１秒〜１０秒程度のアニールを施すことで不純物の活性化を行う。

（ｄ）受光部形成領域の形成
次いで、全面にＳｉＯ_２層１０７を堆積する。更にレジストを用いて受光部形成領域をパターニングし、ウェットエッチングまたはドライエッチングによってＧｅ光吸収層形成領域を開口して図１１Ｄ、図１２Ｄ、図１３Ｄの構造を得る。

（ｅ）Ｇｅ光吸収層の形成
次に、ＣＶＤ装置を用い、実施例１で示したＧＦＡＥ法にて、Ｓｉ光導波路１０４中への溝形成とＧｅ光吸収層１０８の埋め込み選択成長を同一装置内で連続して行い、図１１Ｅ、図１２Ｅ、図１３Ｅの構造を得る。本実施例では、溝の深さを約２００ｎｍ〜７００ｎｍの範囲で設計した。溝の深さは実施例１で述べたように、Ｇｅ犠牲層の膜厚を調整することによって制御した。Ｇｅ光吸収層１０８の選択成長は、実施例１と同様の条件を用いた。成長工程も実施例１同様、低温でＧｅを約５０ｎｍ成長した後、５５０℃〜７００℃に昇温させて再びＧｅを成膜し、欠陥低減の為の熱処理を８００℃〜９００℃程度で１分〜１０分行った。

（ｆ）ｎ型Ｇｅ領域の形成
Ｇｅ光吸収層１０８の成長後、ＳｉＯ_２層１０７で囲まれた開口パターンをそのままマスクとして、ｎ型不純物をイオン注入する。その後不純物の活性化アニールを行うことによりＧｅ光吸収層１０８中にｎ型Ｇｅ領域１０９を形成して、図１１Ｆ、図１２Ｆ、図１３Ｆの構造を得る。上記イオン注入を行うｎ型不純物にはヒ素（Ａｓ）、燐（Ｐ）またはその他のＶ族元素を用いる。イオン注入条件は、打込み量を５×１０^１４ｃｍ^−３〜５×１０^１５ｃｍ^−３とし、イオン注入エネルギーを１０ＫｅＶ〜３０ＫｅＶの範囲に設定すると良い。活性化アニールは、５００℃〜７００℃の温度範囲で約１０秒間の条件で行う。

（ｇ）電極領域の開口
上記埋め込み成長工程に続いては、高濃度ｐ型Ｓｉ領域１０５上にレジストを用いたパターニングを行い上記領域上のＳｉＯ_２層１０７をドライエッチングまたはウェットエッチングによりエッチング除去してｐ型Ｓｉ領域１０５を露出させ、図１１Ｇ、図１２Ｇ、図１３Ｇの構造を得る。

（ｈ）電極の形成
最後にＴｉＮ層１１０とＡｌ層１１１の積層金属膜を堆積し、レジストを用いてパターニングを施した後にウェットエッチングまたはドライエッチングを行い、電極を形成して図１１Ｈ、図１２Ｈ、図１３Ｈに示す受光素子構造を得る。

このようにして作製されたButt−Joint型Ｇｅ受光素子は、以下の特長を有する。まず、ＧＦＡＥ法を用いることにより、Ｓｉ光導波路１０４中への溝形成からＧｅ光吸収層１０８の選択成長までを同一ＣＶＤ装置内で一括して行うことが出来、更にＧｅ光吸収層１０８を上記溝内に平坦に埋め込む成長を可能にすることで、特許文献１のButt−Joint構造を作製する際に行っていたドライエッチングまたはウェットエッチング工程と表面平坦化の為のＣＭＰ工程を省略することが出来る。更に、イオン注入領域とｎ型Ｇｅ領域１０９上の金属電極領域をＳｉ中への溝形成の為のＳｉＯ_２開口領域と一致させることで、上記イオン注入領域と金属電極領域を形成する為のパターニング工程も削減することが出来る為、製造工程の大幅な削減が可能になる。また、ｎ型Ｇｅ層領域１０９とｎ型Ｇｅ層領域１０９上の金属電極領域はいずれもＧｅ光吸収層１０８の領域を規定するＳｉＯ_２層１０７に形成した開口領域に自己整合するように規定される為、それぞれの領域をパターニングしていた特許文献１のButt−Joint型受光素子に比べてパターニングの際の合わせずれを見込む必要が無く、素子の小型化が可能になる。特許文献１と本実施例の具体的な素子サイズを比較すると、特許文献１では、上記合わせずれに対するマージンを確保する為、Ｇｅ光吸収層の幅は金属電極領域の幅に比べて少なくとも１μｍ広く設計する必要があったが、本実施例ではＧｅ光吸収層１０８の膜厚を約３００ｎｍに設定した場合、庇部の長さは約１５０ｎｍとなり、Ｇｅ光吸収層１０８の幅と金属電極領域の幅の差は約３００ｎｍに抑制することが出来た。

上述したように、本実施例によれば、Butt−Joint型の受光素子において、製造工程数の大幅な削減と素子の更なる小型化を同時に実現出来る。また、Ｇｅ光吸収層１０８直下の低濃度ｐ型Ｓｉ領域１０６の不純物濃度も上述のように従来例に比べて高くすることが出来、抵抗の低減と、それに伴う受光素子動作の高速化が可能になる。

本実施例では、光吸収層にＧｅを用いたが、Ｓｉとの混晶であるシリコン・ゲルマニウム（ＳｉＧｅ）を用いても良い。光吸収層にはＳｉを結晶に多少含ませることで、Ｓｉ光導波路層１０４との格子不整合量を軽減することが出来、結晶欠陥密度低減の観点で多少有利となる。この場合、光吸収層のＧｅの組成比は受光素子に入射する光の波長によって決定する。波長１５５０ｎｍの光を利用する場合は、Ｇｅ組成を９０％〜１００％に設計し、波長１３００ｎｍの光を利用する場合は、Ｇｅ組成を７０％〜９０％に設計すると長波長の光通信でも感度を保つことが出来、好適である。また、本実施例では絶縁膜としてＳｉＯ_２膜を用いたが、他の絶縁膜を使用しても良い。

さらに、本実施例では、受光素子下層をｐ型、上層をｎ型としたが、受光素子下層をｎ型、上層をｐ型としてもなんら問題はない。

第３の実施例に関わる半導体装置の製造方法及び半導体装置を下記に示す。本実施例は、実施例１で示したＳｉ基板中への溝形成及びＧｅ層埋め込み成長技術を用いた発光素子構造の具体的な製造方法及びその構造に関して記す。本実施例において、発光素子構造は実施例２に示した受光素子構造に近い構造を有している為、ここでは実施例２に示した受光素子構造との違いに特化して発光素子の製造方法とその構造の特徴について述べる。

図１４に実施例３における発光素子構造を示す。本実施例における発光素子構造は、下記３点において、実施例２に示した受光素子構造と異なる特徴を有している。まず、導波路状に加工されたＳＯＩ層２０４の全体がｐ型にドーピングされており、Ｇｅ発光層２０７はｎ型不純物がドーピングされている。また、Ｇｅ発光層２０７上にはＳｉＯ_２層２０６に囲まれた開口内にｎ型多結晶Ｓｉ層２０８が形成されていることを特徴としている。ＳＯＩ層２０４全体をドーピングすることにより、溝の底部のみをp型とする場合に比べて正孔を効率的にＧｅ発光層２０７中に注入することが出来る。また、Ｇｅ発光層２０７をｎ型とすることで、伝導体のＬ点を介してΓ点に電子が注入されるため、直接遷移性の発光効率を増大させている。ＳｉＯ_２層２０６に囲まれた開口内に形成されたｎ型多結晶Ｓｉ層２０８は、下記の役割を有する。上記開口内において、Ｇｅ発光層２０７に直接金属電極を形成すると、Ｇｅ発光層２０７で発生した光が上記金属層によって吸収されてしまい、発光効率が著しく低下する。ｎ型多結晶Ｓｉ層２０８をＧｅ発光層２０７と金属電極層２０９の間に形成することで、ｎ型多結晶Ｓｉ層２０８は電極の働きを有すると共に、上記光吸収を抑制する働きを持つ。

本実施例におけるＧｅ発光素子の製造方法について、実施例２と異なる点に特化して以下詳細に述べる。まず、ＳＯＩ層２０４中へのイオン注入条件は、ＢまたはＢＦ_２を用いてＳＯＩ層２０４全体の不純物濃度が５×１０^１８ｃｍ^−３から５×１０^１９ｃｍ^−３程度になるように、イオン注入量及び注入エネルギーを設定する。例えばＳＯＩ層２０４の膜厚が約２００ｎｍの場合、Ｂのイオン注入を１０ＫｅＶ〜４０ＫｅＶの注入エネルギーとし、注入量を１×１０^１４ｃｍ^−２〜５×１０^１４ｃｍ^−２の範囲で設定すると良い。また、ＳＯＩ層２０４中の不純物分布を一様にする為、イオン注入を１０〜２０ＫｅＶのエネルギーによる注入と３０ＫｅＶ〜４０ＫｅＶのエネルギーによる注入の２回行っても良い。Ｇｅ発光層２０７の成膜は、実施例１に示したＧＦＡＥ法により、ＳＯＩ層２０４中への溝の形成からＧｅ発光層２０７のエピタキシャル成長までを同一ＣＶＤ装置内で一括して行う。成膜条件は実施例１と同一条件を用いることが出来る。但し、Ｇｅ発光層２０７は高濃度のｎ型となるよう、ｎ型不純物を添加してエピタキシャル成長を行う。ｎ型不純物のドーピングには、原料ガスとして水素希釈されたアルシン（ＡＨ_３）またはホスフィン（ＰＨ_３）を用い、Ｇｅの原料ガスであるＧｅＨ_４と同時にＣＶＤ装置内に流入する。ガス流量比を調整し、Ｇｅ発光層２０７中のｎ型不純物濃度が少なくとも１×１０^１９ｃｍ^−３以上となるように、ガス流量を調整する。ｎ型多結晶Ｓｉ層２０８はＧＦＡＥ法によるＧｅ発光層２０７の埋め込み選択成長後に全面に堆積し、その後パターニングを行って図１４に示す構造となる。ｎ型多結晶Ｓｉ層２０８にドーピングされる不純物にはＡｓまたはＰを用いると良く、これらはイオン注入によってドーピングされても良いし、ＣＶＤ装置によるｎ型多結晶Ｓｉ層２０８の成膜時にドーピングされても良い。

本実施例では、ＧＦＡＥ法を用いて作製したＧｅ受光素子と同様、溝を形成する為のエッチングと、Ｇｅ表面の凸構造を解消する為のＣＭＰ処理、及び電極形成の為のパターニングが不要となり、工程数の大幅な削減が可能になる。また、Ｇｅ発光層２０７がＳｉ光導波路２０４と端面接合を形成しているため、Ｇｅ発光層２０７で発生した光を高効率でＳｉ光導波路２０４中に入射することが可能となる。

本実施例では、発光層２０７にＧｅを用いたが、Ｓｉとの混晶であるＳｉＧｅを用いても良い。発光層にはＳｉを結晶に多少含ませることで、Ｓｉ光導波路層２０４との格子不整合量を軽減することが出来、結晶欠陥密度低減の観点で多少有利となる。この場合、発光層のＧｅの組成比は用いる光の波長によって決定する。波長１５５０ｎｍの光を利用する場合は、Ｇｅ組成を９０％〜１００％に設計し、波長１３００ｎｍの光を利用する場合は、Ｇｅ組成を７０％〜９０％に設計すると長波長の光通信でも発光強度を保つことが出来る。また、本実施例では絶縁膜としてＳｉＯ_２膜を用いたが、他の絶縁膜を使用しても良い。

さらに、本実施例では、発光素子下層をｐ型、上層をｎ型としたが、発光素子下層をｎ型、上層をｐ型としてもなんら問題はない。

第４の実施例に関わる半導体装置の製造方法及び半導体装置を下記に示す。本実施例は、実施例１で示したＳｉ基板中への溝形成及びＳｉＧｅ層埋め込み成長技術を用いた、歪みＳｉ−ＭＯＳＦＥＴの具体的な素子構造の製造方法及びその構造に関して記す。

図１５〜図１８は、本実施例における歪みＳｉ−ＭＯＳＦＥＴの製造方法を示す断面図である。上記図を用いて、本実施例における半導体装置の具体的な製造方法を説明する。

（ａ）ゲート電極の形成
Ｓｉ支持基板３０１上に埋め込みＳｉＯ_２層３０２とＳＯＩ層３０３を有するＳＯＩ基板上に、ゲート絶縁膜３０４と多結晶Ｓｉ層３０５とＳｉＯ_２層３０６を順に堆積し、レジストを用いたパターニングを行った後にドライエッチングを行ってＳＯＩ層３０３を露出することで、図１５に示す構造を得る。ここで、ＳＯＩ基板はＳＯＩ層３０３の膜厚が１０ｎｍ〜５０ｎｍ程度である基板を用いる。本実施例では、ゲート絶縁膜３０４として熱酸化或いはＣＶＤ法を用いて堆積したＳｉＯ_２とする例を示すが、酸化ハフニウム（ＨｆＯ_２）等の高誘電率膜を用いても良い。

（ｂ）側壁絶縁膜（サイドウォール）の形成
次いで、図１５に示す構造上に全面にＳｉＯ_２層３０７と酸窒化シリコン（ＳｉＯＮ）等の絶縁膜３０８を堆積し、異方性のドライエッチングを行い、ＳＯＩ層３０３の表面を露出させる。上記工程により、多結晶Ｓｉ層３０５の側壁絶縁膜が形成され、図１６の構造を得る。

（ｃ）ＳｉＧｅ層の形成
次に、ＣＶＤ装置を用い、実施例１で示したＧＦＡＥ法にて、ＳＯＩ層３０３中への溝形成とＳｉＧｅ層３０９，３１０の埋め込み選択成長を同一装置内で連続して行い、図１７の構造を得る。ここで、ＳｉＧｅ層３０９，３１０の成長時にｐ型不純物のドーピングを行い、ＳｉＧｅ層３０９，３１０がそれぞれソース領域とドレイン領域を形成するようにする。ＳｉＧｅ層３０９，３１０の成長条件は、実施例１に示した条件と同様、例えば５５０℃〜７００℃の成長温度にて成膜し、ガス流量比を調整してＧｅ組成を１０％〜５０％に設計する。Ｓｉ中に形成する溝の深さは１０ｎｍ〜５０ｎｍの範囲となるようにＧｅ犠牲層の膜厚を調整する。本実施例では、溝底でのＳＯＩ層３０３の残膜が少なくとも５ｎｍ以上残るように溝深さの調整を行った。尚、この場合のＳｉＯ_２側壁３０７下部における水平方向のサイドエッチング量は溝深さに対して少なくとも１０分の１倍以上かつ１倍以下となることを確認した。本実施例では、ＳｉＧｅ層３０９，３１０は溝を平坦に埋め込んだ場合を図１７に示したが、溝を埋め込んだ後にＳｉＧｅ層を１０ｎｍ〜５０ｎｍ連続して成膜しても良い。ｐ型不純物のドーピングは水素希釈されたジボラン（Ｂ_２Ｈ_６）を用い、ＳｉＧｅ層の原料ガスであるＳｉＨ_４とＧｅＨ_４と同時に装置内に流入した。ｐ型不純物であるボロン（Ｂ）の濃度は約１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３となるようにガス流量を調整する。

上記埋め込みソース・ドレイン領域を形成した後は、非特許文献４に開示された歪みＳｉ−ＭＯＳＦＥＴの製造方法と同様、ＨＦ水溶液を用いたウェットエッチングにより多結晶Ｓｉ層３０５上のＳｉＯ_２層３０６を除去し、ソース領域ＳｉＧｅ層３０９上、ドレイン領域ＳｉＧｅ層３１０上、及び多結晶Ｓｉ層３０５上に金属混晶層３１１，３１２を形成する。その後、絶縁膜３１３を堆積して電極領域を開口した後、金属層３１５，３１４を形成して図１８に示す歪みＳｉ−ＭＯＳＦＥＴ構造が完成する。

本実施例では、ＧＦＡＥ法によりＳｉＧｅ埋め込み層３０９，３１０を形成している為、上記ＳｉＧｅ埋め込み領域を酸化濃縮法により形成していた非特許文献４に比べて、上記領域を形成する為の熱負荷を大幅に減らす事が出来る。即ち、非特許文献４の酸化濃縮法では上記ＳｉＧｅ埋め込み領域の形成には少なくとも９５０℃、４０分の熱処理が必要だったのに対し、本手法は約６５０℃〜７００℃の温度条件下で熱処理時間５分〜１０分で上記埋め込み領域を形成することが出来る。また、ソース・ドレイン領域はＳｉＧｅ層３０９，３１０をエピタキシャル成長する際に不純物をドーピングすることで形成することが出来る為、イオン注入法にてソース・ドレイン領域を形成していた非特許文献４に比べて不純物分布をより厳密に制御することが出来、トランジスタの高性能化が可能になる。また、イオン注入法を用いる従来例に比べて活性化アニールが不要となり、熱負荷を更に軽減することが出来る。本実施例におけるＳｉＧｅ埋め込みソース・ドレイン領域の形成方法を、非特許文献４から類推出来る別の手法、即ちドライエッチング等で溝を形成した後に不純物を添加したＳｉＧｅ層を埋め込み成長する手法を比較をした場合、下記の利点を見出すことが出来る。歪みＳｉ−ＭＯＳＦＥＴはトランジスタの高速性及び低容量性を可能にする為、ＳＯＩ層３０３の膜厚は１０ｎｍ〜１００ｎｍと薄い。この為、ドライエッチングまたはアルカリ系エッチング液を用いたウェットエッチングでは溝深さの制御が困難である。一方、ＧＦＡＥ法によりＳＯＩ層３０３に溝を形成する場合は、溝深さはＧｅ犠牲層の膜厚で調整出来、上記Ｇｅ犠牲層の膜厚はｎｍオーダーでの制御が可能な為、溝の深さを高精度に制御することが出来る。

上述したように、本実施例によれば、歪みＳｉ−ＭＯＳＦＥＴにおいて、従来手法に比べて熱負荷を大幅に低減した製造方法の提供が可能となる。また、埋め込みＳｉＧｅ層へのドーピングはエピタキシャル成長時の不純物添加により行う為、ソース・ドレイン領域の不純物分布を高精度に規定することが出来、トランジスタの高性能化をもたらす事が可能となる。

尚、本実施例では、ｐ型Ｓｉ−ＭＯＳＦＥＴの例を示したが、ｎ型Ｓｉ−ＭＯＳＦＥＴを製造する場合にも同様の効果を得ることが出来る。この場合、ｎ型ＳｉＧｅ中に添加する不純物はＡｓまたはＰを用い、ドーピングガスには水素またはヘリウムで希釈されたＡＨ_３またはＰＨ_３を用いると良い。

また、本実施例では、ＳＯＩ層３０３中にＳｉＧｅ層から成るソース・ドレイン領域を形成する例を開示したが、溝を形成する下地はＧｅ基板またはＧｅ層がＳｉＯ_２層を介してＳｉ支持基板上に形成されたＧＯＩ（Germanium on Silicon）基板、またはＳｉ基板上に形成されたＳｉＧｅ層であっても良く、Ｇｅ層またはＳｉＧｅ層中に溝を形成しても良い。

第５の実施例では、これまでの実施例で開示したＧｅ受光素子及びＧｅ発光素子を、Ｓｉを用いた光導波路及び光変調器と共にＳｉ基板上に集積し、更に各素子の電極にＬＳＩを接続して、ＬＳＩに搭載した回路により各光素子を駆動する、光・電子集積チップの例を開示する。

図１９に第５の実施例に係る光・電子集積チップの概略図を示す。
ＳＯＩ基板１００１上に、実施例２に示したＧｅ受光素子１００２と、Ｓｉからなる光変調器１００３と、実施例３で開示したＧｅ発光素子１００４が形成され、それぞれがＳＯＩ層からなる光導波路１００５で結合されている。光導波路１００５には光ファイバ１００６が結合しており、ＳＯＩ基板１００１外部との光信号の送受信が可能な構造を成している。また、ＳＯＩ基板１００１上には、ＬＳＩチップ１００８が搭載されている。ＬＳＩチップ１００８はＧｅ受光素子１００２と光変調器１００３、更にＧｅ発光素子１００４上の金属電極１００７と接続されており、Ｇｅ発光素子１００４と光変調器１００３を駆動するドライバ回路、及びＧｅ受光素子１００２の信号を受ける増幅回路等が組み込まれている。

本実施例は、成熟した微細化技術を有し、且つ汎用性に優れるＳｉのＬＳＩを光の送受信が可能なＳｉ基板に集積することで、大容量の情報通信を可能にする光通信機器の小型化及び低価格化を実現可能である。また、情報量の増加とともに増大する消費電力が問題となっている、サーバ等の大容量の情報機器のボード間通信等に適用することにより、大幅な低消費電力化が可能となる。

また、図１９に示したＳＯＩ層１００５上に、実施例４で示した歪みＳｉ−ＭＯＳＦＥＴを搭載することも出来る。この場合、歪みＳｉ−ＭＯＳＦＥＴを用いたドライバ回路等を光デバイスと同一チップ上に積層することが出来、光・電子集積チップの一層の小型化及び低消費電力化を実現することが出来る。

尚、図１９で示した実施例はあくまで概略図であり、図１９に示す素子間の結合、光ファイバとの結合等は、本実施例を適用するシステム等に応じて広範な自由度を以て適宜設計可能なものとする。また、本実施例ではＧｅ受光素子１００２とＧｅ発光素子１００４を同時にＳＯＩ基板上１００１に搭載しているが、Ｇｅ受光素子１００２のみをＳＯＩ基板上１００１に搭載し、発光素子は化合物半導体のレーザ等を用いても良い。

１…シリコン基板
２…二酸化シリコン層
２ａ…庇
３…単結晶ゲルマニウム層
４…単結晶シリコン・ゲルマニウム層
５…開口部
６…溝
１０１…シリコン基板
１０２…二酸化シリコン層
１０３…二酸化シリコン層
１０４…単結晶シリコン層
１０５…高濃度ｐ型単結晶シリコン領域
１０６…低濃度ｐ型単結晶シリコン領域
１０７…二酸化シリコン層
１０８…単結晶ゲルマニウム層
１０９…ｎ型単結晶ゲルマニウム層
１１０…窒化チタン層
１１１…アルミニウム層
２０１…シリコン基板
２０２…二酸化シリコン層
２０３…二酸化シリコン層
２０４…ｐ型単結晶シリコン層
２０５…高濃度p型単結晶シリコン領域
２０６…二酸化シリコン層
２０７…ｎ型単結晶ゲルマニウム層
２０８…ｎ型多結晶シリコン層
２０９…窒化チタン層
２１０…アルミニウム層
３０１…シリコン基板
３０２…二酸化シリコン層
３０３…単結晶シリコン層
３０４…二酸化シリコン層
３０５…多結晶シリコン層
３０６…二酸化シリコン層
３０７…二酸化シリコン層
３０８…酸窒化シリコン層
３０９…ｐ型単結晶シリコン・ゲルマニウム層
３１０…ｐ型単結晶シリコン・ゲルマニウム層
３１１…シリコン・ゲルマニウム／金属混晶層
３１２…多結晶シリコン／金属混晶層
３１３…二酸化シリコン層
３１４…金属電極
４０１…シリコン基板
４０２…二酸化シリコン層
４０３…単結晶シリコン層
４０４…単結晶ゲルマニウム層
４０５…ｎ型単結晶ゲルマニウム層
４０６…高濃度ｐ型単結晶シリコン領域
４０７…二酸化シリコン層
４０８…金属電極
５０１…ｐ型シリコン基板
５０２…二酸化シリコン層
５０３…ｎ型単結晶ゲルマニウム層
５０４…高濃度ｎ型多結晶シリコン層
５０５…チタン層
５０６…アルミニウム層
６０１…シリコン基板
６０２…二酸化シリコン層
６０３…単結晶シリコン層
６０４…単結晶ゲルマニウム層
６０５…二酸化シリコン層
６０６…ｐ型単結晶ゲルマニウム領域
６０７…ｎ型単結晶ゲルマニウム領域
６０８…金属電極
７０１…シリコン基板
７０２…ｐ型単結晶シリコン領域
７０３…単結晶シリコン層
７０４…単結晶シリコン・ゲルマニウム層
７０５…単結晶ゲルマニウム層
７０６…ｎ型単結晶シリコン層
７０７…二酸化シリコン層
７０８…二酸化シリコン層
７０９…ｎ型多結晶シリコン層
７１０…金属電極
８０１…シリコン基板
８０２…二酸化シリコン層
８０３…単結晶シリコン層
８０４…二酸化シリコン層
８０５…多結晶シリコン層
８０６…二酸化シリコン層
８０７…酸窒化シリコン層
８０８…ｐ型単結晶シリコン・ゲルマニウム層
８０９…ｐ型単結晶シリコン・ゲルマニウム層
８１０…シリコン・ゲルマニウム／金属混晶層
８１１…多結晶シリコン／金属混晶層
８１２…二酸化シリコン層
８１３…金属電極
８１４…二酸化シリコン層
９０１…シリコン基板
９０２…二酸化シリコン層
９０３…単結晶ゲルマニウム層
１００１…ＳＯＩ（Silicon on Insulator）基板
１００２…ゲルマニウム受光素子
１００３…シリコン光変調器
１００４…ゲルマニウム発光素子
１００５…シリコン光導波路
１００６…光ファイバ
１００７…金属電極
１００８…ＬＳＩチップ

Claims (12)

1. 半導体装置の製造方法は、
   （ａ）半導体基板を準備する工程と、
   （ｂ）前記半導体基板上に、第１の絶縁膜を形成し、前記第１の絶縁膜に第１の開口部を形成する工程と、
   （ｃ）前記半導体基板の主成分を成す元素とは異なる元素をその一部に含む半導体犠牲層を前記第１の開口部内に選択的にエピタキシャル成長する工程と、
   （ｄ）前記半導体犠牲層と前記半導体犠牲層直下の前記半導体基板の一部をエッチングガスによる気相エッチングにて除去し、前記第１の開口部に前記第１の絶縁膜からなる庇を有する第１の溝を形成する工程と、
   を有し、
   前記工程（ｃ）および前記工程（ｄ）が同一装置内で連続して行われる。
2. 請求項１に記載の半導体装置の製造方法において、
   前記第１の溝の底部には前記半導体基板の（１００）面が露出し、前記第１の溝の側壁は前記半導体基板の（１１１）面を含む面で構成されている、。
3. 請求項１または請求項２に記載の半導体装置の製造方法において、
   前記第１の絶縁膜から成る庇の水平方向の長さは、前記第１の溝の深さに対して１０分の１倍以上且つ１倍以下である。
4. 請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法は、さらに、
   （ｅ）前記第１の溝内に、前記半導体基板の主成分を成す元素とは異なる元素をその一部に含む第１の半導体層を選択的にエピタキシャル成長する工程
   を有し、
   前記第１の半導体層は前記第１の溝の内部において前記半導体基板の側壁の全面と前記第１の絶縁膜の下部表面の少なくとも一部を覆うように成膜条件が調整され、
   前記工程（ｃ）、前記工程（ｄ）および前記工程（ｅ）が同一装置内で連続して行われる。
5. 請求項４に記載の半導体装置の製造方法は、さらに、
   （ｆ）前記工程（ｅ）の後に、前記第１の開口部をマスクとして不純物のイオン注入を行い前記第１の半導体層の上部に第２導電型の第２の電極領域を形成する工程と、
   （ｇ）前記第２導電型の第２の電極領域上に金属層を堆積し、前記第１の開口部内に前記第２導電型の第２の電極領域と金属領域の接合を形成する工程と、
   を有し、
   前記工程（ａ）は、前記第１の溝形成時に溝底部に露出した表面が第１導電型となるように不純物を添加して第１導電型の第１の電極領域を形成する工程を含む。
6. 請求項５に記載の半導体装置の製造方法において、
   前記第１の半導体層が受光機能を有し、前記半導体装置がフォトダイオードとなる。
7. 請求項４に記載の半導体装置の製造方法は、さらに、
   （ｈ）前記第２導電型の第１の半導体層上に第２導電型の第１の半導体多結晶層を堆積する工程と、
   （ｉ）前記第１の開口部内の第１の半導体多結晶層上に金属電極を形成する工程と、
   を有し、
   前記工程（ａ）は、前記第１の溝を取り囲む部分が第１導電型となるように不純物を添加して第１導電型の第１の電極領域を形成する工程を含み、
   前記工程（ｅ）において、不純物を添加し、前記第１の半導体層を第２導電型とする。
8. 請求項７に記載の半導体装置の製造方法において、
   前記第１の半導体層が発光機能を有し、前記半導体装置が発光ダイオードとなる。
9. 請求項４に記載の半導体装置の製造方法は、さらに、
   （ｊ）前記第１の溝を形成する領域以外の領域において、第２の絶縁膜を前記半導体基板上に形成する工程と、
   （ｋ）第２の半導体多結晶層を前記第２の絶縁膜上に形成する工程と、
   を有し、
   前記工程（ｅ）において、不純物を添加し、前記第１の半導体層を第１導電型とし、
   前記第２の半導体多結晶層が金属酸化膜半導体電界効果トランジスタのゲートを成し、
   前記第１の半導体層が電界効果型トランジスタのソース及びドレインとしての機能を有する。
10. 請求項１から請求項９のいずれか１項に記載の半導体装置の製造方法において、
    前記半導体犠牲層は単結晶ゲルマニウムまたは単結晶シリコン・ゲルマニウムから成り、前記第１の半導体層は単結晶ゲルマニウムまたは単結晶シリコン・ゲルマニウムから成る。
11. 請求項１から請求項１０のいずれか１項に記載の半導体装置の製造方法において、
    前記半導体基板は、シリコン支持基板と、前記シリコン支持基板上に形成された二酸化シリコン層と、前記二酸化シリコン上に形成されたシリコン層からなる。
12. 請求項１から請求項３および請求項９のいずれか１項に記載の半導体装置の製造方法において、
    前記半導体基板は、シリコン支持基板と、前記シリコン支持基板上に形成された二酸化シリコン層と、前記二酸化シリコン上に形成されたゲルマニウム層からなる。

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