CN111430499A - 光电集成器件及其制备方法 - Google Patents

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Abstract

本发明涉及一种光电集成器件及其制备方法。该制备方法包括：选取衬底；在所述衬底上依次生长p掺杂Ge埋层、第一本征Ge层、本征GeSn层和第二本征Ge层、n掺杂Ge层、n掺杂Si层和保护层；刻蚀第一指定区域分别形成LED及探测器的负电极区域；刻蚀第二指定区域分别形成LED和探测器的正电极区域、锥形波导及所述锥形波导两侧的隔离沟槽；在所述锥形波导上生长覆盖层；在所述覆盖层锥形波导的整个表面生长压应力氮化硅膜；所述探测器整个表面生长张应力氮化硅膜；生长金属电极最终制备出所述光电集成器件。本发明利用Si基改性Ge材料，形成Si衬底上发光器件、波导以及探测器件的同层单片光电集成器件，器件结构新颖、器件集成度高、工艺成本低。

Description

光电集成器件及其制备方法
技术领域
本发明涉及集成电路技术领域，特别涉及一种光电集成器件及其制备方法。
背景技术
随着光通信技术的不断发展，单片光电集成为未来计算机和通信领域高性能、低功耗光电集成电路的重要解决方案。在光学器件、电学器件以及光电集成领域，Ⅲ-Ⅴ族半导体材料已经有了相当广泛的应用，但是，其与现有的Si工艺不兼容、生产成本高和工艺周期较长，制约着其进一步的发展。因此，寻找与当前Si工艺相兼容，光电性能良好的新材料成为半导体领域关注的新热点。
Ge与Si同属IV族半导体，与Si工艺兼容。同时，其间接带隙禁带宽度为0.664eV，直接带隙禁带宽度为0.8eV，二者能量差仅为136meV。这样的能带结构稍加改性，极有可能演绎出单片光电集成所需要的材料。而事实上也确实如此，研究表明，通过改性作用，间接带隙型Ge半导体可转化为直接带隙型改性Ge。直接带隙型改性Ge相较于Ge半导体，载流子辐射复合效率高，应用于发光器件(如LED、激光器)时器件发光效率显著提升；改性Ge由于其能级分裂、有效质量减小，载流子迁移率相较Ge载流子迁移率更高，其还可将其应用于电子器件。
Si基改性Ge薄膜可在同层实现发光器件、波导以及探测器件的集成，形成光电集成器件，但是，如何制备光电集成器件并调制光电集成器件中发光器件、波导以及探测器的能带结构成为亟待解决的问题。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种光电集成器件及其制备方法。
具体地，本发明一个实施例提出的一种光电集成器件的制备方法，包括：
选取衬底；
在所述衬底上生长p掺杂Ge埋层；
在所述p掺杂Ge埋层上依次生长第一本征Ge层、本征GeSn层和第二本征Ge层；
在所述第二本征Ge层上依次生长n掺杂Ge层、n掺杂Si层和保护层；
刻蚀第一指定区域的所述保护层、所述n掺杂Si层、所述n掺杂Ge层和所述第二本征Ge层，形成LED及探测器的负电极区域；
刻蚀第二指定区域的所述本征GeSn层和所述第一本征Ge层，形成LED和探测器的正电极区域、锥形波导及所述锥形波导两侧的隔离沟槽；
在所述隔离沟槽中生长隔离层并刻蚀所述隔离层；
在所述锥形波导上生长覆盖层；
在所述覆盖层的表面以及所述覆盖层和所述锥形波导的侧面生长压应力氮化硅膜；
在所述探测器的正负电极区域的表面和所述探测器的负电极区域的侧面生长张应力氮化硅膜；
在所述LED的正负电极区域和所述张应力氮化硅膜上生长金属并刻蚀形成金属电极，最终制备出所述光电集成器件。
在本发明的一个实施例中，在所述p掺杂Ge埋层上依次生长第一本征Ge层、本征GeSn层和第二本征Ge层，包括：
在275℃～325℃温度下，利用CVD工艺在所述p掺杂Ge埋层上生长厚度为40～50nm的第一本征Ge层；
在350℃温度下，利用减压CVD工艺在所述第一本征Ge层上生长厚度为250nm的本征GeSn层；其中，所述本征GeSn层中Sn组份的含量为8％；
在275℃～325℃温度下，利用CVD工艺在所述本征GeSn层上生长厚度为40～50nm的第二本征Ge层。
在本发明的一个实施例中，在所述第二本征Ge层上依次生长n掺杂Ge层、n掺杂Si层和保护层，包括：
在160℃温度下，利用CVD工艺在所述第二本征Ge层上生长厚度为100nm、掺杂浓度为3×1019cm-3的n掺杂Ge层；
在275℃～325℃温度下，利用CVD工艺在所述n掺杂Ge层上生长厚度为100nm、掺杂浓度为1020cm-3的n掺杂Si层；
利用LPCVD工艺在所述n掺杂Si层上生长厚度为10nm的SiO2保护层。
在本发明的一个实施例中，刻蚀第一指定区域的所述保护层、所述n掺杂Si层、所述n掺杂Ge层和所述第二本征Ge层分别形成LED及探测器的负电极区域，包括：
利用干法刻蚀工艺，采用HF刻蚀第一指定区域的所述保护层和所述n掺杂Si层；
利用干法刻蚀工艺，采用浓度比为1：2.5：10的HF：HNO3：CH3COOH，继续刻蚀第一指定区域的所述n掺杂Ge层和所述所述第二本征Ge层分别形成LED及探测器的负电极区域。
在本发明的一个实施例中，刻蚀第二指定区域的所述本征GeSn层和所述第一本征Ge层分别形成LED和探测器的正电极区域、锥形波导及所述锥形波导两侧的隔离沟槽，包括：
利用干法刻蚀工艺，采用浓度比为1：2.5：10的HF：HNO3：CH3COOH，刻蚀第二指定区域的所述本征GeSn层和所述第一本征Ge层，直至刻蚀至所述p掺杂Ge埋层表面，分别形成LED和探测器的正电极区域、锥形波导及所述锥形波导两侧的隔离沟槽。
在本发明的一个实施例中，在所述覆盖层的表面以及所述覆盖层和所述锥形波导的侧面生长压应力氮化硅膜，包括：
在400℃～450℃温度下，利用PECVD工艺，采用250mTorr的反应压强、200W的反应功率、硅烷与氨气流量比为2的反应气体，在所述覆盖层的表面以及所述覆盖层和所述锥形波导的侧面生长厚度为10～20nm的压应力氮化硅膜。
在本发明的一个实施例中，所述压应力氮化硅膜中施加的压应力与反应温度、反应压强、低频频率和反应气体的关系满足：
Tc＝-1.0×T-463.6；
Tc＝1.03×P-1363.5；
Tc＝-0.7×F-813.4；
Tc＝24×X2-167×X-560；其中，Tc表示所述压应力氮化硅膜中施加的压应力，T表示反应温度，P表示反应压强，F表示低频频率，X表示反应气体流量比。
在本发明的一个实施例中，在所述探测器的正负电极区域的表面和所述探测器的负电极区域的侧面生长张应力氮化硅膜，包括：
利用PECVD工艺，采用1700mTorr的反应压强、250W的反应功率、硅烷与氨气流量比为0.75的反应气体，在所述探测器的正负电极区域的表面和所述探测器的负电极区域的侧面生长厚度为10～20nm的张应力氮化硅膜。
在本发明的一个实施例中，所述张应力氮化硅膜中施加的张应力与反应温度、反应压强、射频功率和反应气体的关系满足：
Ts＝1.2×T-34.1；
Ts＝0.3×P-28.5；
Ts＝(-2.48×10-6)×R2+0.26×R+134.1；
Ts＝-265.4×X2+574.6×X+140.3；其中，Ts表示所述张应力氮化硅膜中施加的张应力，T表示反应温度，P表示反应压强，R表示射频功率，X表示反应气体流量比。
本发明另一个实施例提出的一种光电集成器件，所述光电集成器件上述实施例任一项所述的方法制备形成。
本发明的有益效果如下：
本发明利用Si基改性Ge材料，形成Si衬底上发光器件、波导以及探测器件的同层单片光电集成器件，器件结构新颖、器件集成度高、工艺成本低。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种光电集成器件的制备方法的流程示意图；
图2a～图2n为本发明实施例提供的一种光电集成器件的制备工艺示意图；
图2o为本发明实施例提供的图2i所示的光电集成器件制备工艺俯视图；
图2p为本发明实施例提供的图2j所示的光电集成器件制备工艺俯视图；
图2q为本发明实施例提供的图2k所示的光电集成器件制备工艺俯视图；
图2r为本发明实施例提供的图2l所示的光电集成器件制备工艺俯视图；
图2s为本发明实施例提供的图2l所示的光电集成器件制备工艺侧视图；
图2t为本发明实施例提供的图2m所示的光电集成器件制备工艺俯视图；
图2u为本发明实施例提供的图2m所示的光电集成器件制备工艺侧视图；
图2v为本发明实施例提供的图2n所示的光电集成器件制备工艺俯视图；
图3为本发明实施例提供的一种光电集成器件的示意图；
图4为本发明实施例提供的隔离层在不同厚度下的透射度仿真图；
图5为本发明实施例提供的具有覆盖层的集成器件与无覆盖层的集成器件的透射度仿真图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参见图1，图1为本发明实施例提供的一种光电集成器件的制备方法的流程示意图。该方法包括如下步骤：
步骤a、选取衬底；
步骤b、在所述衬底上生长p掺杂Ge埋层；
步骤c、在所述p掺杂Ge埋层上依次生长第一本征Ge层、本征GeSn层和第二本征Ge层；
步骤d、在所述第二本征Ge层上依次生长n掺杂Ge层、n掺杂Si层和保护层；
步骤e、刻蚀第一指定区域的所述保护层、所述n掺杂Si层、所述n掺杂Ge层和所述第二本征Ge层分别形成LED及探测器的负电极区域；
步骤f、刻蚀第二指定区域的所述本征GeSn层和所述第一本征Ge层分别形成LED和探测器的正电极区域、锥形波导及所述锥形波导两侧的隔离沟槽；
步骤g、在所述隔离沟槽中生长隔离层并刻蚀所述隔离层；
步骤h、在所述锥形波导上生长覆盖层；
步骤i、在所述覆盖层的表面以及所述覆盖层和所述锥形波导的侧面生长压应力氮化硅膜；
步骤j、在所述探测器的正负电极区域的表面和所述探测器的负电极区域的侧面生长张应力氮化硅膜；
步骤k、在所述LED的正负电极区域和所述张应力氮化硅膜上生长金属并刻蚀形成金属电极最终制备出所述光电集成器件。
其中，对于步骤c，可以包括：
在275℃～325℃温度下，利用CVD工艺在所述p掺杂Ge埋层上生长厚度为40～50nm的第一本征Ge层；
在350℃温度下，利用减压CVD工艺在所述第一本征Ge层上生长厚度为250nm的本征GeSn层；其中，所述本征GeSn层中Sn组份的含量为8％；
在275℃～325℃温度下，利用CVD工艺在所述本征GeSn层上生长厚度为40～50nm的第二本征Ge层。
其中，对于步骤d，可以包括：
在160℃温度下，利用CVD工艺在所述第二本征Ge层上生长厚度为100nm、掺杂浓度为3×1019cm-3的n掺杂Ge层；
在275℃～325℃温度下，利用CVD工艺在所述n掺杂Ge层上生长厚度为100nm、掺杂浓度为1020cm-3的n掺杂Si层；
利用LPCVD工艺在所述n掺杂Si层上生长厚度为10nm的SiO2保护层。
其中，对于步骤e，可以包括：
利用干法刻蚀工艺，采用HF刻蚀第一指定区域的所述保护层和所述n掺杂Si层；
利用干法刻蚀工艺，采用浓度比为1：2.5：10的HF：HNO3：CH3COOH，继续刻蚀第一指定区域的所述n掺杂Ge层和所述所述第二本征Ge层分别形成LED及探测器的负电极区域。
其中，对于步骤f，可以包括：
利用干法刻蚀工艺，采用浓度比为1：2.5：10的HF：HNO3：CH3COOH，刻蚀第二指定区域的所述本征GeSn层和所述第一本征Ge层，直至刻蚀至所述p掺杂Ge埋层表面，分别形成LED和探测器的正电极区域、锥形波导及所述锥形波导两侧的隔离沟槽。
其中，对于步骤i，可以包括：
在400℃～450℃温度下，利用PECVD工艺，采用250mTorr的反应压强、200W的反应功率、硅烷与氨气流量比为2的反应气体，在所述覆盖层的表面以及所述覆盖层和所述锥形波导的侧面生长厚度为10～20nm的压应力氮化硅膜。
其中，对于步骤i中所述压应力氮化硅膜中施加的压应力与反应温度、反应压强、低频频率和反应气体的关系满足：
Tc＝-1.0×T-463.6；
Tc＝1.03×P-1363.5；
Tc＝-0.7×F-813.4；
Tc＝24×X2-167×X-560；其中，Tc表示所述压应力氮化硅膜中施加的压应力，T表示反应温度，P表示反应压强，F表示低频频率，X表示反应气体流量比。
其中，对于步骤j，可以包括：
利用PECVD工艺，采用1700mTorr的反应压强、250W的反应功率、硅烷与氨气流量比为0.75的反应气体，在所述探测器的正负电极区域的表面和所述探测器的负电极区域的侧面生长厚度为10～20nm的张应力氮化硅膜。
其中，对于步骤j中所述张应力氮化硅膜中施加的张应力与反应温度、反应压强、射频功率和反应气体的关系满足：
Ts＝1.2×T-34.1；
Ts＝0.3×P-28.5；
Ts＝(-2.48×10-6)×R2+0.26×R+134.1；
Ts＝-265.4×X2+574.6×X+140.3；其中，Ts表示所述张应力氮化硅膜中施加的张应力，T表示反应温度，P表示反应压强，R表示射频功率，X表示反应气体流量比。
本实施例通过控制本征GeSn层中Sn组份的含量形成Si基改性Ge材料，并通过在Si基改性Ge材料上施加应力调节能带结构，形成基于Si衬底上发光器件、波导以及探测器件的同层单片光电集成器件，器件结构新颖、器件集成度高、工艺成本低；
实施例二
请参见图2a～图2n，图2a～图2n为本发明实施例提供的一种光电集成器件的制备工艺示意图，在上述实施例的基础上，本实施例将较为详细地对本发明提出的光电集成器件的制备工艺进行详细介绍。该方法包括：
S101、衬底选取
如图2a所示，选取p+硅(Si)衬底片01为初始材料，掺杂浓度为1018cm-3；
S102、埋层生长
如图2b所示，在330℃温度下，利用化学气相沉淀(Chemical VaporDeposition,简称CVD)在衬底上外延生长厚度为50nm、掺杂浓度为1020cm-3的p++掺杂Ge埋层02；
S103、第一本征Ge层生长
如图2c所示，在275℃～325℃温度下，利用CVD工艺在p++掺杂Ge埋层02上生长厚度为40～50nm的第一本征Ge层03；
S104、本征GeSn层生长
如图2d所示，在350℃温度下，利用减压CVD工艺在第一本征Ge层03上生长厚度为250nm的本征GeSn层04，控制Sn组份为8％，在200～800℃温度下循环热退火，使其改性实现直接带隙；
S105、第二本征Ge层生长
如图2e所示，在275℃～325℃温度下，利用CVD工艺在本征GeSn层04上生长厚度为40～50nm的第二本征Ge层05；
S106、n掺杂Ge层生长
如图2f所示，在160℃温度下，利用CVD工艺在第二本征Ge层05上外延生长厚度为100nm、掺杂浓度为3×1019cm-3的n+掺杂Ge层06；
S107、顶层生长
如图2g所示，在275℃～325℃下,利用CVD工艺在n+掺杂Ge层06外延生长厚度为100nm、掺杂浓度为1020cm-3的n++掺杂Si层07；
S108、保护层生长
如图2h所示，利用低压化学气相淀积(Low Pressure ChemicalVaporDeposition,简称LPCVD)的方法在n++掺杂Si层07表面淀积厚度为10nm的二氧化硅(SiO2)层08；
S109、刻蚀
如图2i和图2o所示，图2o为本发明实施例提供的图2i所示的光电集成器件制备工艺俯视图；首先利用干法刻蚀工艺通入HF刻蚀第一指定区域的二氧化硅层08和n++掺杂Si层07；其次利用干法刻蚀工艺，采用浓度比为1：2.5：10的HF：HNO3：CH3COOH刻蚀n+掺杂Ge层06和第二本征Ge层05，分别形成LED的负电极区域081及探测器的负电极区域082；最后利用干法刻蚀工艺，采用浓度比为1：2.5：10的HF：HNO3：CH3COOH，刻蚀第二指定区域的本征GeSn层04和第一本征Ge层03，直至刻蚀至p++掺杂Ge埋层02表面，分别形成LED的正电极区域021和探测器的正电极区域022、锥形波导041及所述锥形波导两侧的隔离沟槽09；；其中，锥形波导的长度越长，其在传播方向的变化尺寸就越小，但并不是线性增加，随着长度的增加，损耗减小就越来越少，因此对光的传输损耗影响也就越小；
S110、隔离层生长
如图2j和图2p所示，图2p为本发明实施例提供的图2j所示的光电集成器件制备工艺俯视图；通入SiH4和O2在隔离沟槽09中淀积20nm厚的SiO2隔离层091，该SiO2隔离层对有源器件与无缘器件进行了隔离，而且起到一定的电隔离作用，有效地防止两端光电器件器件产生寄生效应；
由于SiO2隔离层在不同厚度下的透射度见下图4所示，图4为本发明实施例提供的隔离层在不同厚度下的透射度仿真图，由图4中可以看出，波长越长受界面的影响越小；基本20nm厚的SiO2隔离层对光传输的影响基本与没有隔离层时一致，对整个光传输影响很小基本可以忽略不计；当SiO2隔离层逐渐加厚时，透射率逐渐减小，而且增加相同的越厚透射率却减小的更多。因此可以得出，隔离层的厚度与透射度之间并不是线性关系，而是随着厚度的增加，透射度减小的更多。随着厚度的增加，SiO2的散射损耗和反射都越来越大导致耦合损耗增大。波长在1.75μm左右时，无SiO2层和20nm厚SiO2层的器件与波导之间的耦合效率基本为84％～85％，而SiO2厚度为50nm时的耦合效率基本为81％～82％。这说明SiO2对器件与波导之间的损耗影响还是不可忽略的。进一步的，本实施例优选的隔离层高度为20nm。
S111、覆盖层生长
如图2k和图2q所示，图2q为本发明实施例提供的图2k所示的光电集成器件制备工艺俯视图；在锥形波导041上添加覆盖层α-Si 10，添加覆盖层能够减小耦合损耗，这与光纤与器件耦合的情况基本一致，而且相对侧墙设计更能够减小损耗，因此添加覆盖层很有必要；
请参见图5，图5为本发明实施例提供的具有覆盖层的集成器件与无覆盖层的集成器件的透射度仿真图。由图5可见，有α-Si覆盖层集成器件的透射度高于无α-Si覆盖层集成器件的透射度，因此，在波导上面添加α-Si覆盖层很有必要。
S112、压应力氮化硅膜生长
如图2l、图2r和图2s所示，图2r为本发明实施例提供的图2l所示的光电集成器件制备工艺俯视图；图2s为本发明实施例提供的图2l所示的光电集成器件制备工艺侧视图；在400℃～450℃温度下，采用等离子体增强型化学汽相淀积(Plasma Enhanced ChemicalVapor Deposition,简称PECVD)，工艺条件为250mTorr的反应压强，施加一个低频功率源，200W的低频功率，硅烷(SiH4)/氨气(NH3)流量比为2的反应气体，在整个锥形波导041表面,即在覆盖层10的表面以及覆盖层10的侧面和锥形波导041的侧面(包括第一本征Ge层03和本征GeSn层04的侧面)生长厚度为10～20nm的压应力氮化硅膜11。
利用低频功率源引入高能粒子轰击，导致原子/离子结合或重新分布，即使得氮化硅膜变得具有压缩性，发生伸张/膨胀，从而在氮化硅膜中产生本征压应力，氮化硅膜包裹着锥形波导；在其他工艺条件不变的情况下，反应温度越高，形成氮化硅薄膜压应力越大，且呈一定的线性关系。在其他工艺条件不变的情况下，反应压强越高，形成氮化硅薄膜压应力越小。在其他工艺条件不变的情况下，低频功率越大，形成氮化硅薄膜压应力越大。通过氮化硅膜直接作用在锥形波导上，致密膜使锥形波导受到压应力，锥形波导的禁带宽度增大。压应力氮化硅膜中施加的压应力与反应温度、反应压强、低频频率、反应气体和能带宽度的关系满足：
Tc＝-1.0×T-463.6；
Tc＝1.03×P-1363.5；
Tc＝-0.7×F-813.4；
Tc＝24×X2-167×X-560；
Tc＝0.6+0.03×Eg-0.02×Eg2；其中，Tc表示压应力氮化硅膜中施加的压应力，T表示反应温度，P表示反应压强，F表示低频频率，X表示反应气体流量比，Eg表示能带宽度。
S113、张应力氮化硅膜生长
如图2m、图2t和图2u所示，图2t为本发明实施例提供的图2m所示的光电集成器件制备工艺俯视图；图2u为本发明实施例提供的图2m所示的光电集成器件制备工艺侧视图；在300℃～350℃下，利用PECVD，工艺条件为1700mTorr的反应压强，250W的射频功率，硅烷(SiH4)/氨气(NH3)的流量比为0.75的反应气体，在整个探测器部分表面生长厚度为10～20nm的张应力氮化硅膜12，使整个探测器部分包裹一层张应力氮化硅膜12，使该膜具有很好的一致性，利用刻蚀工艺刻选择性蚀掉指定区域的张应力氮化硅膜，如图2u所示，在探测器的正负电极区域的表面和所述探测器的负电极区域的侧面(包括探测器区域的第一本征Ge层03、本征GeSn层04、第二本征Ge层05、n+掺杂Ge层06、n++掺杂Si层07和二氧化硅层08)覆盖生长张应力氮化硅膜。
氮化硅膜包裹着探测器部分；在其他工艺条件不变的情况下，反应温度越高，形成氮化硅膜张应力越大，且呈一定的线性关系。在其他工艺条件不变的情况下，反应压强越高，形成氮化硅膜张应力越大，且呈一定的线性关系。在其他工艺条件不变的情况下，射频功率越大，形成氮化硅膜张应力越大。通过在探测器本征层两侧施加应力，致密膜使本征层两侧受到压应力，从而导致探测器中本征层沿垂直于光传输方向产生张应力，禁带宽度减小。张应力氮化硅膜中施加的张应力与反应温度、反应压强、射频功率、反应气体和禁带宽度的关系满足：
Ts＝1.2×T-34.1；
Ts＝0.3×P-28.5；
Ts＝(-2.48×10-6)×R2+0.26×R+134.1；
Ts＝-265.4×X2+574.6×X+140.3；
Ts＝0.6-0.1×Eg；其中，Ts表示张应力氮化硅膜中施加的张应力，T表示反应温度，P表示反应压强，R表示射频功率，X表示反应气体流量比，Eg表示能带宽度。
S114、金属电极生长
如图2n和图2v所示，图2v为本发明实施例提供的图2n所示的光电集成器件制备工艺俯视图；利用电子束蒸发工艺，在LED的正负电极区域和张应力氮化硅膜上生长厚度为10～20nm的金属铝，形成金属接触；利用刻蚀工艺选择性蚀掉指定区域的金属Al，形成金属电极13。具体地，如图2v所示，在LED的正电极区域的金属电极为LED的正金属电极131，在LED的负电极区域的金属电极为LED的负金属电极132；探测器的正电极区域覆盖的张应力氮化硅膜上金属电极为探测器的正金属电极133，探测器的负电极区域覆盖的张应力氮化硅膜上金属电极为探测器的负金属电极134。
进一步需要说明的是，LED的基本结构为一个PN结，正向偏置是少数载流子从结的两侧注入，因此在结的附近，有高于平衡态浓度的非平衡载流子，载流子发生复合。在载流子的复合过程中，伴随着能量释放。而半导体直接带隙导带底和价带顶之间的直接辐射复合占复合的主导地位，其是LED发光的主要原理。对于P+N+而言，由于张应力和N型重掺杂的共同作用，其能带结构变为直接带隙，发光区域为耗尽区，主要集中在耗尽区偏向于N+的一侧，对于P+IN+而言，由于增加的本征I区，从而展宽了耗尽区，增大了载流子复合区域，从而增加了发光效率，发光区域集中在耗尽区，主要集中在耗尽区偏向于N+区与I区的界面附近。当满足波导Eg>发光管Eg>探测器Eg时，光由LED部分通过波导区域传播到探测器部分。光电探测器的基本结构为一个PN结，当收到入射光信号的照射，电子和空穴受到激发后会发生跃迁，而吸收的能量决定了其跃迁的位置。半导体中，直接带隙和间接带隙之间的跃迁会对产生相应的光生电流，在外加偏压作用下，光生电流被放大，从而产生探测信号。对于P+N+探测器而言，跃迁区域在耗尽区，但由于耗尽区较窄，部分光线可能会在耗尽区以外被吸收，从而导致量子效率降低。对于P+IN+探测器而言，本征I区可以展宽耗尽区，较大的耗尽区能够增加光的吸收范围，从而增加了量子效率。因此单片光电集成中各器件(波导、发光管和探测器)有源层材料的禁带宽度关系需满足：波导Eg>发光管Eg>探测器Eg，Si基改性Ge单片同层光电集成时，各部分器件有源层材料的禁带宽度一致，为了实现单片同层光电集成，需对它们各部分的能带结构进行调制。本实施例利用氮化硅进行调制。由于氮化硅膜直接作用在波导上，致密膜使波导受到压应力，禁带宽度增大；探测器应力调制：由于氮化硅膜与本征层中间隔着n层或者p层，应力不能直接作用到本征层，而是通过本征层两侧施加应力，致密膜使本征层两侧受到压应力，从而导致探测器中本征层沿垂直于光传输方向产生张应力，禁带宽度减小。
实施例三
请参见图3，图3为本发明实施例提供的一种光电集成器件的示意图，在上述实施例的基础上，本发明还提供一种光电集成器件，其中光电集成器件由上述实施例所述的方法制备形成。
综上所述，本文中应用了具体个例对本发明光电集成器件及其制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (10)

1.一种光电集成器件的制备方法，其特征在于，包括：
选取衬底；
在所述衬底上生长p掺杂Ge埋层；
在所述p掺杂Ge埋层上依次生长第一本征Ge层、本征GeSn层和第二本征Ge层；
在所述第二本征Ge层上依次生长n掺杂Ge层、n掺杂Si层和保护层；
刻蚀第一指定区域的所述保护层、所述n掺杂Si层、所述n掺杂Ge层和所述第二本征Ge层，形成LED及探测器的负电极区域；
刻蚀第二指定区域的所述本征GeSn层和所述第一本征Ge层，形成LED和探测器的正电极区域、锥形波导及所述锥形波导两侧的隔离沟槽；
在所述隔离沟槽中生长隔离层并刻蚀所述隔离层；
在所述锥形波导上生长覆盖层；
在所述覆盖层的表面以及所述覆盖层和所述锥形波导的侧面生长压应力氮化硅膜；
在所述探测器的正负电极区域的表面和所述探测器的负电极区域的侧面生长张应力氮化硅膜；
在所述LED的正负电极区域和所述张应力氮化硅膜上生长金属并刻蚀形成金属电极，最终制备出所述光电集成器件。
2.如权利要求1所述的方法，其特征在于，在所述p掺杂Ge埋层上依次生长第一本征Ge层、本征GeSn层和第二本征Ge层，包括：
在275℃～325℃温度下，利用CVD工艺在所述p掺杂Ge埋层上生长厚度为40～50nm的第一本征Ge层；
在350℃温度下，利用减压CVD工艺在所述第一本征Ge层上生长厚度为250nm的本征GeSn层；其中，所述本征GeSn层中Sn组份的含量为8％；
在275℃～325℃温度下，利用CVD工艺在所述本征GeSn层上生长厚度为40～50nm的第二本征Ge层。
3.如权利要求1所述的方法，其特征在于，在所述第二本征Ge层上依次生长n掺杂Ge层、n掺杂Si层和保护层，包括：
在160℃温度下，利用CVD工艺在所述第二本征Ge层上生长厚度为100nm、掺杂浓度为3×1019cm-3的n掺杂Ge层；
在275℃～325℃温度下，利用CVD工艺在所述n掺杂Ge层上生长厚度为100nm、掺杂浓度为1020cm-3的n掺杂Si层；
利用LPCVD工艺在所述n掺杂Si层上生长厚度为10nm的SiO2保护层。
4.如权利要求1所述的方法，其特征在于，刻蚀第一指定区域的所述保护层、所述n掺杂Si层、所述n掺杂Ge层和所述第二本征Ge层分别形成LED及探测器的负电极区域，包括：
利用干法刻蚀工艺，采用HF刻蚀第一指定区域的所述保护层和所述n掺杂Si层；
利用干法刻蚀工艺，采用浓度比为1：2.5：10的HF：HNO3：CH3COOH，继续刻蚀第一指定区域的所述n掺杂Ge层和所述所述第二本征Ge层分别形成LED及探测器的负电极区域。
5.如权利要求1所述的方法，其特征在于，刻蚀第二指定区域的所述本征GeSn层和所述第一本征Ge层分别形成LED和探测器的正电极区域、锥形波导及所述锥形波导两侧的隔离沟槽，包括：
利用干法刻蚀工艺，采用浓度比为1：2.5：10的HF：HNO3：CH3COOH，刻蚀第二指定区域的所述本征GeSn层和所述第一本征Ge层，直至刻蚀至所述p掺杂Ge埋层表面，分别形成LED和探测器的正电极区域、锥形波导及所述锥形波导两侧的隔离沟槽。
6.如权利要求1所述的方法，其特征在于，在所述覆盖层的表面以及所述覆盖层和所述锥形波导的侧面生长压应力氮化硅膜，包括：
在400℃～450℃温度下，利用PECVD工艺，采用250mTorr的反应压强、200W的反应功率、硅烷与氨气流量比为2的反应气体，在所述覆盖层的表面以及所述覆盖层和所述锥形波导的侧面生长厚度为10～20nm的压应力氮化硅膜。
7.如权利要求6所述的方法，其特征在于，所述压应力氮化硅膜中施加的压应力与反应温度、反应压强、低频频率和反应气体的关系满足：
Tc＝-1.0×T-463.6；
Tc＝1.03×P-1363.5；
Tc＝-0.7×F-813.4；
Tc＝24×X2-167×X-560；其中，Tc表示所述压应力氮化硅膜中施加的压应力，T表示反应温度，P表示反应压强，F表示低频频率，X表示反应气体流量比。
8.如权利要求1所述的方法，其特征在于，在所述探测器的正负电极区域的表面和所述探测器的负电极区域的侧面生长张应力氮化硅膜，包括：
利用PECVD工艺，采用1700mTorr的反应压强、250W的反应功率、硅烷与氨气流量比为0.75的反应气体，在所述探测器的正负电极区域的表面和所述探测器的负电极区域的侧面生长厚度为10～20nm的张应力氮化硅膜。
9.如权利要求8所述的方法，其特征在于，所述张应力氮化硅膜中施加的张应力与反应温度、反应压强、射频功率和反应气体的关系满足：
Ts＝1.2×T-34.1；
Ts＝0.3×P-28.5；
Ts＝(-2.48×10-6)×R2+0.26×R+134.1；
Ts＝-265.4×X2+574.6×X+140.3；其中，Ts表示所述张应力氮化硅膜中施加的张应力，T表示反应温度，P表示反应压强，R表示射频功率，X表示反应气体流量比。
10.一种光电集成器件，其特征在于，所述光电集成器件由权利要求1～9任一项所述的方法制备形成。
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