CN111354837A - 一种Si基改性Ge单片同层光电集成器件的制备方法 - Google Patents

一种Si基改性Ge单片同层光电集成器件的制备方法 Download PDF

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Abstract

本发明涉及一种Si基改性Ge单片同层光电集成器件的制备方法，包括步骤：在衬底上依次生长本征Ge层、p型Ge主体层、n型掺杂Ge层、n型掺杂Si层和保护层；刻蚀保护层、n型掺杂Si层、n型掺杂Ge层和p型Ge主体层，形成隔离沟槽、第一结构、第二结构和第三结构；在隔离沟槽中制备隔离层；在第二p型Ge主体层、隔离层和本征Ge层表面淀积第一SiN膜；在第二保护层和本征Ge层表面淀积第二SiN膜；在第一保护层、本征Ge层和第二SiN膜上制备电极。本发明的光电集成器件通过SiN膜调节波导和探测器的禁带宽度，从而调制了集成器件能带关系，实现了采用同种材料制备单片光集成结构。

Description

一种Si基改性Ge单片同层光电集成器件的制备方法
技术领域
本发明属于半导体技术领域，具体涉及一种Si基改性Ge单片同层光电集成器件的制备方法。
背景技术
随着光通信技术和集成电路的不断发展，光电信号转换设备的小型化和低功耗问题 变得越来越迫切。在光学器件、电学器件以及光电集成领域，硅基材料是当前微电子工业的主体，具备十分成熟的工业基础，是光电集成材料的首选。然而，Si基光通信和光 电集成技术的急速发展迫切要求研制出与Si工艺相兼容、光电性能良好的新材料。因 此，Si基外延Ge材料应运而生。理论上Ge是间接带隙材料，然而其直接带带隙与间 接带带隙差值仅为136meV，通过张应变和n型掺杂的调节可以使其变为准直接带隙的 材料，从而提高Ge直接带的辐射复合几率。基于改性Ge的特性，Si基外延改性Ge薄 膜具有优异的光电性能，并且兼具Si衬底的优势，在Si基外延Ge集成器件领域具有 极大的应用潜力。
现有技术中对发光器件、波导和探测器的集成工艺为：利用不同的衬底材料和异质 外延材料分别制备发光器件、波导和探测器，然后对发光器件、波导和探测器三个部分进行集成来实现光电转换；这种方法工艺步骤复杂、耗时较长且集成度较低。而Si基 改性Ge薄膜在发光器件、波导以及探测器的应用上都有极大的优势，可在单片同层上 实现三者的集成，工艺简单且集成度高。
但是，虽然Si基改性Ge薄膜具备了单片同层光电集成发光器件、波导及探测器的能力，但是在集成器件及制备工艺中仍存在工艺及结构不兼容、各部分器件有源层材料 的禁带宽度及能带结构不一致的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种Si基改性Ge单片同层光电集成器件的制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种Si基改性Ge单片同层光电集成器件的制备方法，包括步骤：
S1、在衬底上依次生长本征Ge层、p型Ge主体层、n型掺杂Ge层、n型掺杂Si 层和保护层；
S2、刻蚀所述保护层、所述n型掺杂Si层、所述n型掺杂Ge层和所述p型Ge主 体层，形成隔离沟槽、第一结构、第二结构和第三结构；
其中，所述第二结构位于所述第一结构和所述第三结构之间；
所述第一结构包括：第一p型Ge主体层、第一n型掺杂Ge层、第一n型掺杂Si 层、第一保护层；
所述第二结构包括：第二p型Ge主体层；
所述第三结构包括：第三p型Ge主体层、第二n型掺杂Ge层、第二n型掺杂Si 层和第二保护层；
S3、在所述隔离沟槽中制备隔离层；
S4、在所述第二p型Ge主体层和所述隔离层表面淀积第一SiN膜；
S5、在所述第二保护层和所述本征Ge层表面淀积第二SiN膜；
S6、在所述第一保护层、所述本征Ge层和所述第二SiN膜上制备电极。
在本发明的一个实施例中，所述衬底为p型Si衬底。
在本发明的一个实施例中，步骤S1包括：
S11、在275℃～325℃温度下，利用化学气相淀积工艺在所述衬底上生长厚度为40～50nm的Ge籽晶层，形成所述本征Ge层；
S12、在500℃～600℃温度下，利用化学气相淀积工艺在所述本征Ge层上生长厚度为150～250nm的p型Ge，形成所述p型Ge主体层；
S13、在160℃温度下，利用化学气相淀积工艺在所述p型Ge主体层上生长厚度为100nm的n型掺杂Ge，形成所述n型掺杂Ge层；
S14、在275℃～325℃温度下，利用化学气相淀积工艺在所述n型掺杂Ge层上生长厚度为100nm的n型掺杂Si，形成所述n型掺杂Si层；
S15、在650～800℃温度下，利用低压等离子体增强化学气相淀积工艺在所述n型掺杂Si层上生长厚度为10nm的二氧化硅，形成保护层。
在本发明的一个实施例中步骤S2包括：
S21、利用干法刻蚀工艺，采用HF气体刻蚀所述保护层和所述n型掺杂Si层；
S22、利用湿法刻蚀工艺，采用HF/HNO3/CH3COOH溶液刻蚀所述n型掺杂Ge层 和所述p型Ge主体层，形成所述隔离沟槽、所述第一结构、所述第二结构和所述第三 结构。
在本发明的一个实施例中，所述第二p型Ge主体层的厚度为150～200nm。
在本发明的一个实施例中，所述SiO2隔离层的高度为150～250nm。
在本发明的一个实施例中，步骤S4包括：
S41、在所述第二p型Ge主体层上形成α-Si覆盖层；
S42、在所述α-Si覆盖层、所述隔离层和所述本征Ge层表面淀积所述第一SiN膜。
在本发明的一个实施例中，所述α-Si覆盖层的厚度为0～100nm。
在本发明的一个实施例中，步骤S4包括：
在反应温度为320℃～340℃、反应压强为600mTorr、低频功率为150W、反应气体硅烷/氨气流量比为2的条件下，淀积10～20nm的所述第一SiN膜。
在本发明的一个实施例中，步骤S5包括：
在反应温度为220℃～260℃、反应压强为1300mTorr、射频功率为200W、反应气体硅烷/氨气流量比为0.75的条件下，淀积10～20nm的所述第二SiN膜。
与现有技术相比，本发明的有益效果：
1、本发明通过在波导外覆盖第一SiN膜，第一SiN膜使得波导受到压应力；通过 在探测器外覆盖第二SiN膜，第二SiN膜使得探测器产生张应力；通过压应力和张应力 的作用，调节了波导和探测器的禁带宽度，使得发光器件、波导和探测器有源层材料的 禁带宽度关系Eg满足：Eg波导>Eg光源>Eg探测器，从而调制了Si基改性Ge单片同 层光电集成器件中能带关系，实现了采用同种材料制备单片光集成结构。
2、本发明直接采用p型Si作为衬底，避免采用Si作衬底再进行掺杂的步骤，结构简单，集成度高，扩大了Si基改性Ge单片同层光电集成器件的应用范围。
附图说明
图1为本发明实施例提供的一种Si基改性Ge单片同层光电集成器件的制备方法流程图；
图2a-图2l为本发明实施例提供的一种Si基改性Ge单片同层光电集成器件的制备方法示意图；
图3a-图3f为本发明实施例提供的一种Si基改性Ge单片同层光电集成器件制备过程的俯视示意图；
图4a-图4b为本发明实施例提供的第一SiN膜包裹波导和第二SiN膜包裹探测器的侧视示意图；
图5为本发明实施例提供的锥形过渡波导不同过渡长度对光传输损耗影响的仿真图；
图6为本发明实施例提供的SiO2隔离层在不同厚度下的透射度仿真图；
图7为本发明实施例提供的具有α-Si覆盖层的集成器件与无α-Si覆盖层的集成器件的透射度仿真图；
图8为本发明实施例提供的一种Si基改性Ge单片同层光电集成器件的结构示意图；
图9为本发明实施例提供的另一种Si基改性Ge单片同层光电集成器件的结构示意图；
图10a-图10c为本发明实施例提供的锥形过渡波导的形状示意图；
图11为本发明实施例提供的三种锥形过渡波导的仿真结果图；
图12a-图12b为第一SiN膜调节波导应力的原理图；
图13为第二SiN膜调节探测器应力的原理图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1、图2a-图2l、图3a-图3f和图4a-图4b，图1为本发明实施例提供的一 种Si基改性Ge单片同层光电集成器件的制备方法流程图，图2a-图2l为本发明实施例 提供的一种Si基改性Ge单片同层光电集成器件的制备方法示意图，图3a-图3f为本发 明实施例提供的一种Si基改性Ge单片同层光电集成器件制备过程的俯视示意图，图4a- 图4b为本发明实施例提供的第一SiN膜包裹波导和第二SiN膜包裹探测器的侧视示意 图；其中，采用PD-Ge(低强度张应变准直接带隙型Ge半导体)作为光源的材料，采用 第一SiN膜对波导施加外力，采用第二SiN膜对探测器施加外力，具体步骤包括：
S1、在衬底001上依次生长本征Ge层002、p型Ge主体层003、n型掺杂Ge层 004、n型掺杂Si层005和保护层006；
首先选取衬底，如图2a所示，选取p型Si衬底001为初始材料，p型Si衬底001 的厚度为30～750nm；然后在衬底001上生长本征Ge层002、p型Ge主体层003、n型 掺杂Ge层004、n型掺杂Si层005和保护层006，具体步骤如下：
S11、本征Ge层生长。如图2b所示，在275℃～325℃温度下，利用化学气相淀积(Chemical Vapor Deposition，简称CVD)工艺在p型Si衬底001上生长40～50nm的Ge 籽晶层，形成本征Ge层002。
S12、p型Ge主体层003生长。如图2c所示，在500℃～600℃温度下，利用CVD 工艺在所述本征Ge层002表面生长150～250nm的p型Ge，形成p型Ge主体层003。
S13、n型掺杂Ge层004生长。如图2d所示，在160℃下在p型Ge主体层003上 利用CVD工艺外延生长厚度为100nm的n型掺杂Ge，形成n型掺杂Ge层004，其中， Ge的掺杂浓度为3×1019cm-3。
S14、n型掺杂Si层005即顶层生长。如图2e所示，在275℃～325℃下在n型掺杂 Ge层004上，利用CVD工艺外延生长厚度为100nm的n型掺杂Si，形成n型掺杂Si 层005，其中Si的掺杂浓度为1020cm-3。
S15、保护层006的制备。如图2f所示，在650～800℃下，利用低压等离子体增强 化学气相淀积(Low Pressure Chemical Vapor Deposition，简称LPCVD)的方法在n型掺杂Si层005表面淀积10nm的二氧化硅(SiO2)，形成保护层006。
S2、刻蚀所述保护层006、所述n型掺杂Si层005、所述n型掺杂Ge层004和所 述p型Ge主体层003，形成隔离沟槽0061、第一结构、第二结构和第三结构；请参见 图2g，具体包括步骤：
S21、利用干法刻蚀工艺，采用HF气体刻蚀所述保护层006和所述n型掺杂Si层005。
S22、利用湿法刻蚀工艺，采用HF/HNO3/CH3COOH溶液刻蚀所述n型掺杂Ge层 004和所述p型Ge主体层003，形成所述隔离沟槽0061、所述第一结构、所述第二结 构和所述第三结构，具体步骤如下：
利用湿法刻蚀工艺，采用1:2.5:10的HF：HNO3：CH3COOH刻蚀n型掺杂Ge层 004和部分p型Ge主体层003，刻蚀至本征Ge层002上，形成隔离沟槽0061、第一结 构、第二结构和第三结构；其中，第二结构位于第一结构和第三结构之间；第一结构包 括：第一p型Ge主体层013、第一n型掺杂Ge层014、第一n型掺杂Si层015、第一 保护层016；第二结构包括：第二p型Ge主体层023；第三结构包括：第三p型Ge主 体层033、第二n型掺杂Ge层034、第二n型掺杂Si层035和第二保护层036；进一步 的，形成的第二p型Ge主体层023的厚度为150～200nm；形成的第二p型Ge主体层 023与Si衬底001和本征Ge层002形成波导，波导为锥形过渡波导，请参见图3a中的 003。
锥形过渡波导的过渡长度L是影响光的传输损耗的重要影响因素，锥形过渡波导的 过渡长度L越长，光在传播方向的变化越小，但是并不是线性增加；随着过渡长度L的 增加，损耗减小就越来越少，因此对光的传输损耗影响也就越小，请参见图5，图5为 本发明实施例提供的锥形过渡波导不同过渡长度对光传输损耗影响的仿真图，其中透射 度越大，光的传输损耗越小；由图5可以得出，过渡长度L在5μm～15μm时，其透射率 均在90％以上，因此，锥形过渡波导长度L可以选取5μm～15μm；进一步的，锥形过渡 波导的过渡长度L为15μm时，其透射度大于10μm和5μm时的透射度；然而，过长的 过渡波导不是设计波导理想的情况，大多数情况要求过渡波导具有一定的过渡长度，因 此需要进一步分析一定过渡长度下锥形过渡波导中光传输损耗的减小，即根据实际器件 设计需要，过渡长度不能太长，因此L优选为10μm。
另外，由图5可见，光的波长越长，器件的透射度越高，光的传输损耗就越小，因 此在实际应用允许的情况下，尽量选取波长较长的光。
S3、在所述隔离沟槽0061中制备隔离层007。如图2h所示，通入SiH4和O2，在 隔离沟槽0061和第二p型Ge主体层023表面淀积SiO2，然后利用干法刻蚀工艺刻蚀 掉第二p型Ge主体层023表面的SiO2，形成SiO2隔离层007；SiO2隔离层007的厚度 为20nm；SiO2隔离层007的高度与p型Ge主体层003的厚度相同，SiO2隔离层007 的高度范围为150～250nm；请参见图3b，图3b为器件的俯视图。
需要说明的是，本发明实施例中提到SiO2隔离层007的高度和SiO2隔离层007的 厚度，其中，高度是指SiO2隔离层沿器件垂直方向的长度，厚度是指SiO2隔离层沿器 件水平方向的长度；除SiO2隔离层007的厚度外涉及的厚度均指沿器件垂直方向的长 度。
制备SiO2隔离层007对发光器件与波导之间、波导与探测器之间进行了隔离，而且起到一定的电隔离作用，防止发光器件和探测器件产生寄生效应。
请参见图6，图6为本发明实施例提供的SiO2隔离层在不同厚度下的透射度仿真图。 由图6可见，波长越长光的传输损耗受SiO2隔离层的影响越小；另外，20nm厚的SiO2隔离层对光传输的影响基本与没有隔离层时一致，对整个光传输影响很小，光的传输损 耗基本可以忽略不计；当SiO2隔离层逐渐加厚时，透射率逐渐减小，而且SiO2隔离层 越厚透射率却减小的越多。因此，隔离层的厚度与透射度之间并不是线性关系，而是随 着厚度的增加，透射度减小的越多。
上述结论是因为随着厚度的增加，SiO2的散射损耗和反射都越来越大导致耦合损耗 增大。波长在1.75μm左右时，无SiO2层和20nm厚SiO2层的器件与波导之间的耦合效 率基本为84％～85％，而SiO2厚度为50nm厚的耦合效率基本为81％～82％。这说明SiO2对器件与波导之间的损耗影响还是不可忽略的。
S4、在所述第二p型Ge主体层023和所述隔离层007表面淀积第一SiN膜009；
S41、在所述第二p型Ge主体层023上形成α-Si覆盖层008。如图2i所示，在上 述第二p型Ge主体层023表面上外延生长α-Si覆盖层008，α-Si覆盖层008的厚度为 0～100nm；需要说明的是，α-Si覆盖层008与第二p型Ge主体层023的总厚度与p型 Ge主体层003的厚度相同，总厚度范围为150～250nm；请参见图3c，图3c为制备α-Si 覆盖层后器件的俯视图，α-Si覆盖层覆盖第二p型Ge主体层023。α-Si覆盖层能够弥 补锥形耦合高度差距的设计，减小耦合损耗，这与光纤与器件耦合的情况基本一致，而 且α-Si覆盖层相对侧墙设计更能够减小损耗，因此添加覆盖层很有必要。
请参见图7，图7为本发明实施例提供的具有α-Si覆盖层的集成器件与无α-Si覆盖层的集成器件的透射度仿真图。由图7可见，有α-Si覆盖层集成器件的透射度高于无α-Si覆盖层集成器件的透射度，因此，在波导上面添加α-Si覆盖层很有必要。
S42、在所述α-Si覆盖层008和所述隔离层007表面淀积所述第一SiN膜009。如 图2j所示，采用等离子体增强型化学汽相淀积(Plasma Enhanced Chemical VaporDeposition，简称PECVD)，采用工艺条件：320℃～340℃温度、600mTorr的压强、施加 一个低频功率为150W的低频功率源、反应气体硅烷(SiH4)/氨气(NH3)流量比为2，在器 件表面以及α-Si覆盖层008、SiO2隔离层007和第二p型Ge主体层023的侧面淀积 10～20nm厚的SiN；然后利用低频功率源引入高能粒子轰击，高能粒子轰击会导致原子 /离子结合或重新分布，使得第一SiN膜变得具有压缩性而发生伸张/膨胀，从而在SiN 中产生本征压应力；再利用刻蚀工艺刻选择性蚀掉α-Si覆盖层008、SiO2隔离层007、 第二p型Ge主体层023表面及第二p型Ge主体层023侧面以外区域的SiN，形成第一 SiN膜009，第一SiN膜009包裹着α-Si覆盖层008、SiO2隔离层007和第二p型Ge 主体层023，请参见图3d和图4a，图3d为制备第一SiN膜后器件的俯视图，第一SiN 膜将SiO2隔离层007和α-Si覆盖层008均覆盖；图4a为第一SiN膜包裹波导的侧视图。
其中，反应温度、反应压强、低频功率源的频率和反应气体流量是第一SiN膜产生压应力的影响因素，这些影响因素与压应力Tc的关系为：
反应温度T与压应力Tc关系：Tc＝-1.0×T-463.6；
反应压强P与压应力Tc关系：Tc＝1.03×P-1363.5；
低频功率R与压应力Tc关系：Tc＝-0.7×R-813.4；
气体流量比X与压应力Tc关系：Tc＝24×X2-167×X-560；
根据上述关系式，在其他工艺条件不变的情况下，反应温度与第一SiN膜的压应力呈一定的线性关系，反应温度越高，形成第一SiN膜压应力越大；在其他工艺条件不变 的情况下，反应压强越高，形成氮化硅薄膜压应力越小；在其他工艺条件不变的情况下， 低频功率越大，形成氮化硅薄膜压应力越大。
在实际制备工艺时，根据器件各个层厚度不同，需要第一SiN膜更加致密来实现其压应力调制，或者更加疏松来实现其张应力调制，从而调节波导的禁带宽度Eg，其中， 张压应力Ts/压应力Tc与禁带宽度Eg的关系为：
张应力Ts与Eg关系：Ts＝0.6-0.1×Eg；
压应力Tc与Eg关系：Tc＝0.6+0.03×Eg-0.02×Eg2。
S5、在所述第二保护层036和所述本征Ge层002表面淀积第二SiN膜010；如图 2k所示，利用PECVD工艺，采用工艺条件为：压强为1300mTorr，射频功率为200W， 反应温度为220℃～260℃，反应气体硅烷(SiH4)/氨气(NH3)流量比为0.75，在器件表面以 及探测器部分的侧面淀积一层10～20nm厚的SiN，使该膜具有很好的一致性；然后利用 刻蚀工艺选择性刻蚀掉探测器(即第三p型Ge主体层033、第二n型掺杂Ge层034、第 二n型掺杂Si层035和第二保护层036的外部)表面、探测器侧面和本征Ge层002表 面以外区域的SiN，形成第二SiN膜010，请参见图3e，图3e为器件的俯视图，第二 SiN膜010包裹着探测器外部并且覆盖在本征Ge层002上；请参见图4b，图4b为第二 SiN膜包裹探测器和覆盖在本征Ge层的侧视图。
其中，反应温度、反应压强、射频功率和反应气体流量是第二SiN膜产生张应力的重要影响因素，这些影响因素与张应力Ts的关系为：
反应温度T与张应力Ts关系：Ts＝1.2×T-34.1；
反应压强P与张应力Ts关系：Ts＝0.3×P-28.5；
射频功率R与张应力Ts关系：Ts＝(-2.48×10-6)×R2+0.26×R+134.1；
气体流量比X与张应力Ts关系：Ts＝-265.4×X2+574.6×X+140.3；
根据上述关系式，在其他工艺条件不变的情况下，反应温度与第二SiN膜的张应力呈一定的线性关系，反应温度越高，形成氮化硅薄膜张应力越大；在其他工艺条件不变 的情况下，反应压强与第二SiN膜的张应力呈一定的线性关系，反应压强越高，形成氮 化硅薄膜张应力越大；在其他工艺条件不变的情况下，射频功率越大，形成第二SiN膜 张应力越大。
在实际制备工艺时，根据器件各个层厚度不同，需要第二SiN膜更加致密来实现其张应力调制，或者更加疏松来实现其压应力调制，从而调节波导的禁带宽度Eg。
S6、在所述第一保护层016、所述本征Ge层002和所述第二SiN膜010上制备电 极011。如图2l所示，利用电子束蒸发工艺在器件表面淀积10～20nm厚的金属铝(Al)， 形成金属接触；然后利用刻蚀工艺刻选择性蚀掉发光器件和探测器电极区域外的金属 Al，形成电极011，完成Si基改性Ge单片同层光电集成器件的制备，图3f为整个器件 的俯视图。
在上述工艺步骤得到的Si基改性Ge单片同层光电集成器件中，发光器件包括：Si衬底001、本征Ge层002、第一p型Ge主体层013、第一n型掺杂Ge层014、第一n 型掺杂Si层015、第一保护层016和电极011；波导包括：第二p型Ge主体层023和α-Si 覆盖层008；探测器包括：Si衬底001、本征Ge层002、第三p型Ge主体层033、第 二n型掺杂Ge层034、第二n型掺杂Si层035、第二保护层036和电极011；发光器件、 波导和探测器之间设置有隔离层007，第一SiN膜覆盖波导和隔离层007，第二SiN膜 覆盖在探测器和电极011之间，并且覆盖在探测器对应部分的本征Ge层002上。
本发明实施例Si基改性Ge单片同层光电集成器件的制备工艺将发光器件、波导和探测器集成于同衬底上，制备工艺简单，集成度高；在制备过程中，根据波导的厚度设 计第一SiN膜的制备工艺参数，从而控制第一SiN膜的稀疏，达到第一SiN膜对波导产 生压应力的目的；根据探测器的厚度设计第二SiN膜的制备工艺参数，从而控制第二 SiN膜的稀疏，达到第二SiN膜对探测器产生张应力的目的；设计时参数，当整体结构 厚度比较小时，应力设计小一点；当整体厚度较大时，应力设计大一点。
本发明实施例通过在波导外覆盖第一SiN膜，使得波导受到压应力；通过在探测器外覆盖第二SiN膜，使得探测器产生张应力；通过压应力和张应力的作用，调节了波导 和探测器的禁带宽度，使得发光器件、波导和探测器的禁带宽度关系Eg满足：Eg波导>Eg 光源>Eg探测器，从而调制了Si基改性Ge单片同层光电集成器件中能带问题，实现了 采用同种材料制备单片光集成结构。
实施例二
请参见图8，图8为本发明实施例提供的一种Si基改性Ge单片同层光电集成器件的结构示意图，包括：
Si衬底001；本征Ge层002，位于Si衬底001上；第一结构，位于本征Ge层002 上；第二结构，位于本征Ge层002上；第三结构，位于本征Ge层002上；其中，第 二结构位于第一结构和第三结构之间，第二结构外包裹有第一SiN膜009，第三结构外 和本征Ge层002上包裹有第二SiN膜010。
进一步的，在第一结构上设置有电极011，在第二SiN膜010上设置有电极011； 进一步的，电极011的材料优选为金属Al。
进一步的，第一结构、电极011、Si衬底001和本征Ge层002共同形成发光器件， 第二结构形成波导，第三结构、Si衬底001、本征Ge层002和电极011共同形成探测 器结构。
请参见图9，图9为本发明实施例提供的另一种Si基改性Ge单片同层光电集成器件的结构示意图，图9中，第一结构和第二结构之间、第二结构和第三结构之间均设置 有SiO2隔离层007，第一SiN膜009包裹SiO2隔离层007；SiO2隔离层对发光器件和波 导、波导和探测器之间进行了隔离，而且起到一定的电隔离作用，防止发光器件和探测 器产生寄生效应。
进一步的，Si衬底001为p型Si衬底；本发明实施例直接采用p型Si作为衬底， 避免采用Si作衬底再进行掺杂的步骤，结构简单，集成度高，扩大了Si基改性Ge单 片同层光电集成器件的应用范围。
进一步的，第一结构包括第一p型Ge主体层013，位于本征Ge层012上；第一n 型掺杂Ge层014，位于第一p型Ge主体层013上；第一n型掺杂Si层015，位于第一 n型掺杂Ge层014上；第一保护层016，位于第一n型掺杂Si层015上。
进一步的，第一保护层016和本征Ge层002上还设置有电极011。
进一步的，第二结构包括：第二p型Ge主体层023，位于本征Ge层002上；第一 SiN膜009包裹所述第二p型Ge主体层023；进一步的，第一SiN膜009的厚度为10～20nm； 进一步的，请参见图3a并结合图9，在器件的俯视图上，波导为锥形过渡波导(即第二p 型Ge主体层003在向发光器件和探测器过渡时的形状为锥形)，从发光器件到波导过渡 时，波导的宽度逐渐缩小；缩小到一定宽度时，波导的宽度保持不变；在波导向探测器 过渡时，波导的宽度逐渐扩大。进一步的，锥形过渡波导为凹型波导、凸型波导或直线 型波导，请参见图10a-图10c，图10a-图10c为本发明实施例提供的锥形过渡波导的形 状示意图，其中图10a的锥形过渡波导为凹型过渡波导，图10b的锥形过渡波导为锥型 过渡波导，图10c的锥形过渡波导为直线型过渡波导；请参见图11，图11为本发明实 施例提供的三种锥形过渡波导的仿真结果图，从图中可以看出，凸型过渡波导的透射度 最好，传输损耗最小；凹型过渡波导的透射度最差，其传输损耗最大；因此凸型过渡波 导在定过渡长度传输中有优势。
为了弥补锥形耦合高度差距的设计，第二p型Ge主体层023上还覆盖有α-Si覆盖层008；当第二p型Ge主体层023上覆盖有α-Si覆盖层008时，第一SiN膜009包裹 第二p型Ge主体层023和α-Si覆盖层008；进一步的，α-Si覆盖层可以减小耦合损耗， 这与光纤与器件耦合的情况基本一致，而且α-Si覆盖层相对侧墙设计更能够减小损耗， 因此添加覆盖层很有必要。
进一步的，第一SiN膜具有压缩性，可以发生伸张/膨胀，从而第一SiN膜可以变 得更加致密使波导受到压应力，或者更加疏松使波导受到张应力，从而通过张/压应力的 改变调节波导的禁带宽度Eg。
请参见图12a-图12b，图12a-图12b为第一SiN膜调节波导应力的原理图。第一SiN膜制调节波导应力原理为：第一SiN膜009直接作用在波导的第二p型Ge主体层023 和α-Si覆盖层008上，第一SiN膜变得致密时，致密膜使波导受到压应力T，从而波导 禁带宽度增大；第一SiN膜变得疏松时，疏松膜使波导受到张应力，从而波导禁带宽度 减小。
进一步的，第三结构包括：第三p型Ge主体层033，位于本征Ge层002上；第二 n型掺杂Ge层034，位于第三p型Ge主体层033上；第二n型掺杂Si层035，位于第 二n型掺杂Ge层034上；第二保护层036，位于第二n型掺杂Si层035上；进一步的， 第二SiN膜010包裹第三p型Ge主体层033、第二n型掺杂Ge层034、第二n型掺杂 Si层035和第二保护层036，并且第二SiN膜010覆盖在本征Ge层002上；进一步的， 第二SiN膜010的厚度为10～20nm。本发明实施例采用第二SiN膜覆盖探测器，第二 SiN膜可以使探测器收到张/压应力，从而调节探测器的禁带宽度Eg。
请参见图13，图13为第二SiN膜调节探测器应力的原理图。第二SiN膜调节探测 器应力的原理为：由于第一SiN膜与i层(相当于本征Ge层002)中间隔着n层(相当于第 二n型掺杂Ge层034和第二n型掺杂Si层035)和p层(相当于第三p型Ge主体层033)， 应力不能直接作用到i层，而是通过i层两侧(无n层或者p层部分，即本征Ge层002 上覆盖第二SiN膜010部分)施加应力，致密膜使i层两侧受到压应力T，从而导致探测 器中i层沿垂直于光的传输方向产生张应力，从而探测器禁带宽度减小；同理，疏松膜 导致探测器中i层沿垂直于光的传输方向产生压应力，从而探测器禁带宽度增大。
进一步的，Si衬底001、本征Ge层002、第一p型Ge主体层013、第一n型掺杂 Ge层014、第一n型掺杂Si层015、第一保护层016和电极011共同形成发光器件，第 二p型Ge主体层023和α-Si覆盖层008共同形成波导，Si衬底001、本征Ge层002、 第三p型Ge主体层033、第二n型掺杂Ge层034、第二n型掺杂Si层035、第二保护 层036和电极011共同形成探测器；发光器件、波导和探测器之间设置有隔离层007， 第一SiN膜覆盖波导和隔离层007，第二SiN膜覆盖在探测器和电极011之间，并且覆 盖在探测器对应部分的本征Ge层002上。
本发明实施例通过在波导外覆盖第一SiN膜，使得波导受到压应力；通过在探测器外覆盖第二SiN膜，使得探测器产生张应力；通过压应力和张应力的作用，调节了波导 和探测器的禁带宽度，使得发光器件、波导和探测器的禁带宽度关系Eg满足：Eg波导>Eg 光源>Eg探测器，从而调制了Si基改性Ge单片同层光电集成器件中能带问题，实现了 采用同种材料制备单片光集成结构。
本发明实施例的Si基改性Ge单片同层光电集成器件的工作原理为：发光源LED 的基本结构为一个PN结，正向偏置是少数载流子从结的两侧注入，因此在PN结的附 近，有高于平衡态浓度的非平衡载流子，载流子发生复合；在载流子的复合过程中，伴 随着能量释放；而半导体直接带隙导带底和价带顶之间的直接辐射复合占复合的主导地 位，其是LED发光的主要原理；对于P+N+而言，由于张应力和N型重掺杂的共同作 用，其能带结构变为直接带隙，发光区域为耗尽区。
当满足Eg波导>Eg发光管>Eg探测器时，光由LED部分通过波导区域传播到探测 器部分；光电探测器的基本结构为一个PIN结构，当收到入射光信号的照射，电子和空 穴受到激发后会发生跃迁，而吸收的能量决定了其跃迁的位置；半导体中，直接带隙和 间接带隙之间的跃迁会对产生相应的光生电流，在外加偏压作用下，光生电流被放大， 从而产生探测信号；对于P+I+N+探测器而言，跃迁区域在耗尽区，但由于耗尽区较窄， 部分光线可能会在耗尽区以外被吸收，从而导致量子效率降低。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本 发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明 的保护范围。

Claims (10)

1.一种Si基改性Ge单片同层光电集成器件的制备方法，其特征在于，包括步骤：
S1、在衬底(001)上依次生长本征Ge层(002)、p型Ge主体层(003)、n型掺杂Ge层(004)、n型掺杂Si层(005)和保护层(006)；
S2、刻蚀所述保护层(006)、所述n型掺杂Si层(005)、所述n型掺杂Ge层(004)和所述p型Ge主体层(003)，形成隔离沟槽(0061)、第一结构、第二结构和第三结构；
其中，所述第二结构位于所述第一结构和所述第三结构之间；
所述第一结构包括：第一p型Ge主体层(013)、第一n型掺杂Ge层(014)、第一n型掺杂Si层(015)、第一保护层(016)；
所述第二结构包括：第二p型Ge主体层(023)；
所述第三结构包括：第三p型Ge主体层(033)、第二n型掺杂Ge层(034)、第二n型掺杂Si层(035)和第二保护层(036)；
S3、在所述隔离沟槽(0061)中制备隔离层(007)；
S4、在所述第二p型Ge主体层(023)和所述隔离层(007)表面淀积第一SiN膜(009)；
S5、在所述第二保护层(036)和所述本征Ge层(002)表面淀积第二SiN膜(010)；
S6、在所述第一保护层(016)、所述本征Ge层(002)和所述第二SiN膜(010)上制备电极(011)。
2.如权利要求1所述的制备方法，其特征在于，所述衬底(001)为p型Si衬底。
3.如权利要求1所述的制备方法，其特征在于，步骤S1包括：
S11、在275℃～325℃温度下，利用化学气相淀积工艺在所述衬底(001)上生长厚度为40～50nm的Ge籽晶层，形成所述本征Ge层(002)；
S12、在500℃～600℃温度下，利用化学气相淀积工艺在所述本征Ge层(002)上生长厚度为150～250nm的p型Ge，形成所述p型Ge主体层(003)；
S13、在160℃温度下，利用化学气相淀积工艺在所述p型Ge主体层(003)上生长厚度为100nm的n型掺杂Ge，形成所述n型掺杂Ge层(004)；
S14、在275℃～325℃温度下，利用化学气相淀积工艺在所述n型掺杂Ge层(004)上生长厚度为100nm的n型掺杂Si，形成所述n型掺杂Si层(005)；
S15、在650～800℃温度下，利用低压等离子体增强化学气相淀积工艺在所述n型掺杂Si层(005)上生长厚度为10nm的二氧化硅，形成保护层(006)。
4.如权利要求1所述的制备方法，其特征在于，步骤S2包括：
S21、利用干法刻蚀工艺，采用HF气体刻蚀所述保护层(006)和所述n型掺杂Si层(005)；
S22、利用湿法刻蚀工艺，采用HF/HNO3/CH3COOH溶液刻蚀所述n型掺杂Ge层(004)和所述p型Ge主体层(003)，形成所述隔离沟槽(0061)、所述第一结构、所述第二结构和所述第三结构。
5.如权利要求1所述的制备方法，其特征在于，所述第二p型Ge主体层(023)的厚度为150～200nm。
6.如权利要求1所述的制备方法，其特征在于，所述SiO2隔离层(007)的高度为150～250nm。
7.如权利要求1所述的制备方法，其特征在于，步骤S4包括：
S41、在所述第二p型Ge主体层(023)上形成α-Si覆盖层(008)；
S42、在所述α-Si覆盖层(008)和所述隔离层(007)表面淀积所述第一SiN膜(009)。
8.如权利要求7所述的制备方法，其特征在于，所述α-Si覆盖层(008)的厚度为0～100nm。
9.如权利要求1所述的制备方法，其特征在于，步骤S4包括：
在反应温度为320℃～340℃、反应压强为600mTorr、低频功率为150W、反应气体硅烷/氨气流量比为2的条件下，淀积10～20nm的所述第一SiN膜(009)。
10.如权利要求1所述的制备方法，其特征在于，步骤S5包括：
在反应温度为220℃～260℃、反应压强为1300mTorr、射频功率为200W、反应气体硅烷/氨气流量比为0.75的条件下，淀积10～20nm的所述第二SiN膜(010)。
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