JP2015046429A - 受光素子およびその製造方法 - Google Patents

Abstract

【課題】 本発明の目的は、多層のエピタキシャル成長プロセスを用いない、高感度なゲルマニウム受光素子を提供することにある。
【解決手段】 シリコン基板上の二酸化シリコン層上に、同一のシリコン層を領域に分けてイオン注入によって形成された第１の導電型を有する第１の電極と、第１のキャリア増倍層と、第２の導電型を有する第２の電極とを備え、前記第１のキャリア増倍層の上に細線形状の第１の受光層を備え、前記第１の電極と前記第２の電極は前記第１のキャリア増倍層を介して電気的に接続されており、前記第１のキャリア増倍層と前記第１の受光層は電気的に接続されているように構成する。
【選択図】 図３Ａ

Description

本発明は、IV族元素を用いた受光素子およびその製造方法に関する。

インターネット産業を支えるブロード・バンド・ネットワークでは、光通信が採用されている。この光通信における光の送受信には、ＩＩＩ-Ｖ族やＩＩ-ＶＩ族などの化合物半導体を用いたレーザ・ダイオードが使用されている。

一方、情報処理や記憶はシリコンを基幹としたＬＳＩ上で行われており、情報の送信は化合物半導体を基幹としたレーザによって行われている。シリコンのチップ間やチップ内といった近距離の光配線をシリコンを用いた光学素子で実現しようとする研究分野はシリコン・フォトニクスと呼ばれている。これは、世界的に広く普及している洗練されたシリコン・ラインを用いて、光学素子を作ろうとする技術である。現在はこれらのシリコン・ラインで、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductorの略、相補的ＭＯＳ型トランジスタ）に基づくＬＳＩ(Large Scale Integrationの略、大規模集積回路)が生産されているが、将来的には、このようなシリコン・フォトニクスによる光回路をＣＭＯＳ回路と集積したフォトニクスとエレクトロニクスの融合回路技術が実現すると考えられている。

シリコン・フォトニクスにおいて消費電力を低減するためには微小な光信号を高感度に受信する受信機が必要となる。高感度な受信機の候補として、ゲルマニウムを受光層として用いたアバランシェフォトダイオードがある。従来のゲルマニウム・アバランシェフォトダイオードは、例えば非特許文献１に記載されている。非特許文献１のシリコン基板上に電極となるシリコン層、キャリアの増倍層となるアンドープシリコン層を形成した後、単結晶ゲルマニウムからなる光の吸収層を設け、電極となるｐ型ドーピングをしたゲルマニウム層を形成する。ゲルマニウムの受光層で光が吸収されると、光のエネルギーによって電子とホールが発生し、電子は増倍層に、ホールはｐ型電極に移動する。そして、キャリアの増倍層であるシリコン層に電子が到達すると、印加電圧によって電子が加速され、増倍層内で散乱される際にキャリアを次々と発生させる。

Johnsi E. Bowers, Daoxin Dai, Yimin Kang, Mike Morse, "High-gain high-sensitivity resonant Ge/Si APD photodetectors", Proceeding of SPIE, Vol. 7660, p.76603H-1-8.

上述のようにシリコンのチップ内光配線、あるいはチップ間光配線のための高感度な受光素子として、ゲルマニウムを用いたアバランシェフォトダイオードの研究が行われている。従来のゲルマニウム・アバランシェフォトダイオードはシリコン基板上にドーピング濃度の異なるシリコン層及びゲルマニウム層を順次エピタキシャル成長する事によって形成される。

しかしながら、チップ内光配線において、多層のエピタキシャル成長膜上に形成された、ゲルマニウム受光領域にチップ上の導波路に光を効率良く結合させるためには多層のエピタキシャル成長によって生じた段差を補償するプロセスが必要となり、素子作製コストが上昇する。また、各エピタキシャル成長層の膜厚及びドーピング濃度を精密に制御したプロセスが必要となるため、素子の作製コストが高価になってしまう。従って、高感度な光受信機を低コストで作製するためには、多層のエピタキシャル成長プロセスを用いない、ゲルマニウム・アバランシェフォトダイオードが必要となる。

本発明の目的は、多層のエピタキシャル成長プロセスを用いない、高感度なゲルマニウム受光素子を提供することにある。

上記課題を解決するために本発明では、シリコン基板上の第１の二酸化シリコン層上に、同一のシリコン層を領域に分けてイオン注入によって形成された第１の導電型を有する第１の電極と、第１のキャリア増倍層と、第２の導電型を有する第２の電極とを備え、前記第１のキャリア増倍層の上に細線形状の第１の受光層を備え、前記第１の電極と前記第２の電極は前記第１のキャリア増倍層を介して電気的に接続されており、前記第１のキャリア増倍層と前記第１の受光層は電気的に接続されていることを特徴とする受光素子を構成する。

また、上記課題を解決するために本発明では、前記第１の受光層は、ゲルマニウム、またはシリコンとゲルマニウムの混晶、またはゲルマニウムとスズの混晶で構成されている。

また、上記課題を解決するために本発明では、受光素子の製造方法において、シリコン基板上の二酸化シリコン層上に形成されたシリコン層上にシリコン・ゲルマニウム層を堆積させて、第１および第２のキャリア増倍層を形成する領域上のシリコン・ゲルマニウム層のみを残す加工をして、自己整合ハードマスクを構成し、フォトリソグラフィーを用いたレジストパターニングにより前記シリコン層を領域に分け、ｐ型不純物をイオン注入して第１の電極を、ｐ型不純物をイオン注入して電界緩和層を、及びＰイオンをイオン注入して第２の電極をそれぞれ形成し、二酸化シリコン層を堆積した後、前記第１のキャリア増倍層の上のシリコン・ゲルマニウム層、及び二酸化シリコン層をウェットエッチングにより除去し、前記第１のキャリア増倍層の上に細線形状のゲルマニウム層を選択エピタキシャル成長により形成し、表面の二酸化シリコン層、および前記第２のキャリア増倍層上のシリコン・ゲルマニウム層をウェットエッチングにより除去し、二酸化シリコン層を堆積した後、前記第１の電極と前記第２の電極の上の所望の領域の二酸化シリコン層を除去して、該領域にそれぞれ金属材料で形成された電極を形成するようにした。

本発明によれば、IV族元素で構成された高感度な受光素子を安価に提供することができる。

第１、第３の各実施例に係る発光素子の製造工程を説明するための断面図である。 第１、第３の各実施例に係る発光素子の製造工程を説明するための断面図である。 第１、第３の各実施例に係る発光素子の製造工程を説明するための上面模式図である。 第１の各実施例に係る発光素子の製造工程を説明するための断面図である。 第１の各実施例に係る発光素子の製造工程を説明するための断面図である。 第１の各実施例に係る発光素子の製造工程を説明するための上面模式図である。 第１の各実施例に係る発光素子の製造工程を説明するための断面図である。 第１の各実施例に係る発光素子の製造工程を説明するための断面図である。 第１の各実施例に係る発光素子の製造工程を説明するための上面模式図である。 第２の各実施例に係る発光素子の製造工程を説明するための断面図である。 第２の各実施例に係る発光素子の製造工程を説明するための断面図である。 第２の各実施例に係る発光素子の製造工程を説明するための上面模式図である。 第３の各実施例に係る発光素子の製造工程を説明するための断面図である。 第３の各実施例に係る発光素子の製造工程を説明するための断面図である。 第３の各実施例に係る発光素子の製造工程を説明するための上面模式図である。 第３の各実施例に係る発光素子の製造工程を説明するための断面図である。 第３の各実施例に係る発光素子の製造工程を説明するための断面図である。 第３の各実施例に係る発光素子の製造工程を説明するための上面模式図である。 第３の各実施例に係る発光素子の製造工程を説明するための断面図である。 第３の各実施例に係る発光素子の製造工程を説明するための断面図である。 第３の各実施例に係る発光素子の製造工程を説明するための上面模式図である。 第４の各実施例に係る発光素子の製造工程を説明するための断面図である。 第４の各実施例に係る発光素子の製造工程を説明するための断面図である。 第４の各実施例に係る発光素子の製造工程を説明するための上面模式図である。 第５の各実施例に係る発光素子の製造工程を説明するための断面図である。 第５の各実施例に係る発光素子の製造工程を説明するための断面図である。 第５の各実施例に係る発光素子の製造工程を説明するための上面模式図である。

以下、実施例により詳細に説明する。以下、半導体受光素子として、ゲルマニウム・アバランシェフォトダイオードを例に実施形態を説明する。

第１の実施例に係る発光素子について図１Ａ〜図３Ａ、図１Ｂ〜図３Ｂ、図１Ｃ〜図３Ｃを用いて説明する。本実施例では、通常のシリコン・プロセスを用いて容易に形成可能な方法によって作成したゲルマニウム・アバランシェフォトダイオード及びその製造方法について説明する。

図１Ａ〜図３Ａ、図１Ｂ〜図３Ｂは、製造工程順の発光素子の断面構造を示す。また、図１Ｃ〜図３Ｃは、上から見た製造工程順の発光素子の模式図を示す。ここで図１Ａ〜図３Ａ、及び図１Ｂ〜図３Ｂは、図１Ｃ〜図３Ｃに示す水平ライン２３、及び垂直ライン２４でそれぞれ切り出した時の断面構造を表している。本実施例におけるデバイスの完成図は図３Ａ、図３Ｂ及び図３Ｃである。

以下、順を追って製造工程を説明する。
まず、図１Ａ、図１Ｂ及び図１Ｃに示すように、支持基板として、シリコン基板１、埋め込み酸化膜として二酸化シリコン層２及びSilicon On Insulator（以下ＳＯＩと略す）層３が積層されたＳＯＩ基板を用意する。本実施例で試作したＳＯＩ層３は表面に（１００）面を有しており、プロセス前の初期膜厚は７０ｎｍであった。また、二酸化シリコン層２の膜厚は２０００ｎｍであった。

図１Ａに示すように、シリコン基板１の裏面にも二酸化シリコン層２が形成されている。これは、シリコン基板１のウェハの反りを防止するためのものである。２０００ｎｍと厚い二酸化シリコン層２を形成しているため、シリコン基板１に強い圧縮応力が印加されており、表面と裏面に同じ膜厚だけ形成させることでウェハ全体として反りが低減、あるいは防止される。この裏面の二酸化シリコン層２もプロセス中に無くならないように注意を払わなくてはならない。洗浄やウェットエッチングのプロセス中に裏面の二酸化シリコン層２が消失してしまうとウェハ全体が反ってしまい、静電チャックにウェハが吸着されないようになり、その後の製造プロセスが行えなくなる懸念がある。

次にレジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施すことによって、ＳＯＩ層３をメサ形状に加工した。この工程によって、ＳＯＩ層を島状（メサ形状）に分離する。また、本実施例で行ったようにＳＯＩ層３をメサ形状に加工する代わりに、Shallow Trench Isolation（ＳＴＩ）やLocal Oxidation of Si（ＬＯＣＯＳ）工程などによって分離を施しても差し支えない。

引き続き、洗浄工程を施した後、表面を保護するために、ＳＯＩ層３の表面を酸化して厚さ約３０ｎｍの二酸化シリコン層２を形成した。二酸化シリコン層２はこの後のプロセスで導入されるイオン注入によってＳＯＩ層３が受けるダメージを軽減するばかりでなく、活性化熱処理によって不純物が大気中に抜けるのを抑制する役割がある。この際、裏面にも二酸化シリコン層２は形成される。また、二酸化シリコン層２は必ずしも熱酸化プロセスによって形成する必要もなく、Chemical Vapor Deposition（ＣＶＤ）などの装置を用いて、表面にのみ堆積させる工程を用いても差し支えない。

次に、イオン注入によって不純物をＳＯＩ層３の所望の領域に入れる。不純物注入に際しては、まず、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、ＢＦ_２イオンをイオン注入することによって、ＳＯＩ層３中に、ｐ型にドープされた電界緩和層４を形成した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたパターニングを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、BF_２イオンをイオン注入することによって、SOI層３中に、ｐ型拡散層電極５を形成した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、Ｐイオンをイオン注入することによってＳＯＩ層３中にｎ型拡散層電極６を形成した。引き続き９００℃の窒素雰囲気中で２０分間のアニール処理を行うことによって、不純物を活性化させると同時にＳＯＩ層３の結晶性を回復させ、図２A、図２B、及び図２Cの状態とした。ｐ型拡散層電極５及びｎ型拡散層電極６はデバイス完成後にそれぞれ正孔及び電子を注入するための電極としての役割がある。また、電界緩和層４はデバイス完成後に光電流をキャリア増倍層に注入する役割がある。電界緩和層４とｎ型拡散層電極６はアンドープのSOI層３を介して接続されており、前記アンドープのSOI層はデバイス完成後にデバイスに電圧を印加した時、大きな電界がかかるため、キャリア増倍層としての機能を持つ。

このイオン注入工程においては、イオンが注入された部分のＳＯＩ層３がアモルファス化するため、結晶性が悪くなる。そこで、図には示していないが、ＳＯＩ層３の表面のみがアモルファス化し、ＳＯＩ層３が二酸化シリコン層２と隣接している領域には結晶シリコンが残るようにしていることが重要である。イオン注入の加速電圧を高く設定しすぎると、イオン注入した領域のＳＯＩ層３の全てを非晶質化してしまうため、その後のアニール処理を施しても、単結晶性が回復せず、多結晶になってしまうという問題が生じる。本実施例ではＳＯＩ層３の表面のみがアモルファス化するような条件でイオン注入を行うことにより、二酸化シリコン層２と隣接している領域には結晶シリコン層が残っているため、イオン注入後の活性化熱処理などによって結晶性を回復させることができる。

次にフォトリソグラフィーを用いたレジストパターニングによって所望の領域のみにレジストを残し、フッ酸を用いたウェットエッチングを施すことによって、二酸化シリコン層２の所望の領域に開口部を設けた。二酸化シリコン層２の開口に関してはドライエッチングを用いても差し支えない。

引き続き、洗浄工程を施した後、SOI層３の開口部へ厚さ２００ｎｍのゲルマニウム層７の選択エピタキシャル成長を行った。
ゲルマニウム層７はそのバンドギャップエネルギーに対応して、１５５０ｎｍ付近の波長までの光を吸収する事ができるため、デバイス完成後に光吸収層として機能する。また、ゲルマニウムは屈折率が約４程度と大きいため、シリコン細線導波路などの光導波路を伝搬してきた光信号を容易に結合する事が出来る。本実施例ではゲルマニウム層７は細線形状に加工されている。

次に、ＣＶＤ等で二酸化シリコン層２を堆積した後、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残し、フッ酸を用いたウェットエッチングによって所望の領域の二酸化シリコン層を除去した。なお、加工方法は異方性ドライエッチングを用いても差し支えない。引き続き全面にＴｉＮ及びＡｌ層を堆積させた後、フォトリソグラフィーを用いたレジストパターニングによって所望の領域のみにレジストを残し、Ａｌ層をウェットエッチングで加工した後にＴｉＮ層をウェットエッチングで加工し、その結果ＴｉＮ電極８及びＡｌ電極９を形成した。なお、加工方法は異方性ドライエッチングを用いても差し支えない。引き続き、水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理を行うことで図３Ａ、図３Ｂ，図３Ｃの状態としてデバイスを完成させた。

図３Ａを用いて、上記で作製したデバイス、すなわちゲルマニウム・アバランシェホトダイオードの構成と動作特性について説明する。
細線形状のゲルマニウム層７が電界緩和層４上に設けられ、ｐ型拡散層電極５及びｎ型拡散層電極６が、電界緩和層４とアンドープのSOI層３を介して電気的に接続されている。ｐ型拡散層電極５とｎ型拡散層電極６の間に逆方向電圧を印加している際、ゲルマニウム層７に微小な光信号が入力されると、ゲルマニウム層７が入力光を吸収して電子正孔対を生成する。生成した電子と正孔は電界によってそれぞれ、ｎ型電極６、ｐ型電極５に引き抜かれるが、電子は高電界が印加されているアンドープSOI層３を通過する際にアバランシェ増幅を起こし、キャリア数が増大し、受光素子としての感度が１０倍向上した。
ゲルマニウム層７は屈折率が高いため、シリコン基板１に対して平衡に出射された光と効率良く結合するため、オンチップ上での光配線などの用途に最適であることも実証された。

ところで、上述の図３Ａ、図３Ｂ及び図３Ｃでは配線工程の前までの工程とその構造を示したが、光集積回路を形成する場合には、この後所望の配線処理を施せばよい。また、電子回路と混載させる時には、上述の工程の幾つかをトランジスタ形成の工程と同時に行うことが出来る。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。特に、本発明に基づくゲルマニウム・アバランシェフォトダイオードは光ファイバの伝送ロスの少ない波長１５５０ｎｍ付近の光の受光が可能であるため、従来の光通信のインフラをそのまま活用して、高信頼、低価格の受光素子を提供できることが明らかになった。
以上、本実施例によれば、IV族元素で構成された高感度なゲルマニウム受光素子を提供することができる。

第２の実施例について、図３A、図４Ａ、図３B、図４Ｂ、および図３C、図４Ｃ、を用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。本実施例では、ゲルマニウム受光層に伸長歪みを印加する事によって波長１５５０ｎｍ付近の光に対して感度の高いゲルマニウム・アバランシェフォトダイオード及びその製造方法を開示する。

図３A、図４Ａ、図３Ｂ、図４Ｂは、ゲルマニウム受光素子の断面構造を示す。また、図３C、図４Ｃは、上から見たゲルマニウム受光素子の模式図を示す。ここで図３A、図４Ａ、及び図３Ｂ、図４Ｂは、図３C、図４Ｃにおける水平ライン２３、及び垂直ライン２４でそれぞれ切り出した時の断面構造を表している。本実施例におけるデバイスの完成図は図４Ａ、図４Ｂ及び図４Ｃである。

以下、順を追って製造工程を説明する。
図３A、図３B、及び図３Cまでの工程は実施例１と同様なので省略する。図３A、図３B、及び図３Cの状態からＣＶＤ等で窒化シリコン層１０を堆積した。この時、窒化シリコン層１０は接している膜に伸長歪を印加する成長条件を用いて堆積したため、窒化シリコン層１０は二酸化シリコン層２を介してゲルマニウム層７に伸長歪みを印加する事ができる。次に、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残し、ドライエッチングによって所望の領域の窒化シリコン層を除去し、図４A、図４B、及び図４Cの状態としてデバイスを完成させた。

図４Ａを用いて、上記で作製したデバイス、すなわちゲルマニウム・アバランシェホトダイオードの構成と動作特性について説明する。
細線形状のゲルマニウム層７が電界緩和層４上に設けられ、ｐ型拡散層電極５及びｎ型拡散層電極６が、電界緩和層４とアンドープのSOI層３を介して電気的に接続されている。また、窒化シリコン層１０とゲルマニウム層７が二酸化シリコン層２を介して接続されている。窒化シリコン層１０は接している膜に対して伸長歪を印加する性質を持つため、ゲルマニウム層７には伸長歪が印加されている。ｐ型拡散層電極５とｎ型拡散層電極６の間に逆方向電圧を印加している際、ゲルマニウム層７に波長が１５５０ｎｍ付近の微小な光信号が入力されると、ゲルマニウム層７が入力光を吸収して電子正孔対を生成する。この時、ゲルマニウム層７には窒化シリコン層１０によって伸長歪が印加されているため、バンドギャップエネルギーが小さくなり、結果として波長１５５０ｎｍ付近の光の吸収係数が大きくなる。その結果、伸長歪が印加されていない場合と比較して波長１５５０ｎｍ付近の光に対する受光感度が１０倍向上した。生成した電子と正孔は電界によってそれぞれ、ｎ型電極６、ｐ型電極５に引き抜かれるが、電子は高電界が印加されているアンドープSOI層３を通過する際にアバランシェ増幅を起こし、キャリア数が増大し、受光素子としての感度がさらに１０倍向上した。
ゲルマニウム層７は屈折率が高いため、シリコン基板１に対して平衡に出射された光と効率良く結合するため、オンチップ上での光配線などの用途に最適であることも実証された。

ところで、上述の図４Ａ、図４Ｂ及び図４Ｃでは配線工程の前までの工程とその構造を示したが、光集積回路を形成する場合には、この後所望の配線処理を施せばよい。また、電子回路と混載させる時には、上述の工程の幾つかをトランジスタ形成の工程と同時に行うことが出来る。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。特に、本発明に基づくゲルマニウム・アバランシェフォトダイオードは光ファイバの伝送ロスの少ない波長１５５０ｎｍ付近の光の受光が可能であるため、従来の光通信のインフラをそのまま活用して、高信頼、低価格の受光素子を提供できることが明らかになった。
以上、本実施例によれば、IV族元素で構成された高感度なゲルマニウム受光素子を提供することができる。

第３の実施例について、図１A、図５Ａ〜図７A、図１B、図５Ｂ〜図７B、および図１C、図５Ｃ〜図７Cを用いて説明する。なお、実施例１、２に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。本実施例では、自己整合プロセスを用いる事によって素子製造の歩留りが高いゲルマニウム・アバランシェフォトダイオード及びその製造方法を開示する。

図１Ａ、図５A〜図７Ａ、図１Ｂ、図５B〜図７Ｂは、製造工程順の発光素子の断面構造を示す。また、図１Ｃ、図５C〜図７Ｃは、上から見た製造工程順の発光素子の模式図を示す。ここで図１Ａ、図５A〜図７Ａ、及び図１Ｂ、図５B〜図７Ｂは、図１Ｃ、図５C〜図７Ｃに示す水平ライン２３、及び垂直ライン２４でそれぞれ切り出した時の断面構造を表している。本実施例におけるデバイスの完成図は図７Ａ、図７Ｂ及び図７Ｃである。

以下、順を追って製造工程を説明する。
まず、図１Ａ、図１Ｂ及び図１Ｃに示すように、支持基板として、シリコン基板１、埋め込み酸化膜として二酸化シリコン層２及びSilicon On Insulator（以下ＳＯＩと略す）層３が積層されたＳＯＩ基板を用意する。本実施例で試作したＳＯＩ層３は表面に（１,０,０）面を有しており、プロセス前の初期膜厚は７０ｎｍであった。また、二酸化シリコン層２の膜厚は２０００ｎｍであった。

次にレジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施すことによって、ＳＯＩ層３をメサ形状に加工した。この工程によって、ＳＯＩ層を島状（メサ形状）に分離する。また、本実施例で行ったようにＳＯＩ層３をメサ形状に加工する代わりに、Shallow Trench Isolation（ＳＴＩ）やLocal Oxidation of Si（ＬＯＣＯＳ）工程などによって分離を施しても差し支えない。

引き続き、洗浄工程を施した後、表面を保護するために、ＳＯＩ層３の表面を酸化して厚さ約３０ｎｍの二酸化シリコン層２を形成した。二酸化シリコン層２はこの後のプロセスで導入されるイオン注入によってＳＯＩ層３が受けるダメージを軽減するばかりでなく、活性化熱処理によって不純物が大気中に抜けるのを抑制する役割がある。この際、裏面にも二酸化シリコン層２は形成される。また、二酸化シリコン層２は必ずしも熱酸化プロセスによって形成する必要もなく、Chemical Vapor Deposition（ＣＶＤ）などの装置を用いて、表面にのみ堆積させる工程を用いても差し支えない。

次にCVDなどの装置を用いて、ゲルマニウム組成が３０％のシリコン・ゲルマニウム層１１を表面に堆積させる。本実施例ではゲルマニウム組成を３０％としたが、組成が異なっていても差し支えない。

次にレジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施すことによって、シリコン・ゲルマニウム層１１を加工した。加工されたシリコン・ゲルマニウム層はこの後のプロセスで行われるイオン注入の際の自己整合ハードマスクとして用いられる。

次に、イオン注入によって不純物をＳＯＩ層３の所望の領域に入れる。レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、ＢＦ_２イオンをイオン注入することによって、ＳＯＩ層３中に、ｐ型にドープされた電界緩和層４を形成した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたパターニングを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、BF_２イオンをイオン注入することによって、SOI層３中に、ｐ型拡散層電極５を形成した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、Ｐイオンをイオン注入することによってＳＯＩ層３中にｎ型拡散層電極６を形成した。これらのイオン注入プロセスに際して、通常はフォトリソグラフィーの合わせずれによって完成後の素子の性能にバラツキが生じるが、本実施例においては、レジストの端部をシリコン・ゲルマニウム層１１上に重なるようにレイアウトする事によって、シリコン・ゲルマニウム層１１をハードマスクとして用いる事が出来る。即ち、シリコン・ゲルマニウム層１１によって電界緩和層４、ｐ型拡散層電極５、ｎ型拡散層電極６のイオン注入領域を決定する事ができるため、フォトリソグラフィーの際に生じる合わせずれを回避する事ができ、結果として完成後のデバイスの性能バラツキが抑制されて製造歩留りを向上する事が出来る。

引き続き９００℃の窒素雰囲気中で２０分間のアニール処理を行うことによって、不純物を活性化させると同時にＳＯＩ層３の結晶性を回復させ、図５A、図５B、及び図５Cの状態とした。ｐ型拡散層電極５及びｎ型拡散層電極６はデバイス完成後にそれぞれ正孔及び電子を注入するための電極としての役割がある。また、電界緩和層４はデバイス完成後に光電流をキャリア増倍層に注入する役割がある。電界緩和層４とｎ型拡散層電極６はアンドープのSOI層３を介して接続されており、前記アンドープのSOI層はデバイス完成後にデバイスに電圧を印加した時、大きな電界がかかるため、キャリア増倍層としての機能を持つ。

次にCVDなどの装置を用いて１００ｎｍの厚さの二酸化シリコン層２を堆積した後、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、異方性ドライエッチングを施すことによって二酸化シリコン層２に開口部を設けてシリコン・ゲルマニウム層１１の一部を露出させた。引き続き、洗浄工程を施した後、二酸化シリコン層２の開口によって露出したシリコン・ゲルマニウム層１１を過酸化水素水を含む薬液を用いたウェットエッチングによって除去した。

さらに引き続きフッ酸を用いたウェットエッチングによって二酸化シリコン層２の一部を開口した。この際、前記の工程で除去されたシリコン・ゲルマニウム層１１の下部の二酸化シリコン層は膜厚が３０ｎｍと薄いため、エッチング時間を調整する事によって該当する領域のみ開口する事が出来た。

引き続き、洗浄工程を施した後、SOI層３の開口部へ厚さ２００ｎｍのゲルマニウム層７の選択エピタキシャル成長を行い、図６A、図６B、図６Cの状態とした。
ゲルマニウム層７はそのバンドギャップエネルギーに対応して、１５５０ｎｍ付近の波長までの光を吸収する事ができるため、デバイス完成後に光吸収層として機能する。また、ゲルマニウムは屈折率が約４程度と大きいため、シリコン細線導波路などの光導波路を伝搬してきた光信号を容易に結合する事が出来る。本実施例ではゲルマニウム層７は細線形状に加工されている。

次にフッ酸を用いたウェットエッチングによってｐ型拡散層電極５やｎ型拡散層電極６を含むSOI層上の二酸化シリコン層２を除去した。この際、リフトオフによってシリコン・ゲルマニウム層１１も除去された。

引き続きCVD等で二酸化シリコン層２を堆積した後、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残し、フッ酸を持ちいたウェットエッチングによって所望の領域の二酸化シリコン層を除去した。なお、加工方法は異方性ドライエッチングを用いても差し支えない。引き続き全面にＴｉＮ及びＡｌ層を堆積させた後、フォトリソグラフィーを用いたレジストパターニングによって所望の領域のみにレジストを残し、Ａｌ層をウェットエッチングで加工した後にＴｉＮ層をウェットエッチングで加工し、その結果ＴｉＮ電極８及びＡｌ電極９を形成した。なお、加工方法は異方性ドライエッチングを用いても差し支えない。引き続き、水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理を行うことで図７Ａ、図７Ｂ，図７Ｃの状態としてデバイスを完成させた。

図７Ａを用いて、上記で作製したデバイス、すなわちゲルマニウム・アバランシェホトダイオードの構成と動作特性について説明する。
細線形状のゲルマニウム層７がSOI層３上に設けられ、ｐ型拡散層電極５及びｎ型拡散層電極６が、アンドープのSOI層３、電界緩和層４とアンドープのSOI層３を介して電気的に接続されている。ｐ型拡散層電極５とｎ型拡散層電極６の間に逆方向電圧を印加している際、ゲルマニウム層７に微小な光信号が入力されると、ゲルマニウム層７が入力光を吸収して電子正孔対を生成する。生成した電子と正孔は電界によってそれぞれ、ｎ型電極６、ｐ型電極５に引き抜かれる。素子に逆バイアスを印加した際に、電界緩和層４とｎ型拡散層電極６の間に設けられたアンドープSOI層３に特に強い電界が印加されるため、電界緩和層４とｎ型拡散層電極６の間に設けられたアンドープのSOI層を通過する際にアバランシェ増幅を起こし、キャリア数が増大し、受光素子としての感度が１０倍向上した。

本素子を大量生産するにあたって、キャリア増倍層として機能するアンドープのSOI層３や電界緩和層４のサイズがばらつくとアバランシェフォトダイオードとしての動作電圧がばらつく懸念があるが、本実施例で開示した自己整合プロセスを用いればフォトリソグラフィーによる合わせずれを回避できるため、結果として素子の製造歩留りが向上した。

ゲルマニウム層７は屈折率が高いため、シリコン基板１に対して平衡に出射された光と効率良く結合するため、オンチップ上での光配線などの用途に最適であることも実証された。

ところで、上述の図７Ａ、図７Ｂ及び図７Ｃでは配線工程の前までの工程とその構造を示したが、光集積回路を形成する場合には、この後所望の配線処理を施せばよい。また、電子回路と混載させる時には、上述の工程の幾つかをトランジスタ形成の工程と同時に行うことが出来る。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。特に、本発明に基づくゲルマニウム・アバランシェフォトダイオードは光ファイバの伝送ロスの少ない波長１５５０ｎｍ付近の光の受光が可能であるため、従来の光通信のインフラをそのまま活用して、高信頼、低価格の受光素子を提供できることが明らかになった。
以上、本実施例によれば、IV族元素で構成された高感度なゲルマニウム受光素子を歩留りよく提供することができる。

第４の実施例について、図８Ａ、図８Ｂ、および図８Ｃ、を用いて説明する。なお、実施例１〜３に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。本実施例では、高速動作に適したゲルマニウム・アバランシェフォトダイオードを開示する。
ここで図８Ａ、図８Ｂは、図８Ｃに示す水平ライン２３、及び垂直ライン２４でそれぞれ切り出した時の断面構造を表している。

図８Ａを用いて、上記で作製したデバイス、すなわちゲルマニウム・アバランシェフォトダイオードの構成と動作特性について説明する。
細線形状のゲルマニウム層７がSOI層３上に設けられ、ｐ型拡散層電極５及びｎ型拡散層電極６が、アンドープのSOI層３、電界緩和層４とアンドープのSOI層３を介して電気的に接続されている。また、ゲルマニウム層７の両側面には斜めイオン注入によって、ｐ型に低濃度ドーピングされたゲルマニウム層１２が形成されている。
ｐ型拡散層電極５とｎ型拡散層電極６の間に逆方向電圧を印加している際、ゲルマニウム層７に微小な光信号が入力されると、ゲルマニウム層７が入力光を吸収して電子正孔対を生成する。

生成された電子正孔対はゲルマニウム層７中に印加された電界によってドリフトし、ｐ型拡散層電極５、及びｎ型拡散層電極６に引き抜かれるが、ゲルマニウム層７中の電界が一定でないと、キャリアのドリフト速度に分布が生じて、素子の応答速度としては遅い成分のキャリアのドリフトに制限される懸念がある。

本実施例では光を吸収するゲルマニウム層７の両側面に低濃度ドーピングされたゲルマニウム層１２があるため、ゲルマニウム層７中に均一に電界を印加する事が可能となり、生成した電子正孔対のドリフト速度を一定にする事ができるため、高速動作における応答性が向上した。

生成した電子と正孔は電界によってそれぞれ、ｎ型電極６、ｐ型電極５に引き抜かれる。素子に逆バイアスを印加した際に、電界緩和層４とｎ型拡散層電極６の間に設けられたアンドープSOI層３に特に強い電界が印加されるため、電界緩和層４とｎ型拡散層電極６の間に設けられたアンドープのSOI層を通過する際にアバランシェ増幅を起こし、キャリア数が増大し、受光素子としての感度が１０倍向上した。
ゲルマニウム層７は屈折率が高いため、シリコン基板１に対して平衡に出射された光と効率良く結合するため、オンチップ上での光配線などの用途に最適であることも実証された。

ところで、上述の図８Ａ、図８Ｂ及び図８Ｃでは配線工程の前までの工程とその構造を示したが、光集積回路を形成する場合には、この後所望の配線処理を施せばよい。また、電子回路と混載させる時には、上述の工程の幾つかをトランジスタ形成の工程と同時に行うことが出来る。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。特に、本発明に基づくゲルマニウム・アバランシェフォトダイオードは光ファイバの伝送ロスの少ない波長１５５０ｎｍ付近の光の受光が可能であるため、従来の光通信のインフラをそのまま活用して、高信頼、低価格の受光素子を提供できることが明らかになった。
以上、本実施例によれば、IV族元素で構成された高感度なゲルマニウム受光素子を歩留りよく提供することができる。

第５の実施例について、図９Ａ、図９Ｂ、および図９Ｃ、を用いて説明する。なお、実施例１〜４に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。本実施例では、電子と正孔をそれぞれアバランシェ増幅するゲルマニウム・アバランシェフォトダイオードを開示する。ここで図９Ａ、図９Ｂは、図９Ｃに示す水平ライン２３、及び垂直ライン２４でそれぞれ切り出した時の断面構造を表している。

図９Ａを用いて、上記で作製したデバイス、すなわちゲルマニウム・アバランシェフォトダイオードの構成と動作特性について説明する。
細線形状のゲルマニウム層７がアンドープのSOI層３上に設けられ、ｐ型拡散層電極５及びｎ型拡散層電極６が、アンドープのSOI層３を介して電気的に接続されている。

ｐ型拡散層電極５とｎ型拡散層電極６の間に逆方向電圧を印加している際、ゲルマニウム層７に微小な光信号が入力されると、ゲルマニウム層７が入力光を吸収して電子正孔対を生成する。

生成した電子と正孔は電界によってそれぞれ、ｎ型電極６、ｐ型電極５に引き抜かれる。素子に逆バイアスを印加した際に、アンドープSOI層３に特に強い電界が印加されるため、アンドープのSOI層を通過する際にアバランシェ増幅を起こした。この際、電子と正孔それぞれがアンドープのSOI層を通過する際にアバランシェ増幅を起こしたため、キャリア数が飛躍的に増大し、受光素子としての感度が１5倍向上した。
ゲルマニウム層７は屈折率が高いため、シリコン基板１に対して平衡に出射された光と効率良く結合するため、オンチップ上での光配線などの用途に最適であることも実証された。

ところで、上述の図８Ａ、図８Ｂ及び図８Ｃでは配線工程の前までの工程とその構造を示したが、光集積回路を形成する場合には、この後所望の配線処理を施せばよい。また、電子回路と混載させる時には、上述の工程の幾つかをトランジスタ形成の工程と同時に行うことが出来る。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。特に、本発明に基づくゲルマニウム・アバランシェフォトダイオードは光ファイバの伝送ロスの少ない波長１５５０ｎｍ付近の光の受光が可能であるため、従来の光通信のインフラをそのまま活用して、高信頼、低価格の受光素子を提供できることが明らかになった。
以上、本実施例によれば、IV族元素で構成された高感度なゲルマニウム受光素子を歩留りよく提供することができる。

また、実施例１乃至５において、受光層としてゲルマニウム層７を使用する例を示したが、受光層をゲルマニウムに替えて、シリコンとゲルマニウムの混晶、またはゲルマニウムとスズの混晶で構成しても、ほぼ同様の効果が得られる。

１…シリコン基板、２…二酸化シリコン層、３…ＳＯＩ層、４…電界緩和層、５…ｐ型拡散層電極、６…ｎ型拡散層電極、７…ゲルマニウム層、８…TiN電極、９…Al電極、１０…窒化シリコン層、１１…シリコン・ゲルマニウム層、１２…ｐ型に低濃度ドーピングされたゲルマニウム層。

Claims (15)

1. シリコン基板上の第１の二酸化シリコン層上に、同一のシリコン層を領域に分けてイオン注入によって形成された第１の導電型を有する第１の電極と、第１のキャリア増倍層と、第２の導電型を有する第２の電極とを備え、
   前記第１のキャリア増倍層の上に細線形状の第１の受光層を備え、
   前記第１の電極と前記第２の電極は前記第１のキャリア増倍層を介して電気的に接続されており、
   前記第１のキャリア増倍層と前記第１の受光層は電気的に接続されていることを特徴とする受光素子。
2. 請求項１記載の受光素子において、
   前記二酸化シリコン層上に第１の電界緩和層を更に備え、
   前記第１の電極と前記第１のキャリア増倍層が前記第１の電界緩和層を介して電気的に接続されており、
   第２の受光層は前記第１のキャリア増倍層に替えて、前記第１の電界緩和層上に設けられていることを特徴とする受光素子。
3. 前記細線形状の第１の受光層上には、第２の二酸化シリコン膜、および窒化シリコン膜が形成されていることを特徴とする請求項１乃至請求項２記載の受光素子。
4. 請求項１記載の受光素子において、
   前記二酸化シリコン層上に第１の電界緩和層、第２のキャリア増倍層を更に備え、
   前記第１の電極と前記第２の電極が、前記第２のキャリア増倍層、前記第１の電界緩和層、および前記第１のキャリア増倍層を介して電気的に接続されており、
   第３の受光層は前記第１のキャリア増倍層に替えて、前記第２のキャリア増倍層上に設けられていることを特徴とする受光素子。
5. 前記第３の受光層の上には第２の二酸化シリコン膜が形成され、前記第３の受光層の両側面に前記第１の電界緩和層と同じ極性を持つ不純物が低濃度にイオン注入され、その上に窒化シリコン膜が形成されていることを特徴とする請求項４記載の受光素子。
6. 請求項１乃至５のいずれかの請求項に記載の受光素子において、
   前記第１乃至３の受光層は、ゲルマニウム、またはシリコンとゲルマニウムの混晶、またはゲルマニウムとスズの混晶で構成されていることを特徴とする受光素子。
7. 請求項１乃至５のいずれかの請求項に記載の受光素子において、
   前記第１の電極は、シリコン層にｐ型不純物をイオン注入することによって形成され、
   前記第２の電極は、シリコン層にｎ型不純物をイオン注入することによって形成されていることを特徴とする受光素子。
8. 請求項２乃至５のいずれかの請求項に記載の受光素子において、
   前記第１の電界緩和層はシリコンにｐ型不純物をイオン注入することにより構成されていることを特徴とする受光素子。
9. 請求項８記載の受光素子において、
   前記第１の電界緩和層は前記第１の電極と同じ導電型であり、導電性が前記第１の電極より低いことを特徴とする受光素子。
10. シリコン基板上の二酸化シリコン層上に形成されたシリコン層をフォトリソグラフィーを用いたレジストパターニングにより領域に分け、ｐ型不純物をイオン注入して第１の電極を、及びｎ型不純物をイオン注入して第２の電極をそれぞれ形成し、
    前記第１の電極と前記第２の電極の間に挟まれたアンドープのキャリア増倍層の上に細線形状のゲルマニウム層を選択エピタキシャル成長により形成し、
    二酸化シリコン層を堆積した後、前記第１の電極と前記第２の電極の上の所望の領域の二酸化シリコン層を除去して、該領域にそれぞれ金属材料で形成された電極を形成することを特徴とする受光素子の製造方法。
11. 請求項１０に記載の受光素子の製造方法において、
    前記シリコン基板上の二酸化シリコン層上に形成されたシリコン層をフォトリソグラフィーを用いたレジストパターニングにより領域に分け、前記第１の電極と前記キャリア増倍層の間に、ＢＦ₂イオンをイオン注入して電界緩和層を更に形成し、
    前記キャリア増倍層に替えて前記電界緩和層の上に細線形状のゲルマニウム層を選択エピタキシャル成長により形成することを特徴とする受光素子の製造方法。
12. 請求項１１に記載の受光素子の製造方法において、
    前記ゲルマニウム層の上に堆積した二酸化シリコン層の上に、窒化シリコン層を堆積し、
    前記窒化シリコン層を、前記ゲルマニウム層が形成された領域を覆う部分のみを残して、ドライエッチングにより除去することを特徴とする受光素子の製造方法。
13. シリコン基板上の二酸化シリコン層上に形成されたシリコン層上にシリコン・ゲルマニウム層を堆積させて、第１および第２のキャリア増倍層を形成する領域上のシリコン・ゲルマニウム層のみを残す加工をして、自己整合ハードマスクを構成し、
    フォトリソグラフィーを用いたレジストパターニングにより前記シリコン層を領域に分け、ｐ型不純物をイオン注入して第１の電極を、ｐ型不純物をイオン注入して電界緩和層を、及びｎ型不純物をイオン注入して第２の電極をそれぞれ形成し、
    二酸化シリコン層を堆積した後、前記第１のキャリア増倍層の上のシリコン・ゲルマニウム層、及び二酸化シリコン層をウェットエッチングにより除去し、
    前記第１のキャリア増倍層の上に細線形状のゲルマニウム層を選択エピタキシャル成長により形成し、
    表面の二酸化シリコン層、および前記第２のキャリア増倍層上のシリコン・ゲルマニウム層をウェットエッチングにより除去し、
    二酸化シリコン層を堆積した後、前記第１の電極と前記第２の電極の上の所望の領域の二酸化シリコン層を除去して、該領域にそれぞれ金属材料で形成された電極を形成することを特徴とする受光素子の製造方法。
14. 請求項１３に記載の受光素子の製造方法において、
    前記ゲルマニウム層の両側面に、斜めイオン注入によって前記電界緩和層と同じ極性を持つ不純物を低濃度ドーピングされたゲルマニウム層を更に形成し、
    前記ゲルマニウム層の上に堆積した二酸化シリコン層の上に、窒化シリコン層を堆積し、
    前記窒化シリコン層を、前記ゲルマニウム層が形成された領域を覆う部分のみを残して、ドライエッチングにより除去することを特徴とする受光素子の製造方法。
15. 請求項１０乃至１３のいずれかの請求項に記載の受光素子の製造方法において、
    シリコン基板上の二酸化シリコン層上に形成されたシリコン層を領域に分けて形成する前記第１、第２の電極、及び前記第１の電界緩和層には、少なくとも二酸化シリコン層と接続する領域には結晶シリコン層が残るようにイオン注入することを特徴とする受光素子の製造方法。

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