CN101517719B - 制造半导体基板中的垂直接触的方法 - Google Patents

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Abstract

提供一种集成电路(100)，其包括硅基板(140)和在通孔中从基板的第一侧延伸到第二侧的互连部分(130)。该互连部分与基板第一侧上的金属化层(120)耦接并被提供在非晶硅层上，该非晶硅层存在于通孔的侧壁处，特别是存在于通孔与基板的第一侧相邻的边缘处。互连部分包括镍和银的金属叠层。形成非晶硅层的优选方式是溅射蚀刻技术。

Description

制造半导体基板中的垂直接触的方法
技术领域
本发明涉及一种制造集成电路的方法，该集成电路包含一个具有第一侧和反面的第二侧的半导体材料的基板，所述方法包括步骤(1)在基板的第一侧上提供金属化层；(2)形成一个从基板的第一侧延伸到第二侧的通孔；以及(3)向通孔的侧壁提供导电层以形成与基板第一侧上的金属化层耦接的互连部分。
本发明还涉及一种由此形成的集成电路。硅基板正被越来越多地用作集成电路的载体。为了提供适当的接地，形成通孔并用导电材料至少部分地对其进行填充以形成互连部分。虽然需特别增强RF频率下的性能，但这种互连部分允许对接触的有效暴露。
背景技术
在通孔中形成这种互连部分所需要的是与制造集成电路的其它处理相兼容。这样的处理包括前端处理和后端处理，前端处理例如是限定电电气元件和形成金属化层所需要的处理，后端处理还被称为装配处理。另外，互连部分需满足产品可靠性需要。通孔适当地使用一种或多种蚀刻技术来从第二侧形成。于是暴露了金属化层。随后，提供导电材料从而形成导通孔。可以有选择地使用多种技术，例如溅射、化学气相沉积和电镀，和/或结合使用这些技术。已在试验中发现，导电层与基板的粘合并不总是满足可靠性需要。粘合被认为是在新半导体处理工业化中的一个问题。一些因素会引起粘合不充分，并且结合效应在此也未被排除。换句话说，良好的粘合是一个工程挑战。
发明内容
因此，本发明的目的是提供一种允许良好粘合的方法。
通过在沉积导电层之前形成一个非晶硅层来实现该目的。选择导电层以防止对非晶硅层的损坏。如果未在随后被损坏，则非晶硅层被发现适合于提供良好的粘合。如果非晶硅层发生反应则会发生非晶硅层的损坏。目前，诸如溅射钛之类的传统粘合层具有与非晶硅之间很高的反应性。这将引起所谓的Kirkendall空洞而使粘合恶化。
适当的是非晶硅的厚度小于10μm，优选地甚至小于3μm。这或多或少减小了所形成的空洞的尺寸。应该理解术语“非晶硅层”不排除在非晶硅层内的多晶硅区域的存在。
最优选的是导电层包括针对非晶硅的保护层。该保护层适当地是镍层。尤其是，与镍层结合使用银已被证明是非常有益的。非晶硅层优选地是通过溅射蚀刻技术来形成的。可以将溅射蚀刻步骤与移除金属化层上的原始氧化物的步骤结合起来。
附图说明
将进一步结合附图来说明本发明的这些和其它方面，这些附图并不限定尺寸而只是单纯进行图示，并且不同图中的相同参考数字表示相同的特征，其中：
图1示出了本发明组件的截面图；
图2-图4示出了对在其中所使用的无源IC的几个制造阶段的截面图；
图5示出了引线接合之后的去耦正向ESD保护电阻的等效电路；
图6和图7示出了作为时间的函数的峰值电压的减小，该时间是在针对具有ESD电阻器和不具有ESD电阻器的电路的ESD事件之后所经过的时间，所述峰值电压是根据两个不同的ESD模型所测量到的；
图8示出了用于制作导通孔的方法和所得到的形状；
图9示出了本发明方法的步骤序列；
图10示出了不同蚀刻过程的画面；左侧示出了由于晶格损伤而造成的非受控KOH蚀刻的示例；右侧示出了受控KOH蚀刻的示例；
图11示出了A)KOH蚀刻停止、B)正磷酸蚀刻停止、C)CO蚀刻停止的画面；
图12示出了在引起对背面金属化的不良台阶覆盖的湿法CO蚀刻期间钻蚀的一个示例；
图13公开了使用干法CO蚀刻的良好台阶覆盖的示例；
图14示出了侧壁情况下溅射蚀刻的示意图；
图15示出了在晶片水平上对DC和RF特性的专用测试结构；
图16示出了在6寸晶片上导通孔的DC电阻的分布；
图17表示计算出的RF电阻与测量出的DC电阻之间的关系；以及
图18示出了对单个导通孔的DC电阻在温度循环测试之前和之后的图形比较。
具体实施方式
图1以截面图示出了本发明的具有无源IC 100的组件200的第一实施例。该无源IC 100包括第一侧101和第二侧102，并被提供有半导体材料的互连基板140。基板140包括从第一侧101延伸至第二侧102的垂直互连部分130。用粘合剂105将无源IC 100的第二侧102粘接到载体基板150的第一侧151。接合线90从无源IC 100上的接合焊盘95延伸到载体基板150上的相应接合焊盘155。电垂直互连部分160通过载体基板150延伸到载体基板150的背对第一侧151的第二侧152上的端子170。热垂直互连部分161在第二侧至少延伸到一个热端子171。载体基板150还包含一个或多个电感器158，其至少在大部分情况下都与第一侧151上的接合焊盘155耦接。除了互连部分120和接合焊盘95以外，还在无源IC 100的第一侧101上限定了无源元件111-113。这些接合焊盘中的一些被提供有到载体基板150的接合线90，而另一些被提供有到组装在无源IC 100顶端的电子器件50的焊球92。可选择的是可以在任何电子器件50和无源IC 100之间提供其它连接，例如通过接合线、TAB箔片等。电子器件50的示例包括功率放大器、功率控制集成电路、开关、带通滤波器(如体声波滤波器)、阻抗匹配网络(尤其是具有各种MEMS元件形式的电感器或变容二极管的阻抗匹配网络)。
半导体材料的基板140具有调谐过的电阻系数，从而允许在基板140上限定高品质电感器。尤其是通过埋入诸如Ar、Ne、氮之类的掺杂物或经过照射例如e光束已使得该电阻系数在基板140的一部分上增加。适当的电阻系数是大于1千欧姆/平方的电阻系数。将参考无源IC 100的制造过程(见图2-图4)来详细描述其构造。
图2-图4示出了根据第一实施例的无源IC 100的制造过程。在第一侧101上限定绝缘层104。在基板140中已蚀刻出沟槽，并用电介质材料141和导电材料142填充沟槽以限定电容器111。该电容器111由于其形状的缘故具有相对较高的电容密度，具体为25-100nF/mm2或更大。沟槽的形状取决于优化的设计。可选地还可以在基板中的空腔内包括柱结构，如在非在先公开申请PH005852(EP06300422.0)中所描述的。适当的是电介质材料包含氮化物，并且更加适当的是包括氧化物-氮化物-氧化物层叠。用本领域技术人员公知的方法将沟槽的表面143涂上导电微粒，以使其作为电容器电极。适当的导电材料142是用已知方法掺杂的多晶硅。另外还将导电材料142提供在沟槽外的所选区域处，该处理是优选的但并非必须。在示例中，一些区域被用作电阻器112，而另一些区域被用作阻挡层131，该阻挡层将作为通过互连基板140的垂直互连部分130的一部分。以本领域技术人员公知的方法按照期望的图案来提供电介质材料144，以限定与无源元件111、112的接触。
图3示出了在提供了包括导电图案和电绝缘图案的金属化结构120之后的第二阶段中的无源IC 100。金属化结构120包括一个附加电容器113。该电容器具有比沟槽电容器111低的电容密度，在RF应用中常常需要这样的低电容密度，以更佳的击穿电压和低欧姆电极来更加精确地对其进行限定。电容器111在分开的层中提供有触点111A。用另一金属层121来使金属化结构120扩张。该金属层121具有很大的厚度，即合适的是超过1微米的厚度，从而限定在RF频率下所适用的电感器。因此，其厚度必然大于电流在所使用频率下的渗透深度的两倍。该渗透深度取决于金属层121的材料，所述材料可以是诸如Al、Cu、Au之类的金属，可以是诸如Al.Cu、Al.Si、Al.Mg之类的合金或者甚至可以是所掺杂的多晶硅。金属层121被示为用另一电介质层122覆盖。将对该另一电介质层122开口或将其移除，从而为金属层121中的任意接合焊盘(未示出)提供通路。
图4示出了无源IC 100的制造过程中的另一阶段。这里，通过在第二侧102上湿法化学蚀刻通孔135并随后提供导电材料132来制作垂直互连部分130。在制造通孔135的过程中，由半导体基板140的正面上的蚀刻停止层来停止蚀刻。蚀刻停止层可以是诸如氮化物或氧化物之类的传统绝缘层104，也可以是一个金属层。导电材料132被沉积在所蚀刻的通孔135的壁上，还被沉积在金属化结构120的任何暴露金属上。这防止了由于基板140与通孔135中的金属之间不同的热膨胀，特别是在热循环或进一步的组装步骤中，半导体基板140中的裂缝继续扩大。该导电材料132有利地包括阻挡层，其防止了在基板材料(例如Si)与垂直互连部分的顶部的暴露的金属化结构(例如Al或Al合金)之间形成不期望的合金。在试验中得出由于在Al与Si和/或由Ti引入的Ti之间发生反应，因此使用Ti作为阻挡层不会给出适当的结果。这里使用Ni和另一导体层(诸如银、铝、铝合金、铜、钯、氮化钛或金)的叠层。令人惊讶的是已经发现所得到的垂直互连部分具有很低的阻抗并且在互连部分130的Ni层内不受磁流的影响。
关于基板的散热功能
根据本发明第一方面，垂直互连部分130经过基板140为组装在正面101上的功率放大器提供接地路径，而基板140作为热路径来工作。具体地说，已经发现对于互连基板有一个最佳的厚度，以该厚度既获得适当的接地又获得可以接受的散热。对于硅基板用湿法蚀刻通孔的情况，该最佳厚度为100到300微米。如果基板140具有小于100微米的厚度，则半导体基板140顶部的电感器的品质因数减小到适当水平以下。另外，发现整体热阻增加。如果基板厚度大于300微米，则垂直互连部分130的寄生电感增加到可接受水平以上并且RF接地性能将退化。在干法蚀刻通孔的情况下，厚度可以到400微米厚。据观察，该最佳厚度是与基板的侧面宽度是否大于基板内热度的有效分布相关的。而且，发现了对根据本发明第一方面的无源IC100的使用导致了RF功率放大器件50的更低的结温。该更低的结温还导致对功率放大器件操作的改进。已经发现功率放大器的线性度对工作温度和适当的接地都非常敏感。通过使用该结构，这两者都可被实现。事实上，在RF功率放大器处于无源IC上的情况下，组件的热阻Rth比RF功率放大器被直接组装在层压的载体基片150上的情况中的热阻低。由于存在具有其半导体基板140的无源IC 100，所以热流迅速地散到“外部”。因此，由于结温Tj是Rth的函数，所以结温Tj下降。这一改善了的散热是由于以下事实：功率放大器不是持续工作在最大功率的元件。其操作可被看作是一系列的功率瞬爆，尤其是发生在与基站进行连接时和放大信号时的功率瞬爆。
通常，这导致了由放大器的升温和降温而引起的温度的极大变化。现在，通过使用半导体基板来作为散热器，使温度保持相对恒定。另外作为散热器的操作是有益的，因为通常很难发生无源IC 100的半导体基板140被完全加热的“恒稳态”。由于该原因，从无源IC 100的基板140到层压的载体基板150的热传递很少。这显然还取决于所使用的通信标准和调制方案(例如，GSM、W-CDMA、蓝牙等)。
改善了的散热不仅有利于放大器的效率，还防止了由于半导体基板与其中的导电连接(导通孔)之间热膨胀系数的不同而在半导体基板中产生裂缝。另一效果是关于层压板的膨胀和收缩。该层压板具有与半导体基板不同的热膨胀系数(CTE)，这在封装(例如细距球栅阵列封装)中是已知关系。已知考虑到与芯片相比层压板有不同的收缩率，在热循环过程中，冷却阶段对于封装稳定性是最有问题的。现在使用本发明，有了更少的冷却以及更少的快速冷却，并且局部最大温度在层压板与半导体材料的界面处减小。简言之，这有助于热循环中的稳定性。垂直互连部分的阻抗显然取决于连接的实际长度。在一个实施例中，通过从半导体基板的背面进行湿法化学蚀刻并随后对所得表面进行金属化来制成互连部分。该湿法蚀刻得到了锥形通孔。基板厚度的任何改变将导致基板正面上通孔与互连部分的截面出现偏差。已经发现特别是该截面的大小与垂直互连部分的阻抗相关。
当使用厚度在所选范围内，尤其是在优选范围内的基板时，该垂直互连部分阻抗的偏差对器件适当机能的影响可以忽略。
适当的是，垂直互连部分并非仅仅提供单个接地路径给放大器，而是提供多个接地路径。这些接地路径电耦接至功率放大器中的不同级，例如输入级、输出级和任意中间级。需要对RF功率放大器使用多个接地，从而确保放大器有足够的稳定性。在RF电路中，互连部分还具有相关阻抗。若没有多个接地，则一个级中的(例如由于功率放大器操作导致的)接地阻抗的偏差将限定另一个级中的接地电平。这引入了不可控的假相，可能会干扰放大器的有效操作。另外，如此耦接的接地可作为附加反馈并在放大器创造循环，在该循环内放大电流将被馈送回放大器的输入端。这是不期望发生的，因为它将引起击穿。
现在，根据本发明，从RF的角度来看，已经发现从一个垂直互连部分的正面端到相邻垂直互连部分的正面端的路径的阻抗足以进行彼此独立的接地。当垂直互连部分的金属化基本延伸到垂直互连基板140的整个第二侧102(例如，第二侧102上的金属化未形成图案)时，也有这样的情况。这样不形成图案是更加有利的，在此情况下该金属化趋于改善从半导体基板到无源IC 100与载体基板150间的粘合层的热传递。
关于无源元件
无源IC 100包括不同类型的电感器和电容器，以及电阻器。每种类型的电感器和电容器具有其自身的特性，可针对无源IC的RF设计中不同的功能元件来开发这些特性：
沟道式电容器电容密度高(具体为大约10nF/mm2，优选的为大约20nF/mm2)并具有相对击穿电压。这有助于使用中间金属化层中的顶部电极来对平面电容器进行去耦应用。这有利于精确限定电容器。其电容密度适当地在100到200pF/mm2之间。其结构如专利文献WO2001061847所公开。该电容器非常适合RF应用。
底部金属层中的电感器；该电感器具有以相对高的分辨率形成图案的优点，能够提供许多线圈。然而，金属层的厚度相对有限(例如在0.2-0.6微米量级)，因此品质因数有限。该电感器例如适用于RF扼流应用；
顶部金属层中的电感器；该电感器具有相对高的品质因数的优点，因为将其厚度选择为比在0.8到2.5GHz之间的相对较高的频率下电流的渗透深度的两倍还要大。该电感器还具有可被定义为互连线的一部分的优点。适当的是，将该电感器提供为U形。其与接合焊盘被限定在同一层中；
中间金属层中的电感器(厚度大约1微米)。由于这些多个可用类型的无源元件以及垂直互连部分通过基板延伸的多个接地的可用性，无源IC能够使所有分立元件进行替换。这还能够使功率放大器模块的功能提高而不增加其尺寸。
无源IC特别地是一个功率放大器件，因为功率放大器使用比诸如收发器、显示器等之类的许多其它器件更高的功率(例如大于3W)。另外，在天线上的功率放大器所需的阻抗匹配需要多个基本尺寸的无源元件。而且，无源IC允许对多于一个的频带提供放大器和阻抗匹配。
关于功率放大器
功率放大器被特别设计为适于RF应用，例如大于900MHz并最高到3GHz的频带。该频谱包括GSM、CDMA、W-LAN、WiMAX、802.11以及其它通信标准。信号放大的非线性在这里非常迅速地导致了噪声出现或效率的实质减小。
功率放大器可被放置在互连基板上的一个倒装芯片结构中。这使得以最小损失从地到功率放大器(PA)进行线性连接。功率放大器例如是以SiGe技术实施的，例如由Philips Semiconductors生产的Qubic4。布线在功率放大器件上的电源和地可被优选地布线，从而通过良好的分布(例如星形连接)来改善电源和地的性能。该改善针对的是布局，而其它改善针对的是导通孔本身：这些导通孔可被设计为(例如通过在导通孔中使用铜)对接地电感和热传导都有所改善。可在无源IC上提供多个放大器。该结构适于多频带功率放大器模块。
使用在功率放大器与互连基板之间具有较小间距的焊球。这使得两个元件的CTE之间没有差别。其结果是小型化。
关于无源IC
在一个实施例中，无源IC限定了一个连接在从功率放大器的输入到天线的输出之间的电路元件，其中，某些特定功能有所例外。功率放大器通常包括多个级，在本例中包括三个级。在功率放大器的级之间执行级间阻抗匹配。在最后一个放大级之后，信号通过输出匹配器、天线切换器、低通滤波器和阻抗匹配网络。天线切换器使得可以在发射频带和接收频带之间进行切换。另一个互连部分出现在天线切换器和到用于对接收到的信号进行放大的低噪声放大器的输出之间。在本例中低通滤波器和阻抗匹配网络被集成在单个功能块中。如果无源IC适于不止一个频带中的信号处理，则另外提供一个频带切换器。具体地，该频带切换器出现在功率放大器和天线切换器之间。级间阻抗匹配器包含LC网络，其中电容器连接在信号线中，而电感器耦接在信号线与地之间。在适当的示例中，该LC网络包括三个电感器和两个电容器。
在该组件中，电容器和电感器可被限定在功率放大器件中，这些电容器和电感器在无源IC上并处于载体基板中。在适当的实施例中，将级间匹配的至少一个电感器提供在无源IC上。这体现出了使得功率放大器件的尺寸最小化的优点。在将功率放大器以倒装芯片方向例如用焊料凸起组装到无源IC的实施例中，适当地将电感器限定在面对功率放大器件的区域中。由于电感器作为RF扼流器来操作，所以这种限定方式对于品质因数并非高度相关的情况是允许的。为了使噪声最小化，将功率放大器件设计成使得覆盖有所述电感器的区域与感应元件保持开放。然而，将级间匹配的电容器提供在功率放大器件中。由于功率放大器件被限定为比无源IC的分辨率高，因此放大器件中的电容器被提供有相对更高的电容密度。而且，在功率放大器中集成电容器减小了到电容器的互连部分的长度，从而减小了任何寄生电感。
对于输出匹配器，情况是不同的。功率放大器中的阻抗更低，具体地只有几欧姆，而RF应用中的标准阻抗水平被限定为50欧姆。输出匹配器在这里允许了变换。由于尺寸的需要，优选地在载体基板中执行变换。这还额外允许了对在彼此顶端具有耦接绕组的电感器的使用。因此，在无源IC上从放大器的输出到输出匹配器的互连部分被限定为欧姆非常低的互连部分。由此，用多个焊料凸起来进行从放大器到无源IC的连接。为互连部分提供足够的宽度，而朝着无源IC背面的接地金属为互连部分提供了带状线特性。用接合线实现到载体基板的连接。
对于低通滤波器，需要具有低损失并需要防止任何通过基板的寄生耦接。另外，指定容限很低。已经发现，寄生耦接主要发生在垂直于基板的方向上。该耦接是由磁场引起的，而静电场至少是基本上不存在。该寄生耦接的来源是载体基板与无源IC之间的任何接合线，以及通过基板的垂直互连部分。为了改进低通滤波器，将电感器限定在无源IC中，而在天线切换器和天线的输出之间不存在任何接合线。虽然在该示例中示出了将电感器提供在载体基板150中，但也可将电感器限定在分开的器件中以减小载体基板150的复杂度。在这种情况下，可以使用引线框架来代替层压板来作为载体基板150。分开的器件例如可以是如先前在WO-A 2003/85729中已知的集成在封装模具中的金属层。
适当的是无源IC能够对来自至少两个分开的频带的信号进行处理。在此情况下，功率放大器件和功率控制器件可被设计为针对两个频率都进行操作。具体而言，功率放大器件包含针对第一频带的第一部分和针对第二频带的第二部分，这两个部分是相互独立的并且不存在任何相互连接。在两个部分之间适当地将针对功率控制信号的互连部分限定在无源IC上的区域中。在不同频带的部分之间在功率放大器件中限定隔离区域。随后无源IC上的功率控制互连部分在该隔离区域下延伸。
关于无源的ESD保护
为了保护无源IC免受组装时发生的静电放电脉冲，该无源IC包含了特别的保护。具体来说，无源IC中的小电容器对ESD脉冲高度敏感。这样的电容器可被实现为平面电容器，但是可选择的是被实现为基板中的沟道式电容器。在无源IC中集成二极管或其它有源器件是困难的。由于基板的高电阻系数导致容易发生各个有源元件间的串扰，除非实行特定的元件屏蔽。
根据本发明的这一方面，通过电容器输出端和无源IC内的接地连接之间的电阻器而对电容器进行ESD保护，该电阻器具有足够高的电阻值以防止对RF接地的任何实质影响。由于电阻器的选择，在使用无源IC期间在电阻器上没有DC电压。如需要，可以将另外的电容器与电阻器串联。术语“电容器输出端”用在此处来限定组装完成之后连接到接地的输出端。
图5示出了根据本发明在组装之后的状态下，具有ESD保护的无源IC的等效电路。电容器C1是具有相对较低的击穿电压的电容器，其对组装期间发生的ESD脉冲敏感，这些ESD脉冲通常低于器件使用期间发生的脉冲。在此情况下电容器C1是电容为30pF的平面金属-绝缘体-金属电容器。其输入端被耦接到内部电路，该内部电路自身具有标准阻抗50欧姆的接地连接。电容器输出端通过接合线耦接到外部地电位。在20Hz频率下计算出该接合线的典型电阻为0.1欧姆，阻抗为1.0nH。这里，电容器输出端还被耦接到接合焊盘95，另一个元件可被组装到该接合焊盘。在本发明中，为ESD保护提供适当的电阻器，该电阻器在仅仅0.2nH的寄生电感上提供与内部地电位的连接。这可由通过基板的垂直互连部分适当地实现。还可另外从内部地电位(IG)与50欧姆阻抗耦接。
图6和图7示出了根据两个模型所得到的ESD峰值电压的减小，其中这两个模型为：机械模型中50V峰值(图6)，以及人体模型中300V峰值(图7)。ESD峰值的减小是实质上的。峰值电压的减小是如根据机械模型所给出的从80到20V的一个50V ESD脉冲的四倍。峰值电压的减小甚至比根据人体模型所给出的300V ESD脉冲大得多。在没有电阻器的情况下，发现了峰值电压大于200V。在一个远大于200ns的时间范围内保持峰值电压。具有该电阻器时，峰值电压小于20V，并且在10ns之后就已开始分散。已经发现内部地电位和外部地电位之间的耦接对无源IC的RF特性具有边缘影响。接地阻抗在900MHz处稍高(1.5欧姆对1.1欧姆阻抗值)。内部地电位与外部地电位之间的耦接随频率而增大，并且在1GHz处大约为-50dB，并且在3.0GHz处小于-30dB。存在可接受的耦接电平。
适当的是，ESD保护的电阻值至少是从接合焊盘到外部地电位的连接阻抗的十倍。在接合线的情况下，该连接阻抗例如在大约2GHz的频率下为6欧姆/平方。于是电阻值适当地大于60欧姆/平方，而是例如达到200欧姆/平方。
ESD电阻器应被设计为允许一个跟随ESD脉冲的峰值电流流过该电阻器。在ESD电阻器旨在防止组装期间内或组装前的ESD事件的破坏的情况下，ESD脉冲电压以及跟随电流相对较低，并且掺杂多晶硅中的电阻是适当的电阻，同时TiWN电阻器是可用的可选电阻器之一。如果希望将ESD保护电平从2kV改进到4kV，则电阻器应被设计为峰值电流为3A。该ESD保护具体适用于如本申请所讨论的无源IC中。在该针对RF功率应用的无源IC中，不能对输入级去耦并且不能经正常地来接地，因为这将引入输入端与输出端之间的过多耦接，从而会导致不稳定。然而并不限于此，而是可将该ESD保护用于包含ESD感应器件的任何器件来发挥其作用，例如具体应用于沟道式电容器。
现在将详细讨论非晶硅层的形成。将参考实施例进行讨论，其中通过溅射蚀刻同时暴露金属化层来形成非晶硅层。然而这并非要点所在。为了获得导通晶片互连部分，多种导通孔形成技术都是可能的，每种技术都得到了特定的导通孔形状(见图8)。
第一导通孔形成方法为干法蚀刻，得到了垂直形状的侧壁。该方法非常昂贵且费时。另外，由于垂直侧壁上的不良台阶覆盖而使得金属叠层的应用更为困难。第二处理是由各向异性晶格确定的Si蚀刻(使用了<100>Si的KOH蚀刻)。这是一种低成本处理，并且侧壁被很好的限定。可通过PVD沉积技术来用金属叠层容易地覆盖这些侧壁。为了使占有背面面积最小化，晶片削薄处理是必要的。第三种建议的处理是各向同性Si蚀刻。这种处理也是低成本的，但是存在一个缺点是对背面的占用较大并很难控制导通孔尺寸。
在处理的综合方面，干法蚀刻方法是优选的。这是因为湿法蚀刻处理需要生成正面保护。然而干法蚀刻方法的台阶覆盖问题和较高成本导致了决定使用各向异性蚀刻方法。该处理得到了具有限定好的导通孔尺寸(例如80×80μm)的粗制导通晶片的导通孔。
背面金属化的类型主要由三方面确定：a)所需的与组装处理(例如粘合)的兼容性，b)对低电阻互连部分的需求，c)由于锯切限制而使金属厚度有限。后者意味着使用高导电性金属。因此提出了主要由铜(Cu)或银(Ag)构成的金属叠层。
图9图解示出所进行的导通晶片互连处理，以下还被称为TWI处理。三个主要的处理模块是晶片削薄(图9的A)，导通孔形成(图9的B到E)，以及背面金属化(图9的F)。下面将对这三个处理模块以及它们的相关处理步骤(例如正面保护和附加湿法蚀刻步骤)进行详细描述。
TWI处理以在正面包含有集成的无源元件的晶片开始。首先减小在背面的占用面积并缓解导通孔形成处理，需将晶片削薄至100-300微米厚的范围内，优选地小于250微米，并且合适的是200微米。在工业环境中处理厚度为200微米的晶片会引起操作问题。晶片中的任何压力都会导致很大弯曲，更薄的晶片产生更多的晶片破裂并使自动晶片处理变得复杂。为了克服这些问题，使用具有最佳边缘形状的晶片。
晶片削薄处理包括两个步骤。第一步是机械打磨至220微米。第二步是将机械(粗糙)打磨期间产生的被损坏表面层移除。该步骤对于压力释放也非常重要。该处理可以是CMP技术(化学机械抛光)、等离子蚀刻或湿法蚀刻。在这种情况下使用湿法蚀刻。为了移除所有的晶格损伤并获得一个无缺陷的硅表面，需要蚀刻掉20微米的硅。在该阶段，无缺陷的硅将允许受控KOH蚀刻来形成导通孔(见图5)。
为了形成粗制导通晶片的导通孔，使用了用氢氧化钾(KOH)进行各向异性Si蚀刻。对KOH蚀刻的选择是针对正面与背面处理的兼容性的原因而作出的。首先在晶片背面上沉积氮化硅的硬掩模。接着使用厚有机涂层来保护晶片的正面。在随后的氮化硅背面形成图案期间该涂层保护了正面PICS技术。在施加了该正面保护之后，用感光层涂覆背面上的氮化硅(图9的B)，并用标准光刻技术来形成图案(图9的B)。特别注意将背面导通孔图案与正面电极对齐。光刻之后，在BOE溶液中对氮化硅进行蚀刻，接着通过湿法化学处理来去除光致抗蚀剂和正面保护涂层(图9的C)。到此阶段，晶片已准备好进行导通孔蚀刻。
在KOH中进行导通孔蚀刻，并且需要保护晶片正面。因此再次使用厚有机涂层(图9的D)。KOH蚀刻可控性很强并且可重复Si蚀刻结果，这使得导通孔形成了由[111]晶格平面确定的具有55°角光滑侧壁的形状。
接着进行K+净化过程以防止在其它处理步骤中出现交叉污染。KOH导通孔蚀刻在正面电介质层停止(见图11的A)。接下来用正磷酸进行的湿法蚀刻将导通孔蚀刻掩模的氮化硅和在导通孔底部的氮化硅从正面技术中移除(图11的B)。
为了到达正面铝电极的最后的蚀刻步骤被称为CO蚀刻。可通过使用BOE的湿法蚀刻或通过使用干法蚀刻处理来进行该CO蚀刻。第一种方法引起了对氧化硅的钻蚀，从而导致对背面导通孔金属化的不良台阶覆盖(见图12)。在湿法CO蚀刻情况下，还需要用保护层来保护正面，并且之后用湿法化学处理来将该保护层去除(见图9的E)。
干法蚀刻处理的使用(见图8)使处理流程更为容易，因为CO层被立即蚀刻并且不需要正面保护。在干法SiO2蚀刻的情况下，通过湿法化学处理来在干法蚀刻开始之前将保护层去除。
使用活性离子蚀刻来执行干法蚀刻，并且随后对氧等离子体进行的导通孔蚀刻被用于去除任何有机污染残留。由于硅侧壁的出现使得在导通孔底部的电介质层蚀刻率下降，并且这需要一些附加的处理设置研究。为验证用所选处理设置将导通孔底部的氧化硅完全去除，使用了起泡测试。
该测试包括将一滴稀释过的KOH施加在经蚀刻的导通孔中并用光学显微镜观察。在有残余物的情况下观察不到反应。在SiO2被完全蚀刻掉的情况下，KOH溶液将与铝电极发生反映引起细小的气泡。
最后最具挑战性的处理模块是通过沉积适当的背面金属层来将导通孔转化成导电导通孔(图9的F)。为了实现严格的电气规范(见说明)并具有良好的粘合性，对诸如TiCu/Cu、TiNiAg和NiAg之类的几个金属叠层进行评估。所有金属层都是通过DC磁控溅射而施加的。对于TiCu/Cu叠层来说，使用附加的Cu电镀以获得较低的电阻。溅射蚀刻(SE)的应用被发现对于去除原始氧化铝(Al2O3)是必须的。溅射蚀刻的效果受到导通孔侧壁的存在的妨碍(见图14)，这需要处理最优化。
对不同的溅射蚀刻进行测试并且对金属化之后所得到的接触电阻进行测量。试验显示，与蚀刻30nm同等热氧化硅相当的溅射蚀刻处理对于去除原始氧化铝是必须的。然而，暴露于这些溅射蚀刻设置的基板显示出背面金属与硅表面之间的粘合性非常差。因此，要求薄膜溅射蚀刻(的足够深度)和铝电极间较低的接触电阻是与金属粘合性相矛盾的。这是因为薄膜溅射蚀刻使涂覆在背面硅表面上的TiCu/Cu和TiNiAg的粘合性变差。已经发现金属粘合性和导通孔电阻是溅射蚀刻条件的一个直接函数。表1概括了金属叠层的测量特性。
表1.测得的作为金属函数的粘合性和导通孔电阻
Figure G2007800344515D00151
Ti/Cu/Cu叠层的电阻为5mΩ，Ti/Ni/Ag叠层的电阻为13-20mΩ，而Ni/Ag叠层的电阻为9-12mΩ。不进行溅射蚀刻的叠层的电阻为2-3欧姆的量级。叠层中的Ti层厚度为100nm，叠层中的Ni层厚度为300nm。铜中间层的厚度为500nm。上层铜层是通过电镀形成的，并且厚度为3000nm，而银层厚度为1500nm。用暂存带测试和锯切带测试来对粘合性进行测试。使用后者是因为该测试模拟了分离器件的最后处理步骤。另外，通过锯切进行测试提供了更易复制的结果并且其还是更加严格的测试。对良好粘合性的定义被指定为“无分层金属”，即使是在锯切路线附近也没有分层金属。为了评估不同处理设置的效果，进行以下子类的评估：1)无分层，2)少于10％的分层，3)多于10％的分层，4)所有金属都分层。该分类帮助分辨不同等级的粘合性并进行最佳处理。
为了排除可能残余物的粘合效果，在处理的不同阶段通过静态飞行时间二次离子质谱(TOF-SIMS)表面分析来对基板进行分析。这些分析显示出在CO干法蚀刻之后，在硅表面上出现了富含碳的残留层。接下来的氧等离子体步骤有效地去除了这些残留物。另外，在实施溅射蚀刻和金属沉积之前执行一个的湿法清洗步骤。进行透射电子显微镜(TEM)研究以找出在溅射蚀刻情况下引起基于Ti的金属叠层的较差粘合性的根源。这揭示出通过溅射蚀刻形成了非常薄的非晶硅层。进行这样的假设：这个与钛粘合层具有更高的反应性的非晶硅层能够引起Kirkendall空洞并使粘合性变差。
在溅射蚀刻表面上用低活性的镍金属层代替活性较强的钛来进行交叉检查，得到良好的粘合性，支持了以上的假设。执行TEM来尝试着使可能的Kirkendall空洞显现。TEM图像没有最终确定空洞，但其揭示了非晶硅层的厚度为1nm的量级。这意味着任何空洞都将非常小(毫微量级的空洞)。然而来自Si-Ti和Si-TiNi界面的TEM图像示出了一些在界面上对比度与亮度方面的差别。对于在Si-Ti界面发现了Si-TiNi氧化物的情况，这种情况只有在钛沉积之后才不会出现，该氧化物可能会在采样准备之后从一侧扩散到TEM采样中。这表明了毫微空洞的存在。虽然这种结果只是表明了存在空洞的迹象，但是我们认为这是对现象唯一似乎真实的解释。
根据这些发现，仅包含镍和银(NiAg)的金属叠层在功能器件上被应用和评估(见表1)。使用该金属叠层，制成了低欧姆的导通晶片互连部分，并且金属层显示出与硅表面极好的粘合性，即使是在锯切之后。选择该金属化处理(用溅射蚀刻得到的NiAg)用于另外的所生产晶片上的电气评估并用于可靠性测试。
对所开发的针对RF模块的导通晶片互连技术的应用主要是由电气性能(DC和RF)以及可靠性来驱使的。然而，在标准晶片设备(例如PCM测量)上很难测量RF性能。因此，设计出如图15所示的特别测试结构，其允许在晶片等级上进行DC和RF特性测试。该结构用于分析DC电阻和RF电阻之间的关系。其由带状传输线制成，该带状传输线在结构的中间层中通过导通晶片的导通孔与地短接。线的两端被连接到地-信号-地(GSG)焊盘，其连接到晶片背面的接地还由导通晶片的导通孔来实现。DC电阻通过标准四点探针来测量。对于给定的DC电流，该结构允许对导通孔顶部和底部的电压进行感测，并因此能够确定导通孔的电阻。
在图16中示出了针对6″大小晶片上的DC导通孔电阻的晶片图。导通孔电阻的分布非常均质并在9到12mΩ之间变化。边缘附近的一些结构显示了更低的电阻。对于该测试结构的RF特性，通过S参数测量和与理想短接的线模型比较能够容易地估算出带状线中间的导通晶片的导通孔的寄生效应。从该S参数提取出导通孔RF电阻和导通孔等效串联电感。
在图17中示出了DC电阻和RF电阻之间的比较。尽管由1GHz下进行的RF测量所得到的导通孔电阻显示出稍低于DC测量的导通孔电阻，但是发现了良好的相关性。这允许了使用简单快速的DC测量来进行处理控制。
为了检查在导通孔中将镍金属化直接沉积在硅上和沉积在铝电极上的方便性，对采样进行热存储测试(在180℃下放置24小时)。测量到导通孔电阻无显著改变。对于针对正面到背面导通孔互连的可靠性的第一评估，已对一些晶片进行了温度循环测试。将DC导通孔电阻测量用作恶化标准。晶片已被暴露于250个从-65℃到+150℃的循环中。如图18所示，温度循环测试后的DC电阻减小了大约0.5mΩ。
简而言之，已开发出封装模块技术中的基于硅的系统，其包括用于增加RF性能的粗制导通晶片的导通孔。导通晶片的导通孔(TWI)允许通过应用背面金属化来进行双侧接地。TWI处理由以下三个主要处理模块构成：1)晶片削薄，2)导通孔形成，以及3)背面金属化。由于对低电阻和金属叠层固体粘合的严格要求导致了最重要的处理模块是背面金属化。通过包括广泛溅射蚀刻的溅射处理而沉积的NiAg金属叠层满足了对电气性能、粘合性和锯切的要求。对于所开发的TWI处理，发现了最小电阻为6.5mΩ并且最小电感为17pH。
针对电气评估，设计出特殊的测试结构来分析DC电阻和RF电阻间的关系。发现了二者之间良好的相关性。另外，针对对功能PICS器件可靠性的第一评估已显示出稳定的导通孔电阻。

Claims (8)

1.一种制造集成电路的方法，所述集成电路包括一个具有第一侧和反面的第二侧的半导体材料的基板，所述方法包括步骤：
在基板的第一侧上提供金属化层；
形成一个从基板的第一侧延伸到第二侧的通孔；以及
向通孔的侧壁提供导电层以形成一个与基板的第一侧上的金属化层耦接的互连部分，其中在提供导电层之前先通过溅射蚀刻在通孔中形成一个非晶硅层，导电层直接形成在非晶硅层上，并且导电层包括针对非晶硅层的保护层；
所述保护层是直接形成在非晶硅层顶端沉积的镍层。
2.根据权利要求1所述的方法，其中在通孔的边缘处形成非晶硅层，所述边缘与基板的第一侧相邻。
3.根据权利要求1所述的方法，其中金属化层包括铝或铝合金。
4.根据权利要求1所述的方法，其中导电层还包括银层。
5.根据权利要求1所述的方法，其中为基板提供多个导通孔，并且将导电层延伸到基板的第二侧上，从而将各个通孔中的互连部分相互连接起来。
6.根据权利要求1所述的方法，其中将金属化层提供在一个电绝缘层上。
7.一种集成电路，其包括一个具有第一侧和反面的第二侧的半导体材料的基板，在所述第一侧上存在一个金属化层，而一个通孔的侧壁从基板的第一侧延伸到第二侧，在所述侧壁上存在导电层以形成一个互连部分，该互连部分与基板第一侧上的金属化层耦接，其中在通孔中通过溅射蚀刻形成非晶硅层，导电层直接形成在非晶硅层上并且包括针对非晶硅层的保护层；
所述保护层是直接形成在非晶硅层顶端沉积的镍层。
8.一种包括如权利要求7所述的集成电路和另一个与其附接的集成电路的组件。
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