KR20230018451A - 다이 전면측 상의 기둥 접속과 배면측 상의 수동 디바이스 통합을 위한 방법들 - Google Patents

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KR20230018451A
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die
substrate
conductive
terminals
forming
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KR1020227045896A
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테리 알콘
다니엘 나미시아
파비안 라둘레스쿠
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울프스피드, 인크.
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Abstract

집적 회로 디바이스는, 제1 표면, 제2 표면, 제1 표면과 제2 표면 사이에 있고 제1 표면에 인접한 복수의 트랜지스터 셀을 포함하는 반도체 층 구조물, 및 트랜지스터 셀들에 결합된 단자들을 갖는 무선 주파수 트랜지스터 증폭기 다이를 포함한다. 적어도 하나의 수동 전자 컴포넌트가 다이의 제2 표면 상에 제공되고, 예를 들어 적어도 하나의 전도성 비아에 의해 단자들 중 적어도 하나에 전기적으로 접속된다. 하나 이상의 전도성 기둥 구조물이 다이의 제1 표면으로부터 돌출되어 단자들 중 하나 이상으로의 전기 접속들을 제공할 수 있다.

Description

다이 전면측 상의 기둥 접속과 배면측 상의 수동 디바이스 통합을 위한 방법들
우선권 주장
본 출원은, 그 개시내용이 참조에 의해 본 명세서에 포함되는 2020년 6월 1일 미국 특허상표청에 출원된 미국 특허 출원 일련 번호 제16/889,432호의 우선권을 주장한다.
분야
본 개시내용은 집적 회로 디바이스들에 관한 것으로, 더 구체적으로는, 전력 증폭기 디바이스들, 디바이스 팩키징, 및 관련된 제작 방법들에 관한 것이다.
R-대역(0.5-1 GHz), S-대역(3 GHz) 및 X-대역(10GHz) 등의 고주파수들에서 동작하는 동안 고전력 처리 능력을 요구하는 전기 회로들이 최근 몇 년 동안 더 널리 퍼졌다. 특히, 이제는, 무선 통신 시스템을 위한 기지국들 등의 다양한 응용에서 무선(마이크로파 포함) 주파수들에서 RF 신호를 증폭시키는데 이용되는 무선 주파수("RF") 전력 증폭기에 대한 수요가 높다. RF 전력 증폭기들에 의해 증폭된 신호들은 종종 메가하르츠(MHZ) 내지 GigaHertz(GHZ) 범위의 주파수들을 갖는 변조된 캐리어를 갖는 신호들을 포함한다. 이들 RF 전력 증폭기들은, 높은 신뢰성, 우수한 선형성을 나타내고 높은 출력 전력 레벨들을 처리할 필요가 있을 수 있다.
많은 RF 전력 증폭기 설계는 반도체 스위칭 디바이스들을 증폭 디바이스들로서 이용한다. 이들 스위칭 디바이스들의 예들로는, 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide semiconductor field-effect transistors), 이중 확산형 금속 산화물 반도체(DMOS; double-diffused metal-oxide semiconductor) 트랜지스터들, 고 전자 이동도 트랜지스터(HEMT; high electron mobility transistor), 금속-반도체 전계 효과 트랜지스터(MESFET; metal-semiconductor field-effect transistor), 측방향 확산형 금속 산화물 반도체(LDMOS; laterally-diffused metal-oxide semiconductor) 트랜지스터 등을 포함한, 전계 효과 트랜지스터(FET) 디바이스들 등의, 전력 트랜지스터 디바이스들이 포함된다.
RF 증폭기들은 전형적으로 반도체 집적 회로 칩들로서 형성된다. 대부분의 RF 증폭기는 실리콘으로 구현되거나, 실리콘 카바이드( "SIC") 및 그룹 III 질화물 재료 등의 와이드 밴드갭 반도체 재료들(즉, 1.40 eV보다 큰 밴드 갭을 가짐)를 이용하여 구현된다. 본 명세서에서 사용될 때, 용어 "III족 질화물"이란, 질소와 주기율표의 III족 원소들, 대개는 알루미늄(Al), 갈륨(Ga), 및/또는 인듐(In) 사이에서 형성된 반도체성 화합물들을 말한다. 이 용어는 또한, AlGaN 및 AlInGaN 등의 3원소 및 4원소 화합물을 말한다. 이들 화합물들은 1 몰의 질소가 총 1 몰의 III족 원소들과 결합된 실험적 공식을 갖는다.
RF 트랜지스터 증폭기들은 하나 이상의 증폭 스테이지를 포함할 수 있으며, 각각의 스테이지는 전형적으로 트랜지스터 증폭기로서 구현된다. 출력 전력 및 전류 처리 능력들을 증가시키기 위해, RF 트랜지스터 증폭기들은 전형적으로, 많은 수의 개개의 "단위 셀" 트랜지스터 구조물들이 전기적으로 병렬로 배열되는 "단위 셀" 구성으로 구현된다. RF 트랜지스터 증폭기는 단일의 집적 회로 칩 또는 "다이"로서 구현될 수 있거나 복수의 다이를 포함할 수 있다. 다이 또는 칩이란, 전자 회로 요소들이 제작되는 작은 반도체성 재료 또는 기타의 기판의 작은 블록을 말할 수도 있다. 복수의 RF 트랜지스터 증폭기 다이가 이용될 때, 이들은 직렬 및/또는 병렬로 접속될 수 있다.
실리콘 기반의 RF 증폭기들은 전형적으로 LDMOS 트랜지스터들을 이용하여 구현되며, 비교적 저렴한 제작 비용으로 높은 수준들의 선형성을 나타낼 수 있다. III족 질화물 기반의 RF 증폭기들은 전형적으로 HEMT들을 이용하여 구현되며, LDMOS 트랜지스터 증폭기들이 고유한 성능 제한들을 가질 수 있는 고전력 및/또는 고주파 동작을 요구하는 응용 분야에서 주로 구현된다.
HEMT 디바이스들의 동작에서, 상이한 밴드갭 에너지들을 갖는 2개의 반도체 재료의 이종접합에서 2차원 전자 가스(2DEG)가 형성되고, 여기서 더 작은 밴드갭 재료는 더 높은 전자 친화력을 갖는다. 2DEG는 더 작은 밴드갭 재료의 축적 층이며 매우 높은 시트 전자 농도를 포함할 수 있다. 또한, 더 넓은 밴드갭 반도체 재료에서 발생하는 전자들은 2DEG 층으로 전달되어, 이온화된 불순물 산란 감소로 인해 높은 전자 이동성을 허용한다. 높은 캐리어 농도와 높은 캐리어 이동성의 이러한 조합은 HEMT에 매우 큰 트랜스컨덕턴스를 제공할 수 있으며, 고주파 응용들을 위한 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들보다 강력한 성능 이점을 제공할 수 있다. III족-질화물 기반의 재료 시스템으로 제작된 고전자 이동성 트랜지스터들은 또한, 앞서 언급한 높은 절연파괴 필드, 넓은 밴드갭, 큰 전도 대역 오프셋, 및/또는 높은 포화 전자 드리프트 속도를 포함하는 재료 특성들의 조합으로 인해 많은 양의 무선 주파수(RF) 전력을 생성할 가능성을 갖고 있다.
RF 증폭기들은 종종, 기본 동작 주파수의 RF 신호들에 대해 능동 트랜지스터 다이(예를 들어, MOSFET들, HEMT들, LDMOS 등 포함)와 이에 접속된 전송 라인들 사이에서 임피던스 정합을 개선하도록 설계된, 임피던스 정합 회로들 등의, 정합 회로들 또는 회로, 및 2차 및 3차 고조파 결과 등의, 디바이스 동작 동안에 생성될 수 있는 고조파 결과들을 적어도 부분적으로 종료하도록 설계된 고조파 종단 회로를 포함한다. 고조파 생성물들의 종료는, 변조간 왜곡 결과들의 생성에도 영향을 미친다.
RF 트랜지스터 증폭기 다이(들)뿐만 아니라 임피던스 정합 및 고조파 종단 회로들은 디바이스 팩키지에 둘러싸일 수 있다. 집적 회로 팩키징이란, 물리적 손상 및/또는 부식으로부터 다이들을 보호하고, 외부 회로들에 접속하기 위한 전기 접점들을 지원하는 지원 케이스 또는 팩키지로 하나 이상의 다이를 캡슐화하는 것을 말할 수 있다. 전기 리드(electrical lead)들은 팩키지로부터 연장되어, RF 증폭기를 외부 시스템들 및/또는 입력 및 출력 RF 전송 라인들 및 바이어스 전압 소스들 등의 회로 요소들에 전기적으로 접속할 수 있다.
집적 회로 디바이스 팩키지의 입력 및 출력 정합 회로는 전형적으로 능동 트랜지스터 다이의 임피던스를 고정된 값에 정합시키도록 구성된 임피던스 정합 회로의 적어도 일부를 제공하는 LC 네트워크들을 포함한다. 전형적으로, 입력 및 출력 RF 정합 회로는 오프-다이 컴포넌트들 및 구현들을 채용하여 팩키지 풋 프린트를 증가시킬 수 있다. 또한, 다이와 오프-다이 컴포넌트들 사이 등의, 팩키지 내의 접속들은 와이어 본드들에 의존할 수 있다.
이러한 종래의 접속들의 지오메트리는 제어하기 어려울 수 있거나 및/또는 더 복잡한 RF IC 설계들에 대한 정밀도를 제한할 수 있다.
일부 실시예에 따르면, 집적 회로 디바이스는, 제1 표면, 제2 표면, 제1 표면과 제2 표면 사이에 있고 제1 표면에 인접한 복수의 트랜지스터 셀을 포함하는 반도체 층 구조물, 및 트랜지스터 셀들에 결합된 단자들을 갖는 무선 주파수("RF") 트랜지스터 증폭기 다이를 포함한다. 적어도 하나의 수동 전자 컴포넌트는 다이의 제2 표면 상에 있고 단자들 중 적어도 하나에 전기적으로 접속되어 있다.
일부 실시예에서, 단자들은, 입력 단자, 출력 단자, 및/또는 트랜지스터 셀들에 의해 정의된 RF 트랜지스터 증폭기의 접지 단자를 포함할 수 있다.
일부 실시예에서, 적어도 하나의 수동 전자 컴포넌트는, 다이의 제2 표면 상의 RF 트랜지스터 증폭기의 입력 임피던스 정합 회로, 출력 임피던스 정합 회로, 및/또는 고조파 종단 회로의 적어도 일부를 정의할 수 있다.
일부 실시예에서, 적어도 하나의 수동 전자 컴포넌트는 다이의 제2 표면 상에서 개별 커패시터, 인덕터 및/또는 저항기를 포함하는 적어도 하나의 집적 수동 디바이스(IPD)일 수 있거나 이를 포함할 수 있다.
일부 실시예에서, 금속 층은 적어도 하나의 수동 전자 컴포넌트를 단자들 중 적어도 하나에 전기적으로 접속하는 다이의 제2 표면 상에서 연장될 수 있다.
일부 실시예에서, 금속 층은 제1 금속 층일 수 있고, 절연체 층은 제2 표면의 반대편의 제1 금속 층 상에 제공될 수 있다. 적어도 하나의 수동 전자 컴포넌트는 제1 금속 층 반대편의 절연체 층 상에 있을 수 있으며, 하나 이상의 개별 커패시터, 인덕터 및/또는 저항기를 정의하는 제2 금속 층의 패턴들을 포함할 수 있다.
일부 실시예에서, 적어도 하나의 전도성 비아는 다이의 제2 표면 및 반도체 층 구조물로 연장되어 다이의 제2 표면 상의 금속 층을 단자들 중 적어도 하나에 전기적으로 접속할 수 있다.
일부 실시예에서, 반도체 층 구조물은 III족 질화물 재료를 포함할 수 있고, 다이는 III족 질화물 재료와 제2 표면 사이의 실리콘 카바이드 기판일 수 있다.
일부 실시예에서, 하나 이상의 전도성 기둥 구조물은 다이의 제1 표면으로부터 돌출되어 단자들 중 하나 이상으로의 전기 접속들을 제공할 수 있다.
일부 실시예에서, 하나 이상의 전도성 접속을 포함하는 팩키지 기판이 제공될 수 있다. 하나 이상의 전도성 기둥 구조물은 다이를 다이의 제1 표면에 인접한 팩키지 기판에 부착할 수 있으며, 단자들 중 하나 이상을 하나 이상의 전도성 접속에 전기적으로 접속할 수 있다.
일부 실시예에 따르면, 집적 회로 디바이스는, 제1 표면, 제2 표면, 제1 표면과 제2 표면 사이에 있고 제1 표면에 인접한 복수의 트랜지스터 셀을 포함하는 반도체 층 구조물, 및 트랜지스터 셀들에 결합된 단자들을 갖는 무선 주파수("RF") 트랜지스터 증폭기 다이를 포함한다. 하나 이상의 전도성 기둥 구조물은 다이의 제1 표면으로부터 돌출되며 단자들 중 하나 이상에 전기적으로 접속된다. 적어도 하나의 전도성 비아는 다이의 제2 표면 및 반도체 층 구조물로 연장되며 단자들 중 적어도 하나에 전기적으로 접속된다.
일부 실시예에서, 단자들은, 입력 단자, 출력 단자, 및/또는 트랜지스터 셀들에 의해 정의된 RF 트랜지스터 증폭기의 접지 단자를 포함할 수 있다.
일부 실시예에서, 하나 이상의 전도성 기둥 구조물은 입력 단자 및/또는 출력 단자로의 전기 접속을 제공할 수 있고, 적어도 하나의 전도성 비아는 접지 단자로의 전기 접속을 제공할 수 있다.
일부 실시예에서, 다이는 반도체 층 구조물과 다이의 제2 표면 사이에 기판을 포함할 수 있고, 적어도 하나의 전도성 비아는 기판을 통해 연장될 수 있고, 반도체 층 구조물은 기판 상에 하나 이상의 에피택셜 층을 포함할 수 있다.
일부 실시예에서, 반도체 층 구조물은 III족 질화물 재료를 포함할 수 있고, 기판은 실리콘 카바이드 기판일 수 있다.
일부 실시예에서, 하나 이상의 전도성 접속을 포함하는 팩키지 기판이 제공될 수 있다. 하나 이상의 전도성 기둥 구조물은 다이를 다이의 제1 표면에 인접한 팩키지 기판에 부착할 수 있으며, 단자들 중 하나 이상을 하나 이상의 전도성 접속에 전기적으로 접속할 수 있다.
일부 실시예에서, 적어도 하나의 전도성 접속을 포함하는 팩키지 기판이 제공될 수 있고, 다이는 다이의 제2 표면에 인접한 팩키지 기판에 부착될 수 있다. 적어도 하나의 전도성 비아는 단자들 중 적어도 하나를 적어도 하나의 전도성 접속에 전기적으로 접속할 수 있다.
일부 실시예에서, 적어도 하나의 수동 전자 컴포넌트가 다이의 제2 표면 상에 제공될 수 있다. 적어도 하나의 수동 전자 컴포넌트는 적어도 하나의 전도성 비아에 의해 단자들 중 적어도 하나에 전기적으로 접속될 수 있다.
일부 실시예에 따르면, 집적 회로 디바이스를 제작하는 방법은, 제1 표면, 제2 표면, 제1 표면과 제2 표면 사이에 있고 제1 표면에 인접한 복수의 트랜지스터 셀을 포함하는 반도체 층 구조물, 반도체 층 구조물과 제2 표면 사이의 기판, 및 트랜지스터 셀들에 결합된 단자들을 갖는 무선 주파수("RF") 트랜지스터 증폭기 구조물을 형성하는 단계; 제1 표면으로부터 돌출되어 단자들 중 하나 이상으로의 전기 접속들을 제공하는 하나 이상의 전도성 기둥 구조물을 형성하는 단계; 및 RF 트랜지스터 증폭기 다이를 정의하도록 RF 트랜지스터 증폭기 구조물을 싱귤레이팅(singulating)하는 단계를 포함한다. RF 트랜지스터 증폭기 다이는, 약 50 내지 약 200 마이크론 이상, 예를 들어, 약 75 내지 약 175 마이크론, 약 100 내지 약 150 마이크론, 약 200 마이크론 내지 약 500 마이크론, 또는 약 500 내지 약 800 마이크론의 두께를 갖는 기판의 일부를 포함한다.
일부 실시예에서, 제1 표면과 제2 표면 사이에서 연장되는 다이의 측벽은, 제2 표면에 인접한 제2 부분과는 상이한 표면 특성을 갖는 제1 표면에 인접한 제1 부분을 포함할 수 있다.
일부 실시예에서, 이 방법은 제1 표면으로부터 제2 표면을 향해 반도체 층 구조물을 통해서 및 기판 내로 연장되어 다이의 측벽의 제1 부분을 정의하는 트렌치를 반도체 층 구조물에 형성하는 단계를 포함할 수 있다.
일부 실시예에서, 트렌치를 형성하는 단계는 하나 이상의 전도성 기둥 구조물을 형성하기 전에 수행될 수 있다.
일부 실시예에서, 싱귤레이팅하는 단계는 다이의 측벽의 제2 부분을 정의하기 위해 기판의 트렌치의 하단을 통해 다이싱(dicing) 또는 톱질(sawing)하는 단계를 포함할 수 있다.
일부 실시예에서, 반도체 층 구조물은 III족 질화물 재료를 포함할 수 있고, 기판은 실리콘 카바이드를 포함할 수 있다.
일부 실시예에 따르면, 집적 회로 디바이스를 제작하는 방법은, 제1 표면, 제2 표면, 제1 표면과 제2 표면 사이에 있고 제1 표면에 인접한 복수의 트랜지스터 셀을 포함하는 반도체 층 구조물, 및 트랜지스터 셀들에 결합된 단자들을 포함하는 무선 주파수("RF") 트랜지스터 증폭기 구조물을 형성하는 단계; 및 제1 표면으로부터 돌출되어 단자들 중 하나 이상으로의 전기 접속을 제공하는 하나 이상의 전도성 기둥 구조물을 형성하는 단계; 및 제2 표면 내로 및 반도체 층 구조물을 통해 연장되어 단자들 중 적어도 하나로의 전기 접속을 제공하는 적어도 하나의 전도성 비아를 형성하는 단계를 포함한다.
일부 실시예에서, RF 트랜지스터 증폭기는 반도체 층 구조물과 제2 표면 사이에 기판을 포함할 수 있다. 적어도 하나의 전도성 비아를 형성하는 단계는, 제1 표면을 웨이퍼 캐리어에 부착하는 단계; 기판의 두께를 감소시키기 위해 제2 표면 상에서 시닝(thinning) 동작을 수행하고; 및 시닝 동작에 응답하여 및 제1 표면을 웨이퍼 캐리어에 부착시킨 채 제2 표면 내로 연장되는 적어도 하나의 전도성 비아를 형성하는 단계를 포함할 수 있다.
일부 실시예에서, 제1 표면을 웨이퍼 캐리어에 부착하기 전에 하나 이상의 전도성 기둥 구조물을 형성하는 단계가 수행될 수 있다.
일부 실시예에서, 웨이퍼 캐리어는 제1 웨이퍼 캐리어일 수 있다. 하나 이상의 전도성 기둥 구조물을 형성하는 단계는, 제1 웨이퍼 캐리어로부터 제1 표면을 분리하는 단계; 제2 표면을 제2 웨이퍼 캐리어에 부착하는 단계; 및 제2 표면을 제2 웨이퍼 캐리어에 부착시킨 채 제1 표면 상에서 하나 이상의 전도성 기둥 구조물을 형성하는 단계를 포함할 수 있다.
일부 실시예에서, 이 방법은 제1 표면을 웨이퍼 캐리어에 부착시킨 채 제2 표면 상에서 적어도 하나의 수동 전자 컴포넌트를 형성하는 단계를 더 포함할 수 있다. 적어도 하나의 수동 전자 컴포넌트는 적어도 하나의 전도성 비아에 의해 단자들 중 적어도 하나에 전기적으로 접속될 수 있다.
일부 실시예에서, 적어도 하나의 수동 전자 컴포넌트를 형성하는 단계는, 시닝 동작에 응답하여 제2 표면 상에 제1 금속 층을 형성하는 단계; 제2 표면 반대편의 제1 금속 층 상에 절연체 층을 형성하는 단계; 및 제1 금속 층 반대편의 절연체 층 상에 제2 금속 층을 형성하고 패턴화하는 단계를 포함할 수 있다. 적어도 하나의 수동 전자 컴포넌트는, 하나 이상의 개별 커패시터, 인덕터, 및/또는 저항기들을 정의하는 제2 금속 층의 패턴들을 포함할 수 있다.
일부 실시예에 따른 다른 디바이스들, 장치, 및/또는 방법들은, 이하의 도면들 및 상세한 설명을 검토할 때 본 기술분야의 통상의 기술자에게 명백해질 것이다. 상기 실시예들의 임의의 및 모든 조합에 추가하여, 이러한 모든 추가적인 실시예들은 본 설명에 포함되고, 본 발명의 범위 내에 있으며, 첨부된 청구항들에 의해 보호되고자 한다.
도 1은 본 개시내용의 일부 실시예에 따른 RF 트랜지스터 증폭기 다이 또는 디바이스의 개략적인 평면도이다.
도 2는 도 1의 II-II' 라인을 따라 취해진 RF 트랜지스터 증폭기 다이의 트랜지스터 구조물의 개략적인 단면도이다.
도 3a, 도 3b, 도 3c 및 도 3d는 본 개시내용의 일부 실시예에 따른 전면측 기둥 구조물을 포함하는 트랜지스터 구조물들을 제작하는 방법들을 나타내는 단면도이다.
도 4a, 도 4b 및 도 4c는, 본 개시내용의 일부 실시예에 따른 다이 싱귤레이션(singulation)을 위한 전면측 기둥 구조물들 및 트렌치들을 포함하는 트랜지스터 구조물들을 제작하는 방법들을 나타내는 단면도이다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e 및 도 5f는 본 개시내용의 일부 실시예에 따른 웨이퍼 캐리어 본딩을 이용하여 전면측 기둥 구조물들 및 전도성 비아들을 포함하는 트랜지스터 구조물들을 제작하는 방법들을 나타내는 단면도이다.
도 6a 및 도 6b는 본 개시내용의 일부 실시예에 따른 전면측 기둥 구조물 및 다이 배면측 상의 수동 디바이스들을 포함하는 트랜지스터 구조물들을 제작하는 방법을 나타내는 단면도들이다.
도 7a, 도 7b, 도 7c, 도 7d, 도 7e, 도 7f 및 도 7g는 본 개시내용의 일부 실시예에 따른 다중 웨이퍼 캐리어 본딩을 이용하여 전면측 기둥 구조물들 및 전도성 비아들을 포함하는 트랜지스터 구조물을 제작하는 방법들을 나타내는 단면도들이다.
도 8a, 도 8b, 도 8c 및 도 8d는 본 개시내용의 일부 실시예에 따른 다중 웨이퍼 캐리어 본딩을 이용하여 전면측 기둥 구조물들 및 다이의 배면측 상의 수동 디바이스들을 포함하는 트랜지스터 구조물들을 제작하는 방법들을 나타내는 단면도들이다.
도 9a, 도 9b 및 도 9c는 본 개시내용의 일부 실시예에 따른 전면측 기둥 구조물들을 갖는 트랜지스터 구조물들을 포함하는 RF 트랜지스터 증폭기 다이들의 기판 부착의 예들을 나타내는 단면도들이다.
도 10, 도 11 및 도 12는 본 개시내용의 일부 실시예에 따른 RF 트랜지스터 증폭기 다이들 또는 트랜지스터 구조물들을 포함하는 디바이스를 포함하는 디바이스 팩키지들의 예들을 나타내는 단면도들이다.
본 개시내용의 실시예들은 집적 회로 디바이스 팩키지들에서 와이어 본드들을 감소시키거나 제거할 수 있는 디바이스들 및 제작 방법들에 관한 것이다. 팩키지 크기 및 조립에 제한을 가하는 것 외에도, 와이어 본드들은 특히 더 높은 주파수 RF 응용들에서 정합 회로들(입력/출력 임피던스 정합 및/또는 고조파 종단 회로 포함)의 효율성을 감소시키거나 무효화할 수 있는 원하지 않는 직렬 인덕턴스를 도입할 수 있다.
따라서, 본 개시내용의 일부 실시예는, 전도성 기둥들(본 명세서에서는 전면측 기둥 구조물들, 또는 전면측 기둥들이라고도 함) 등의, RF 트랜지스터 증폭기 다이 또는 디바이스의 전면측 또는 전면 표면 상의 전기 접속 구조물들을 이용하는 집적 디바이스들 및 제작 방법들을 제공한다. 본 명세서에서 사용될 때, 다이 또는 디바이스의 '전면측' 또는 '전면 표면'은 디바이스의 반도체 층 구조물 내의 능동 트랜지스터 셀들에 인접할 수 있는 반면, 다이 또는 디바이스의 '배면측' 또는 '배면 표면'은 디바이스는 전면측의 반대편에 있을 수 있다(그리고, 일부 실시예에서는 반도체 층 구조물이 형성되거나 기타의 방식으로 제공되는 기판을 포함할 수 있음). 전면측 기둥들은 웨이퍼 상에 집적될 수 있는 (금속 도금된 또는 기타의 금속 구조물을 포함하는) 전도성 구조물일 수 있으며 전면측 기둥들의 각각의 위치 또는 배치에 관한 설계 유연성으로 지오메트리에 대한 제어를 개선할 수 있다. 전면측 기둥들은, 외부 접속(예를 들어, 입력, 출력 및/또는 접지 접속, '오프 칩' 접속이라고도 함)을 위해, 디바이스의 하나 이상의 단자(예를 들어, 트랜지스터 다이의 소스, 드레인, 및/또는 게이트 단자)를 인쇄 회로 기판(PCB), 재배선층(RDL) 구조물, 및/또는 열 강화 팩키지(예를 들어, TEPAC 또는 T3PAC 팩키지)를 포함한 기타의 팩키지 기판에 접속할 수 있어서, 와이어 본드들을 감소 또는 제거할 수 있다.
본 개시내용의 추가 실시예들은, 예를 들어 정합 회로로의 (예를 들어, 와이어 본드들을 이용한) 오프-칩 접속들과 연관된 복잡성을 감소시키거나 제거하기 위해, 다이의 배면측을 이용하여 수동 전자 컴포넌트들 또는 디바이스들(예를 들어, 개별 커패시터, 인덕터 및 저항기)을 집적하는 집적 디바이스들 및 제작 방법들을 제공한다. 다이 배면측 상에 패턴화된 금속층과 절연체를 추가하는 것은, 더 높은 집적 수준들을 허용하고 다양한 수동 컴포넌트를 설계하는데 필요한 구축 블록들을 제공한다. 일부 실시예에서, 다이의 배면측 상의 수동 컴포넌트들 또는 회로들은, 배면측으로부터 전면측을 향해 연장되는 하나 이상의 (본 명세서에서는, 배면측 비아라고도 하는) 전도성 관통 기판 비아에 의해, 전면측 상의 능동 트랜지스터 디바이스들에 접속될 수 있다. 일부 실시예에서, 수동 디바이스들은 다이 전면측 상의 전면측 기둥들과 함께 다이의 배면측 상에 제공될 수 있다. 따라서 본 명세서에 설명된 실시예들은 회로 정밀도를 개선하고 팩키지 크기를 감소시킬 수 있다.
본 개시내용의 실시예들에 따른 디바이스들 및 제작 방법들에서 전면측 기둥들을 집적하는데 있어서 몇 가지 설계 절충이 고려되었으며, 이것은 첨부된 도면들을 참조하여 아래에서 상세히 설명된다. 예를 들어, 3개의 FET 단자 모두(예를 들어, 소스/접지, 게이트 및 드레인)는 일부 실시예에서 다이의 동일한 측면(예를 들어 전면측)으로 라우팅될 수 있는 반면, 이러한 배열은 일부 실시예에서는 최적이 아닐 수 있다. 배면측 접지면을 요구할 수 있는 RF IC 설계에서, 전도성 관통 기판 비아들이 이용될 수 있다(예를 들어, FET 소스 단자들로의 접속을 위해). 일부 실시예에서, 전면측 기둥 접속들은 배면측 비아 접속들에 대한 필요성을 제거할 수 있다. 일부 실시예에서, 배면측 비아 접속이 요구되지 않을 수 있지만, 싱귤레이션 프로세스는 기판 두께에 제한을 부과할 수 있다.
도 1은 본 개시내용의 실시예들에 따른 반도체 다이(100)의 일부의 개략적인 평면도이다. 다이(100)는 전력 트랜지스터 디바이스, 예를 들어 RF 전력 증폭기의 트랜지스터 셀들을 포함할 수 있다. 도 2는 도 1의 라인 II-II'을 따라 취해진 디바이스 또는 다이(100)의 단위 셀 트랜지스터 구조물(여기서는 트랜지스터 구조물 또는 트랜지스터 셀이라고도 함)(300)의 개략적인 단면도이다.
도 1 및 도 2에 도시된 바와 같이, III족 질화물 반도체 HEMT 또는 MOSFET용 반도체 구조물 등의 반도체 층 구조물(390)은 실리콘 카바이드 기판 또는 사파이어 기판 등의 기판(322) 상에 형성될 수 있다. 기판(322)은, 예를 들어, 실리콘 카바이드의 4H 폴리타입일 수 있는, 반절연성 실리콘 카바이드 기판일 수 있다. 다른 실리콘 카바이드 후보 폴리타입들로는, 3C, 6H 및 15R 폴리타입이 포함될 수 있다. 기판(322)은 Cree, Inc.에서 입수할 수 있는 고순도 반절연성(HPSI; High Purity Semi-Insulating) 기판일 수 있다. 용어 '반절연성'은 여기서는 절대적인 의미가 아니라 설명적으로 사용되는 것이다.
본 명세서에서 사용될 때, 용어 "III족 질화물"이란, 질소(N)와 주기율표의 III족 원소들, 대개는 알루미늄(Al), 갈륨(Ga), 및/또는 인듐(In) 사이에서 형성된 반도체성 화합물들을 말한다. 이 용어는 또한, 예를 들어 AlGaN 및 AlInGaN 등의 3원소 및 4원소(또는 그 이상) 화합물들을 말한다. 본 기술분야의 통상의 기술자라면 충분히 이해하는 바와 같이, III족 원소들은 질소와 결합하여 2원소(예를 들어, GaN), 3원소(예를 들어, AlGaN, AlInN) 및 4원소(예를 들어, AlInGaN) 화합물들을 형성할 수 있다. 이들 화합물들 모두는 1 몰의 질소가 총 1 몰의 III족 원소들과 결합된 실험적 공식을 갖는다.
본 개시내용의 일부 실시예에서, 기판(322)의 실리콘 카바이드 벌크 결정은 실온에서 약 1×105 ohm-cm 이상의 저항률을 가질 수 있다. 본 개시내용의 일부 실시예에서 이용될 수 있는 SiC 기판의 예들은, 예를 들어 본 개시내용의 양수인인 Durham, N.C.의 Cree, Inc.에 의해 제조되며, 이러한 기판들을 생성하기 위한 방법들은, 그 개시내용들은 그 전체가 참조에 의해 본 명세서에 포함되는, 예를 들어, 미국 특허 번호 Re. 34,861, 미국 특허 번호 제4,946,547호, 미국 특허 번호 제5,200,022호, 및 미국 특허 번호 제6,218,680호에서 설명되어 있다. 실리콘 카바이드가 기판(322)으로 채용될 수 있지만, 본 개시내용의 실시예들은, 사파이어(Al2O3), 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN), 갈륨 질화물(GaN), 실리콘(Si), GaAs, LGO, 아연 산화물(ZnO), LAO, 인듐 인화물(InP) 등의, 기판(322)을 위한 임의의 적절한 기판을 이용할 수 있다는 것을 이해해야 한다.
기판(322)은 실리콘 카바이드 웨이퍼일 수 있고, 디바이스(100)는, 적어도 부분적으로, 웨이퍼 레벨 처리를 통해 형성될 수 있고, 웨이퍼는, 그 다음, 다이싱되어 (본원에서는, 각각 300 또는 300-n으로서 지정되어 있음, 여기서 n은 정수임) 복수의 개개 또는 단위 셀 트랜지스터를 포함하는 디바이스(100)를 제공할 수 있다. 일부 실시예에서, (예를 들어, 도 2에서 수직 Z 방향으로의) 기판(322)의 두께는 100 ㎛보다 크거나, 200 ㎛보다 크거나, 400 ㎛보다 클 수 있다.
일부 실시예에서, 예를 들어, 도 3a 내지 도 3d, 도 5a 내지 도 5f, 및 도 7a 내지 도 7g를 참조하여 아래에서 설명된 바와 같이, 트랜지스터 구조물(300)은 시닝된 기판(322')을 포함할 수 있다. 일부 실시예에서, (예를 들어, 도 2에서 수직 Z 방향으로의) 기판(322')의 두께는 100 ㎛ 이하일 수 있다. 일부 실시예에서, 기판(322')의 두께는 75 ㎛ 이하일 수 있다. 일부 실시예에서, 기판(322')의 두께는 50 ㎛ 이하일 수 있다.
반도체 층 구조물(390)은 기판(322)의 표면 상에(또는 본 명세서에서 추가로 설명되는 선택사항적인 층들 상에) 형성된다. 예시된 예들에서, 반도체 층 구조물(390)은 에피택셜 성장에 의해 형성되고, 그리고, 그에 따라, 하나 이상의 에피택셜 층(324)을 포함한다. III족 질화물들의 에피택셜 성장을 위한 기술들은, 예를 들어, 미국 특허 번호 제5,210,051호, 미국 특허 번호 제5,393,993호, 및 미국 특허 번호 제5,523,589호에 설명되어 있으며, 그 개시내용들은 또한 그 전체가 본 명세서에 참조에 의해 포함된다.
실리콘 카바이드는, III족 질화물 디바이스들을 위한 흔한 기판 재료일 수 있는 사파이어(Al2O3)보다 (반도체 층 구조물(390)에 채용될 수 있는) III족 질화물들에 훨씬 더 가까운 결정 격자 정합을 갖는다. 더 가까운 격자 정합은 사파이어에서 일반적으로 이용가능한 것들보다 더 높은 품질의 III족 질화물 필름들을 생성할 수 있다. 실리콘 카바이드는 또한 비교적 높은 열 전도도를 가지며, 따라서 실리콘 카바이드 상에 형성된 III족 질화물 디바이스들의 총 출력 전력은 사파이어 및/또는 실리콘 상에 형성된 유사한 디바이스들만큼 기판의 열 소산에 의해 제한되지 않을 수 있다. 또한, 반절연성 실리콘 카바이드 기판들은 디바이스 격리 및 감소된 기생 커패시턴스를 제공할 수 있다.
설명의 목적을 위해 반도체 층 구조물(390)이 하나 이상의 에피택셜 층(324)을 참조하여 도시되어 있지만, 반도체 층 구조물(390)은, 기판(322)과 하나 이상의 에피택셜 층(324) 상의 또는 그 사이의 버퍼 및/또는 핵형성 층(들), 및/또는 에피택셜 층(324)의 상위 표면(324A) 상의 캡 층 등의, 추가적인 층들/구조물들/요소들을 포함할 수 있다. 예를 들어, 실리콘 카바이드 기판(322)과 트랜지스터 구조물(300)의 나머지 층들 사이에 적절한 결정 구조 천이를 제공하기 위해 AlN 버퍼층이 기판(322)의 상위 표면(322A) 상에 형성될 수 있다. 추가적으로, 스트레인 밸런싱 천이 층(들)은, 또한 및/또는 대안으로서, 예를 들어, 그 개시 내용이 마치 전체적으로 본 명세서에 개시된 것처럼 참조에 의해 본 명세서에 포함되는, 일반 양도된 미국 특허 번호 제7,030,428호에서 설명된 바와 같이 제공될 수 있다. 선택사항적 버퍼/핵형성/천이층들은 금속-유기 화학 기상 퇴적(MOCVD), 분자 빔 에피택시(MBE), 및/또는 수소화물 기상 에피택시(HVPE)에 의해 퇴적될 수 있다.
여전히 도 1 및 도 2를 참조하면, 다이(100)의 전면측(100f)에서, 소스 컨택트(315) 및 드레인 컨택트(305)는 에피택셜 층(324)의 표면(324A) 상에 형성될 수 있고 서로로부터 측방향으로 이격될 수 있다. 단위 셀 트랜지스터(300)의 소스 영역은 소스 컨택트(315) 바로 아래에 있는 반도체 층 구조물(390)의 일부이고, 단위 셀 트랜지스터(300)의 드레인 영역은 드레인 컨택트(305) 바로 아래에 있는 반도체 층 구조물(390)의 일부이다. 소스 컨택트(315)와 드레인 컨택트(305) 사이의 에피택셜 층(324) 상에 게이트 컨택트(310)가 형성될 수 있다. 게이트 컨택트(310)의 재료는 에피택셜 층(324)의 조성에 기초하여 선택될 수 있고, 일부 실시예에서는 Schottky 컨택트일 수 있다. 예를 들어, 니켈(Ni), 백금(Pt), 니켈 실리사이드(NiSix), 구리(Cu), 팔라듐(Pd), 크롬(Cr), 텅스텐(W) 및/또는 텅스텐 실리콘 질화물(WSiN) 등의, III족 질화물계 반도체 재료에 대해 쇼트키 컨택트를 형성할 수 있는 일부 재료가 이용될 수도 있다.
소스 컨택트(315) 및/또는 드레인 컨택트(305)는, III족 질화물계 반도체 재료와 오옴 컨택트를 형성할 수 있는 금속을 포함할 수 있다. 적절한 금속들로는, 예컨대 Ti, W, 티타늄 텅스텐(TiW), 실리콘(Si), 티타늄 텅스텐 질화물(TiWN), 텅스텐 실리사이드(WSi), 레늄(Re), 니오븀(Nb), Ni, 금(Au), 알루미늄(Al), 탄탈(Ta), 몰리브덴(Mo), NiSix, 티타늄 실리사이드(TiSi), 티타늄 질화물(TiN), WSiN, Pt 등의, 내화성 금속들이 포함될 수 있다. 따라서, 소스 컨택트(315) 및/또는 드레인 컨택트(305)는, 에피택셜 층(324)(예를 들어, HEMT 디바이스에서의 장벽 층)과 직접 접촉하는 오옴 컨택트 부분을 포함할 수 있다. 일부 실시예에서, 소스 컨택트(315) 및/또는 드레인 컨택트(305)는 복수의 층으로 형성되어, 예를 들어, 그 전체 개시내용이 참조에 의해 본 명세서에 포함되는, 일반 양도된 미국 특허 번호 제8,563,372호 및 미국 특허 번호 제9,214,352호에서 설명되는 바와 같이 제공될 수 있는 오옴 컨택트를 형성할 수 있다.
일부 실시예에서, 트랜지스터 셀(300)은 HEMT 구조물일 수 있고, 에피택셜 층 구조물(324)은, 기판(322)의 표면(322A)에 형성된 채널 층 및 채널 층의 표면에 형성된 장벽 층을 포함할 수 있다. 채널 층은 장벽 층의 밴드갭보다 작은 밴드갭을 가질 수 있고, 채널 층은 또한, 장벽 층보다 큰 전자 친화력을 가질 수 있다. 채널 층 및 장벽 층은 III족 질화물계 재료들을 포함할 수 있다. 종래의 HEMT 디바이스에 관해 위에서 논의한 바와 같이, 채널 층과 장벽 층 사이의 접합부에서 채널 층에는 2DEG 층이 유도된다. 2DEG 층은, 각각, 소스 컨택트(315)와 드레인 컨택트(305) 아래에 있는 디바이스의 소스 영역과 드레인 영역 사이의 전도를 허용하는 고전도성 층으로 작용한다. 기판들, 채널 층들, 장벽 층들, 및 기타의 층들을 포함하는 HEMT 구조물들은, 그 개시내용 전체가 참조에 의해 본 명세서에 포함되는, 예를 들어, 미국 특허 번호 제5,192,987호, 미국 특허 번호 제5,296,395호, 미국 특허 번호 제6,316,793호, 미국 특허 번호 제6,548,333호, 미국 특허 번호 제7,544,963호, 미국 특허 번호 제7,548,112호, 미국 특허 번호 제7,592,211호, 미국 특허 번호 제7,615,774호, 미국 특허 번호 제7,548,112호, 및 미국 특허 번호 제7,709,269호에서 논의된다.
본 기술분야의 통상의 기술자라면 이해할 수 있는 바와 같이, 트랜지스터 셀(300)(예를 들어, HEMT, MOSFET, LDMOS 등)은, 게이트 컨택트(310)의 제어 하의 소스 컨택트(315)와 드레인 컨택트(305) 사이의 활성 영역에 의해 정의될 수 있다. 일부 실시예에서, 소스 컨택트(315), 드레인 컨택트(305) 및 게이트 컨택트(310)는 기판(322) 상에 교대로 배열된 복수의 소스 컨택트들(315), 드레인 컨택트들(305) 및 게이트 컨택트들(310)로서 형성될 수 있으며, 여기서 게이트 컨택트(310)는 인접한 드레인 컨택트들(305)과 소스 컨택트들(315) 사이에 배치되어 복수의 트랜지스터 셀(300)을 형성한다. 도 1에 나타낸 바와 같이, 디바이스(100)는 소스 컨택트(315)를 공유하는 인접한 트랜지스터 셀들(300)을 포함할 수 있다. 본 명세서의 단면도들은, 논의의 편의를 위해, 소스 컨택트들(315), 드레인 컨택트들(305), 및 게이트 컨택트들(310)의 서브세트를 나타내지만, 디바이스(100)는, 예시되지 않은 추가적인 소스 컨택트들(315), 드레인 컨택트들(305), 및 게이트 컨택트들(310)을 포함한, 추가적인 구조물들을 가질 수 있다는 것을 이해할 것이다.
전형적으로, 단위 셀(300) 등의, 수백개의 또는 더 일반적으로는 수천개의 단위 셀들이 반도체 기판 상에 형성되고 전기적으로 병렬로 접속되어 RF 트랜지스터 증폭기 다이 또는 디바이스(100)를 제공할 수 있다. 일부 실시예에서, 다이(100)는, 디바이스 단자들 또는 전극들(예를 들어, 입력 단자, 출력 단자, 및 접지 단자)에 병렬로 접속될 수 있는 여러 트랜지스터 셀(300)을 포함할 수 있다. 예를 들어, 게이트(310), 드레인(305) 및 소스(315) 컨택트들 각각은, 반도체 층 구조물(390)의 상위 표면(324A) 상에서 하나 이상의 각각의 버스(예를 들어, 게이트 버스(310b) 및 드레인 버스(305b)에 의해; 도 1의 점선으로 도시됨)에 의해 접속될 수 있는, 게이트, 드레인 및/또는 소스 '핑거들'을 정의하기 위해 제1 방향(예를 들어, Y 방향)으로 연장될 수 있다. 게이트 핑거들(310), 드레인 핑거들(305), 및 소스 핑거들(315)(및 접속 버스들)은, 상단 또는 전면측 금속화 구조물에 의해 정의된 바와 같이, 각각, 디바이스(100)의 게이트-, 드레인-, 및 소스-접속된 전극들의 일부를 정의할 수 있다. 도면을 단순화하기 위해 전면측 금속화 구조물의 다양한 전도성 요소를 서로 격리하는 유전체 층들은 도 1에 도시되지 않았다. 게이트 핑거들(310)이 공통 게이트 버스(310b)에 전기적으로 접속되고, 드레인 핑거들(305)은 공통 드레인 버스(305b)에 전기적으로 접속되고, 소스 핑거들(315)은 (예를 들어, 여기서 설명되는 바와 같이, 각각의 비아 개구들(335) 및 배면측 금속 층(345)을 통해) 함께 전기적으로 접속되기 때문에, 단위 셀 트랜지스터(300)가 모두 전기적으로 병렬로 함께 접속되어 있다는 것을 알 수 있다.
RF 트랜지스터 증폭기 다이 또는 디바이스(100)의 단자들 중 하나(예를 들어, 소스 컨택트(들)(315)에 접속된 소스 단자)는, 예를 들어 전기 접지 등의 기준 신호에 결합되도록 구성될 수 있다. 일부 실시예에서, 전도성 관통 기판 비아 접속 또는 구조물(예를 들어, 본 명세서에 설명된 바와 같이 관통 기판 비아 개구들(335)에 형성된 배면측 비아(346))는, 기판(322 또는 322') 및 에피택셜 층(324)을 통해 연장되어 소스 컨택트(315)를 접지에 결합할 수 있다. 다른 실시예들에서, RF 트랜지스터 증폭기 다이 또는 디바이스(100)의 단자 중 하나(예를 들어, 소스 단자)에 대한 접지 접속은, 활성 영역 외부, 예를 들어 다이(100)의 주변 영역에 제공될 수 있다. 일부 실시예에서, 다이(100)의 배면측(100b) 상의 백메탈 층(345)은, 예를 들어 접지에 대한 근접성이 요구될 수 있는 응용들에서, 배면측 접지면을 제공할 수 있다.
도 2에 도시된 바와 같이, 트랜지스터 구조물(300)은, 전면측(100f)에 인접한 350, 355 및 360으로 예시된 하나 이상의 유전 층 또는 절연 층을 더 포함할 수 있다. 제1 절연 층(350)은 반도체 층 구조물(390)의 상위 표면에 직접 접촉(예를 들어, 에피택셜 층(324)의 상위 표면(324A)에 접촉)할 수 있다. 제2 절연 층(355)은 제1 절연 층(350) 상에 형성될 수 있고, 제3 절연 층(360)은 제2 절연 층(355) 상에 형성될 수 있다. 일부 실시예에서 3개보다 적거나 많은 절연 층들이 포함될 수 있다는 것도 역시 이해할 것이다. 절연 층들(350, 355 및/또는 360) 중 하나 이상은 트랜지스터 구조물(300)에 대한 패시베이션 층들로서 역할할 수 있다. 절연 층들(350, 355, 360)은, 실리콘 질화물(SixNy), 알루미늄 질화물(AlN), 실리콘 이산화물(SiO2), 실리콘 산화질화물들, 및/또는 다른 적절한 보호 재료, 예를 들어, 마그네슘 산화물, 스칸듐 산화물, 알루미늄 산화물 및/또는 알루미늄 산화질화물 등의, 유전체 재료일 수 있다. 더 일반적으로, 절연 층들(350, 355, 360)은 단일 층일 수 있거나 균일 및/또는 불균일한 조성의 다중 층을 포함할 수 있고, 및/또는 (예를 들어, 소스 컨택트들(315) 및/또는 드레인 컨택트들(305)을 제공하기 위해) 오옴 컨택트들의 후속 어닐링 동안 아래에 놓인 에피택셜 층(들)(324)을 보호하도록 충분히 두꺼울 수 있다.
소스 컨택트(315), 드레인 컨택트(305), 및 게이트 컨택트(310)는, 다이(100)의 전면측(100f)에 인접한 제1 절연 층(350)에 형성될 수 있다. 일부 실시예에서, 게이트 컨택트(310)의 적어도 일부는 제1 절연 층(350)의 표면 상에 있을 수 있다. 일부 실시예에서, 게이트 컨택트(310)는 T형 게이트 및/또는 감마 게이트로서 형성될 수 있으며, 그 형성은, 예를 들어, 그 개시내용 전체가 참조에 의해 본 명세서에 포함되는, 미국 특허 번호 제8,049,252호, 미국 특허 번호 제7,045,404호, 및 미국 특허 번호 제8,120,064호에서 논의된다. 제2 절연 층(355)은, 제1 절연 층(350) 상에, 및 드레인 컨택트(305), 게이트 컨택트(310) 및 소스 컨택트(315)의 일부 상에 형성될 수 있다.
각각의 금속 컨택트(365)는 제2 절연 층(355)의 개구들을 통해 연장되어 컨택트들(305, 310, 315) 중 하나 이상, 예를 들어 소스 및 드레인 컨택트들(315, 305)과 접촉하도록 형성될 수 있다. 예를 들어, 제2 절연 층(355)은, 금속 컨택트들(365)의 배치를 위해 소스 컨택트들(315) 및/또는 드레인 컨택트들(305)을 노출시키는 윈도우들을 형성하도록 패턴화될 수 있다. 윈도우들은, 소스 컨택트들(315) 및/또는 드레인 컨택트들(305)에 관해 패턴화된 마스크 및 낮은-손상 에칭을 이용하여 에칭될 수 있다. 전도성 금속이 소스 컨택트들(315) 및/또는 드레인 컨택트들(305)의 노출된 부분들 상에 형성되어 금속 컨택트들(365)을 형성할 수 있다.
금속 컨택트들(365)은 다이(100)의 전면측(100f)에서 트랜지스터 셀(300)의 컨택트들(305, 310, 315) 각각과 직접 접촉할 수 있다. 도 1 및 도 2의 예에서, 금속 컨택트들(365)은 드레인 컨택트(305) 및 소스 컨택트(315) 상에 제공된다. 그러나, 다른 실시예들에서, 금속 컨택트들(365)은 다이(100)의 전면측(100f)에서 3개의 FET 단자들(소스, 게이트 및 드레인) 모두에 제공될 수 있다. 또한, 금속 컨택트들(365)은, 예를 들어 외부 입력/출력 접속들을 제공하기 위해(예를 들어, 입력 신호들을 게이트(310)에 제공하고 드레인(305)으로부터 신호들을 출력하기 위해) 게이트 버스(310b) 및 드레인 버스(305b)로의 접속을 제공할 수 있다. 특히, 일부 실시예에서, 금속 컨택트들(365)은 게이트 버스(310b)와 드레인 버스(305b) 사이의 접속들과 입력/출력 접속들을 제공하는 각각의 와이어본드들에 대한 각각의 랜딩/컨택트 패드들을 제공할 수 있다.
금속 컨택트들(365)은, 예를 들어 구리, 코발트, 금 및/또는 복합 금속을 포함한, 금속 또는 다른 고전도성 재료를 포함할 수 있다. 예시의 편의를 위해, 도 1에서는, 제2 절연 층(355), 제3 절연 층(360) 및 금속 컨택트들(365)이 예시되지 않았다. (절연 층들(350 및/또는 355)과 유사하거나 상이한 조성의) 제3 절연 층(360)은 금속 컨택트들(365) 상에 최종 패시베이션 층으로서 형성될 수 있고, 이것은, 예를 들어 "오프 칩" 입력 및/또는 하나 이상의 외부 디바이스로의 출력 접속을 위한 전기 접속, 및/또는 접지 접속들을 위해 금속 컨택트(365)를 노출시키는 개구들(325)을 정의하도록 패턴화될 수 있다. 따라서, 금속 컨택트들(365)은, 다이(100)의 하나 이상의 트랜지스터 구조물(300)(예를 들어, HEMT 또는 LDMOS 트랜지스터 등의 FET의 게이트(310), 드레인(305), 및 소스(315) 단자)의 대응하는 단자들에 직접 또는 간접적으로 접속될 수 있는, 입력(예를 들어, 게이트), 출력(예를 들어, 드레인), 및/또는 접지(예를 들어, 소스) 접촉 패드들 또는 단자들을 정의할 수 있다.
본 개시내용의 실시예들에 따라 전면측 기둥들, 배면측 비아들, 및/또는 배면측 수동 디바이스들을 제작하기 위한 추가 동작들이 도 2의 트랜지스터 구조물(300)을 참조하여 여기서 설명된다.
도 3a 내지 도 3d는, 본 개시내용의 일부 실시예에 따른 전면측 기둥 구조물들을 포함하는 트랜지스터 구조물들을 제작하는 방법들을 나타내는 단면도들이다. 특히, 도 3a 내지 도 3d의 동작들은, 다이 싱귤레이션을 위해 기판(322)의 두께를 감소시키기 위해 벌크 백 그라인딩 프로세스(bulk back grinding process)를 이용하여 디바이스의 배면측으로의 전도성 관통 기판 비아 접속들 없이 트랜지스터 셀들(300)을 포함하는 디바이스들(100)을 형성하기 위한 프로세스 시퀀스를 나타낸다.
이제 도 3a를 참조하면, 도 2의 오프-칩 접속들을 위해 금속 컨택트들(365)을 노출한 후, 각각의 전도성 접속들(366)(본 명세서에서는 전면측 접속들 또는 기둥들이라고 함)이 다이(100)의 전면측(100f) 상의 금속 컨택트들(365) 상에 형성된다. 전면측 기둥들(366)은, 평면도에서 타원형 또는 원형(예를 들어, 금속 컨택트들(365)을 노출시키는 개구들(325)과 유사하거나 이에 대응하는) 형상들을 가질 수 있다. 전면측 기둥들(366)은 일부 실시예에서 비교적 두꺼운 전도성 도금된 구조물일 수 있다. 예를 들어, 전면측 기둥들(366)은, Cu- 또는 다른 금속-도금된 구조물들일 수 있다. 따라서, 전면측 기둥들(366)은, 디바이스(100)의 하나 이상의 단자(예를 들어, 입력, 출력, 접지)와, 예를 들어 '플립 칩'(이 경우 디바이스(100)는 디바이스(100)의 전면측(100f)에 인접한 기둥들(366)에 의해 기판 또는 디바이스(들)에 부착되고 전기적으로 접속된다)으로서의, 및/또는 스택형 멀티칩 팩키지로 된, 하나 이상의 외부 디바이스 사이에 전기 접속들을 제공할 수 있다. 도 3a에 도시된 바와 같이, 땜납 층들(367)은, 전기 접속 및/또는 부착을 위해 전면측 기둥들(366) 상에 제공될 수 있다. 또한, 팩키지 통합에 따라, 전면측 기둥들(366)은 일부 칩-대-칩 또는 칩-대-보드 분리를 제공하고, 디바이스(100)의 전면측(100f)으로부터의 열 소산을 증가시키고, 기계적 강도를 증가시키거나, 및/또는 (특히 '플립 칩' 팩키지에서) 접속 패드들 또는 기둥들을 다이(100)의 가장자리들 또는 주변부들에서 멀리 배치하는 것을 허용함으로써 설계 유연성을 증가시킬 수 있다.
도 3b에 도시된 바와 같이, 돌출된 전면측 기둥들(366)을 포함하는 디바이스(100)의 전면측(100f)은, 예를 들어 임시 웨이퍼 접착제(328)에 의해 웨이퍼 캐리어(326)에 '뒤집힌 채' 부착된다(전면측 아래로). 웨이퍼 캐리어(326)는 강성을 증가시켜 그에 따라 후속 제작 프로세스들 동안 전면측 기둥들(366)을 지지 및 보호하도록 구성된 임의의 기판 또는 구조물일 수 있다.
특히, 디바이스 또는 다이(100)는 공통 웨이퍼 상에 형성된 복수의 다이들 중 하나일 수 있고, 따라서 디바이스(100)의 제작은, 예를 들어, 다이싱 또는 톱질 프로세스에 의해 웨이퍼 상의 다른 다이들로부터의 싱귤레이션을 포함할 수 있다. 기판(322)의 재료에 따라, 싱귤레이션은 기판(322)의 두께를 감소시킴으로써 용이화될 수 있다. 예를 들어, 일부 실시예에서 기판(322)은, 두께가 증가함에 따라 싱귤레이션을 더 어렵게 만들 수 있는 경도를 갖는 재료(실리콘 카바이드 등)일 수 있다.
따라서, 도 3c에 도시된 바와 같이, 기판(322)의 두께는 싱귤레이션을 위해 감소된다. 일부 실시예에서, 기판(322)의 두께는, 인피드(in-feed) 또는 크리프 피드(creep feed) 그라인더 등의, 그라인더를 이용하여 감소될 수 있다. 다른 실시예에서, 기판(322)의 두께는, 래핑(lapping), 화학적 또는 반응성 이온 에칭, 또는 그라인딩을 동반하거나 동반하지 않은 이들 접근법들의 조합들을 이용하여 감소될 수 있다. 또 다른 실시예에서, 시닝 동작으로부터 야기될 수 있는 기판(322)에 대한 손상을 감소시키도록 기판(322)의 배면측을 처리하기 위해 에칭이 이용될 수 있다. 예를 들어, 웨이퍼를 시닝하는 방법들은, 그 개시내용이 그 전체가 참조에 의해 본 명세서에 포함되는, 일반 양도된 미국 특허 번호 제7,291,529호, 미국 특허 번호 제7,932,111호; 미국 특허 번호 제7,259,402호; 및 미국 특허 번호 제8,513,686호에서 설명된다. 일부 실시예에서, 기판(322)은 약 40 ㎛ 내지 약 100 ㎛의 두께로 시닝될 수 있다. 다른 실시예들에서, 기판(322)은 약 50 ㎛ 내지 약 75 ㎛의 두께로 시닝된다.
웨이퍼 캐리어(326), 및/또는 임시 접착제(328)에 의한 이에 대한 부착은, 기판(322)의 시닝에 의해 유도된 응력(stress)으로부터 디바이스(100)의 전면측 기둥들(366)을 지지하고 보호한다. 따라서, 기판(322')은 배면측 그라인딩 또는 다른 시닝 프로세스로 인해 감소되지만 실질적으로 균일한 두께를 갖는다. 도 3d에 도시된 바와 같이, 기판(322')을 시닝한 후, 트랜지스터 구조물들(300-1)을 포함하는 디바이스(100)는 웨이퍼 캐리어(326)로부터 탈-장착되거나 기타의 방식으로 분리되고, 후속 프로세스들에서 (예를 들어, 도 10 내지 도 12에 도시된 바와 같이 팩키지로) 싱귤레이션 및 장착을 위해 준비된다.
도 4a 내지 도 4c는, 본 개시내용의 일부 실시예에 따른 다이 싱귤레이션을 위한 전면측 기둥 구조물들 및 트렌치들을 포함하는 트랜지스터 구조물들을 제작하는 방법들을 나타내는 단면도이다. 특히, 도 4a 내지 도 4c의 동작들은, 다이 싱귤레이션을 위한 특정한 영역에서 기판(322)의 두께를 선택적으로 감소시키기 위해 전면측 패턴화를 이용하여, 디바이스들의 배면측으로의 전도성 관통 기판 비아 접속들 없이 트랜지스터 셀들(300)을 포함하는 디바이스들(100)을 형성하기 위한 프로세스 시퀀스를 나타낸다.
이제 도 4a를 참조하면, 도 2에서의 오프-칩 접속들을 위해 금속 컨택트들(365)을 노출시킨 후, 전면측 트렌치들(또는 '스트리트들')(373)이 디바이스(100)의 전면측(100f)의 영역들에 선택적으로 형성된다. 트렌치들(373)은 에피택셜 층(324)을 통해 및 부분적으로는 기판(322) 내로 연장되어, 내부에 트렌치들(373)을 포함하는 기판(322)의 부분들이 (트렌치(373)의 하단 표면들 또는 '바닥들'과 기판(322)의 배면측 사이에서 정의되는) 감소된 두께를 갖게 한다. 기판(322)의 감소된 두께는 후속 싱귤레이션을 허용하면서 기둥 형성 동안 안정성을 제공하기에 충분할 수 있다. 예를 들어, 기판(322)은 약 500 ㎛ 내지 1000 ㎛의 두께를 가질 수 있는 반면, 트렌치들(373)은 약 40 ㎛ 내지 200 ㎛의 나머지 두께, 예를 들어 트렌치들(373)의 바닥들에서 약 60 ㎛ 내지 150 ㎛의 두께를 제공하기 위해 기판(322) 내로 연장될 수 있다. 트렌치들(373)은, 선택적 패턴화 프로세스에 의해, 예를 들어, 디바이스(100)의 전면측(100f)의 노출된 금속 컨택트들(365) 상에 하나 이상의 마스크 패턴을 형성하고 하나 이상의 선택적 에칭 프로세스를 수행하여 마스크 패턴(들)에 의해 노출된 에피택셜 층(324)의 부분들(및 아래에 놓인 기판(322)의 대응하는 부분들)을 제거함으로써 형성될 수 있다. 마스크 패턴(들)은 후속해서 제거될 수 있다.
도 4b에 도시된 바와 같이, 디바이스(100)의 전면측(100f)에 트렌치들(373)을 형성한 후, 각각의 전도성 전면측 기둥들(366) 및 땜납 층들(367)이, 도 3a를 참조하여 전술한 것과 유사하거나 동일한 방식으로, 전면측(100f)의 금속 컨택트(365) 상에 형성된다. 트렌치들(373)의 형성 후에 전면측 기둥들(366)을 형성함으로써, 트렌치 형성, 및/또는 마스크 제거 동작들 동안 전면측 기둥들(366)에 대한 손상이 회피될 수 있다.
도 4c에 도시된 바와 같이, 다이(100)는, 트렌치들(373)에 의해 정의된 감소된 두께를 갖는 기판(322)의 부분들에서 복수의 다이를 포함하는 웨이퍼로부터 싱귤레이팅된다. 예를 들어, 트렌치들(373)의 바닥들과 기판(322)의 배면측 사이에서의 기판(322)의 감소된 두께로 인해, 기판(322)을 시닝하는 백그라인딩 프로세스를 수행하지 않고 웨이퍼로부터 다이(100)를 분리하기 위해 다이싱 또는 톱질 프로세스가 이용될 수 있다. 싱귤레이션 후, 다이(100)의 측벽들 또는 가장자리들(100e)은, 배면측(100b)에 인접한 제2 부분들(372)(예를 들어, 다이싱, 톱질 또는 기타의 싱귤레이션 프로세스를 거치는 기판(322)의 부분들)과는 상이한 표면 특성들(예를 들어, 경사각, 및/또는 표면 거칠기)을 갖는 전면측(100f)에 인접한 제1 부분들(371)(예를 들어, 트렌치들(373)의 측벽들을 정의한 기판(322)의 부분들)을 포함할 수 있다. 예를 들어, 선택적 에칭 프로세스에 의해 형성된 측벽들 또는 가장자리들(100e)의 제1 부분들(371)은 다이싱 또는 톱질 프로세스에 의해 형성된 제2 부분들(372)과는 상이한 기울기 및/또는 상이한 표면 거칠기를 가질 수 있다. 다이싱 톱의 폭은 트렌치(373)의 폭보다 좁을 수 있고, 이로써 기판(322)의 가장자리들(100e)에서 제1 및 제2 부분들(371, 372) 사이에 돌출 립(protruding lip, 374)을 정의한다. 따라서, (SiC 등의) 높은 경도를 갖는 재료들을 포함하는 웨이퍼 또는 기판(322) 상에 형성될 때에도, 디바이스(100)는 기판 시닝 동작을 수행하지 않고 싱귤레이팅될 수 있다. 그에 따라 결과적인 트랜지스터 구조물들(300-2)은 (트랜지스터 구조물(300-1)의 기판(322')에 비해) 증가된 두께를 갖는 기판(322)을 포함하며, 이것은 예를 들어 후속 처리에서 견고성을 증가시킬 수 있다. 일부 실시예에서, 싱귤레이팅된 다이(100)는, 약 50 내지 약 200 ㎛, 예를 들어, 약 75 내지 약 175 ㎛, 또는 약 100 내지 약 150 ㎛의 두께를 갖는 기판(322)을 포함할 수 있다. 일부 실시예에서, 싱귤레이팅된 다이(100)는, 약 200 ㎛보다 큰, 예를 들어 약 200 내지 500 ㎛, 또는 약 500 내지 약 800 ㎛의 두께를 갖는 기판(322)을 포함할 수 있다.
도 3a 내지 도 3d와 도 4a 내지 도 4c의 실시예들에서, 트랜지스터 구조물들(300-1 및 300-2)은, 게이트(310), 소스(315), 또는 드레인(305) 컨택트들로의 전도성 관통 기판 비아 접속들이 없다. 오히려, 도 9a에 도시된 바와 같이, 전도성 접속들/전면측 기둥들(366)은, 예를 들어, 전면측 기둥들(366)이 전기 신호 라우팅을 위해 예를 들어 땜납 층들(367)에 의해 대응하는 전도성 트레이스들(911)에 물리적으로 부착되고 전기적으로 접속되도록 다이(100)를 기판(920a)(예를 들어, 인쇄된 PCB 또는 RDL 구조물) 상에서 '뒤집기'함으로써 오프-칩 전기 접속들을 제공하는데 이용될 수 있다. RDL 구조물이란, 전도성 층 패턴들 및/또는 전도성 비아 구조물들을 갖는 기판 또는 라미네이트를 말한다. RDL 구조물들은, 반도체 처리 기술을 이용하여, 예를 들어, 베이스 재료 상에 전도성 및 절연 층들 및/또는 패턴들을 퇴적하고 RDL 구조물을 통해 신호들을 전송하기 위해 구조물 내에 비아들 및 구리 라우팅 패턴들을 형성함으로써 제작될 수 있다. 따라서 (특히 RF 응용들의 더 높은 주파수들에서 임피던스 정합 네트워크들 및/또는 고조파 종단 회로들의 효율성을 감소시키거나 무효화할 수 있는 직렬 인덕턴스를 도입할 수 있는) 와이어 본드들의 필요성 및/또는 이용이 일부 실시예에서 감소되거나 제거될 수 있다.
본 명세서에 설명된 추가의 실시예들은, 게이트(310), 소스(315), 및/또는 드레인(305) 컨택트들로의 전도성 관통 기판 비아 접속들(또는 '전도성 비아들')을 제공하는 디바이스들 및 제작 방법들에 관한 것이다. 예를 들어, 일부 실시예는 소스 컨택트(315)를 전기 접지에 접속하도록 구성된 배면측 비아를 포함할 수 있고, 배면측 접지면을 제공하기 위해 백메탈 층을 더 포함할 수 있다. 제조성(manufacturability)은 배면측 시닝 후 웨이퍼 처리량 및/또는 전면측 기둥 구조물들의 지오메트리에 의해 제한될 수 있지만, 여기서 설명된 추가 실시예들은 이들 및/또는 다른 제한들을 해결할 수 있다.
도 5a 내지 도 5f는, 본 개시내용의 일부 실시예에 따른, 전면측 기둥 구조물들 및 디바이스들의 배면측으로의 전도성 관통 기판 비아 접속들을 포함하는 트랜지스터 구조물들을 제작하는 방법들을 나타내는 단면도들이다. 특히, 도 5a 내지 도 5f의 동작들은, 웨이퍼 본딩 동작들이 전면측 기둥들의 지오메트리에 의해 제한될 수 있기 때문에, 하나의 웨이퍼 캐리어 본딩 단계 또는 프로세스만큼 적은 수를 이용하여 트랜지스터 셀들(300)을 포함하는 디바이스들(100)을 형성하기 위한 프로세스 시퀀스를 나타낸다.
이제 도 5a를 참조하면, 도 2에서의 오프-칩 접속들을 위해 금속 컨택트들(365)을 노출시킨 후, 각각의 전도성 전면측 기둥들(366) 및 땜납 층들(367)이, 도 3a를 참조하여 전술한 것과 유사하거나 동일한 방식으로 다이(100)의 전면측(100f) 상의 금속 컨택트들(365) 상에 형성된다. 도 5b에 도시된 바와 같이, 돌출된 전면측 기둥들(366)을 포함하는 디바이스(100)의 전면측(100f)은 '뒤집어'지고, 예를 들어 임시 웨이퍼 접착제(328)에 의해 도 3b를 참조하여 전술한 것과 유사하거나 동일한 방식으로 웨이퍼 캐리어(326)에 부착된다(전면측 아래로). 도 5c에서, 기판(322)의 두께는 도 3c를 참조하여 전술된 것과 유사하거나 동일한 방식으로 싱귤레이션과 비아 형성 양쪽 모두를 위해 (예를 들어, 균일한 배면측 그라인딩 프로세스에 의해) 감소된다. 웨이퍼 캐리어(326)(및/또는 임시 접착제(328)에 의한 이에 대한 부착)는, 기판(322)의 시닝에 의해 유도된 응력으로부터 디바이스(100)의 전면측 기둥들(366)을 지지하고 보호한다. 따라서, 기판(322')은 배면측 그라인딩 또는 다른 시닝 프로세스로 인해 감소되지만 실질적으로 균일한 두께를 갖는다.
도 5d에 도시된 바와 같이, (소스 컨택트(315)를 참조하여 예시된) 컨택트들(305, 310, 315) 중 하나의 일부를 노출시키기 위해 기판(322') 및 에피택셜 층(324)을 통해 비아 개구(335)가 형성된다. 특히, 비아 개구(335)는, 소스 컨택트(315)의 밑면 또는 하위 표면이 비아 개구(335)에 의해 노출되도록, (기판(322')의 배면 표면(322B)에 의해 정의된) 다이(100)의 배면측(100b)으로부터 및 기판(322') 및 에피택셜 층(324)을 통해 에피택셜 층(324)의 표면(324A)까지 연장된다. 비아 개구(335)는 평면도에서 타원형 또는 다각형 형상을 가질 수 있다. 일부 실시예에서, 비아 개구(335)의 측벽들은 기판(322')의 배면 표면(322B)에 관해 기울어지거나 및/또는 비스듬할 수 있다. 예를 들어, 비아 개구(335)의 치수(예를 들어, 직경 또는 면적) "A"는, 소스 컨택트(315)에 인접시보다 기판(322')의 배면 표면(322B)의 개구에서 더 클 수 있다.
비아 개구(335)는 본 기술분야의 통상의 기술자가 이해하는 바와 같이 마스킹 및 에칭 기술들에 의해 형성될 수 있다. 예를 들어, 비아 개구(335)는 습식 또는 건식 에칭에 의해 형성될 수 있다. 일부 실시예에서, 소스 컨택트(315)는 비아 개구(335)의 형성 동안 에칭 정지 재료로서 역할할 수 있다. 일부 실시예에서, 비아 개구(335)는, 비아 개구(335)의 측벽들이 기판(322')의 배면 표면(322B)에 대해 기울어지거나 비스듬할 수 있도록 에칭될 수 있다. 일부 실시예에서, 에칭 프로세스는, 비아 개구(335)의 측벽들이 기울어진 또는 비스듬한 형상을 갖도록 조정된 에칭 화학 및/또는 기타의 프로세스 파라미터들과 함께, 이방성 에칭 플랫폼 또는 처리 조건들에 기초할 수 있다. 　즉, 비아 개구(335)를 정의하는데 이용되는 에칭 프로세스는, 트렌치 또는 개구(335)의 측벽들 상에서 충분한 금속 커버리지를 허용하는 원하는 측벽 경사를 달성하기 위해 이방성 및 등방성 에칭 양태들의 조합을 포함할 수 있다. 에칭으로 인해, 비아 개구(335)의 가장 큰 치수(A)는 기판(322')의 배면 표면(322B)에 인접할 수 있다. 더 두꺼운 기판들(322)의 에칭이 더 넓은 비아 개구들(335)을 생성할 수 있기 때문에, 비아 개구(335)의 치수 A는 또한 기판(322')의 두께에도 관련될 수 있다. 따라서 기판(322')의 두께 감소는 더 작은 치수(A)를 갖는 비아 개구(335)를 형성할 수 있고, 이것은 디바이스(100)의 전체 크기를 감소시키고 인덕턴스를 감소시킬 수 있다. 즉, 기판(322')을 시닝 위한 동작들은 비아 형성과 관련하여 추가적인 이점들을 제공할 수 있다.
도 5e에 도시된 바와 같이, 금속 층(345)은, 기판(322')의 배면 표면(322B) 상에, 그리고 또한, 측벽들 및 비아 개구(335)의 하단 표면 상에 퇴적되거나 기타의 방식으로 형성되어 전도성 관통 기판 비아 접속 배면측 비아(346)를 정의한다. 백메탈 층(345) 및 배면측 비아(346)는, 소스 컨택트(315)와 접촉하여 이에 전기 신호들을 결합시키는 전도성 층(들)을 포함할 수 있다. 예를 들어, 백메탈 층(345)은, 티타늄, 백금, 및/또는 금 등의 전도성 금속을 포함할 수 있다. 도 5a 내지 도 5f의 예에서, 백메탈 층(345)은 소스 컨택트(315)를 전기 접지에 결합하도록 구성될 수 있다. 더 일반적으로, 백메탈 층(345) 및 이에 결합된 기준 신호는, 비아 개구(335)를 통해 연장되는 전도성 비아(346)에 의해 디바이스 컨택트들(305, 310, 315) 중 하나에 전기적으로 접속될 수 있다.
도 5f에 도시된 바와 같이, 백메탈 층(345)의 형성 후에, 트랜지스터 구조물들(300-3)을 포함하는 디바이스(100)는 웨이퍼 캐리어(326)로부터 탈-장착되거나 기타의 방식으로 분리되고, 후속 프로세스들에서 (예를 들어, 도 10 내지 도 12에 도시된 바와 같이 팩키지로) 싱귤레이션 및 장착을 위해 준비된다. 따라서, 전면측 기둥들(366)은 디바이스(100)의 전면측(100f) 상의 하나 이상의 단자(예를 들어, 입력, 출력, 접지)로의 접속을 제공할 수 있고, 백메탈 층(345)/배면측 비아(346)는 디바이스(100)의 배면측(100b) 상의 단자들(예를 들어, 입력, 출력, 접지) 중 또 다른 단자로의 접속들을 제공할 수 있다.
일부 실시예에서, 도 9b에 도시된 바와 같이, 도 5f의 트랜지스터 구조물들(300-3)을 포함하는 다이(100)는, 전면측 기둥들(366)이 기판을 통한 전기 신호 라우팅을 위해 기판(920b)에 의해 제공된 대응하는 전도성 트레이스들(911)에 물리적으로 부착되고 전기적으로 접속되도록 팩키지 기판(920b)(예를 들어, PCB 또는 RDL 구조물) 상에서 뒤집힐 수 있다. 다른 실시예들에서, 도 9c에 도시된 바와 같이, 트랜지스터 구조물들(300-3)을 포함하는 다이(100)는, 백메탈 층(345)이, 전기 신호 라우팅(예를 들어, 전기 접지에 결합) 및 기판을 통한 열 전달 양쪽 모두를 위해, 기판(920c)에 의해 제공되는 열 전도성 히트 싱크에 물리적으로 부착되고 전기적으로 접속되도록, 팩키지 기판(920c)(예를 들어, 열-강화된 팩키지의 전도성 플랜지) 상에 장착될 수 있다. 예를 들어, SiC 기판(322')은 우수한 열 전도체일 수 있기 때문에, 다이(100)는, (도시된 바와 같이 전도성 플랜지(920c)로서 구현될 수 있거나, 히트 싱크를 포함하는 PCB 또는 RDL 구조물로서 구현될 수 있는) 히트 싱크 상에 배면측이 아래로 향하여 장착될 수 있다. 도 9c에 도시된 배향으로, 하나 이상의 추가 다이 또는 (IPD 등의) 수동 컴포넌트는, 예를 들어 스택형 구성으로, 기판(920c)에 대향하는 기둥들(366)에 전기적으로 접속될 수 있다. 일부 실시예에서, 다이(들) 및/또는 수동 컴포넌트(들)는, 예를 들어, 그 개시내용이 참조에 의해 본 명세서에 포함되는 2020년 4월 3일 출원되고 공동 소유된 미국 가특허 출원 제63/004,760호에서 설명되는 바와 같이, 기둥들(366)(예를 들어, 드레인-접속된 기둥들(366))의 하나 이상을 팩키지 리드에 전기적으로 접속하는데 이용될 수 있다.
도 6a 및 도 6b는 본 개시내용의 일부 실시예에 따른 전면측 기둥 구조물 및 다이(100)의 배면측 상의 수동 디바이스들을 포함하는 트랜지스터 구조물들을 제작하는 방법들을 나타내는 단면도들이다. 특히, 백메탈 층(345)의 형성은, 디바이스(100)의 배면측(100b) 상의 백메탈 층(345) 상에 수동 디바이스들(375)(즉, 저항기들(375r) 등의 저항성 컴포넌트들 및/또는 커패시터들(375c) 및/또는 인덕터들(375l) 등의 리액티브 컴포넌트들)을 제공함으로써 디바이스 집적도를 증가시키는데 이용될 수 있다. 수동 디바이스들(375)은, 디바이스(100)의 배면측(100b) 상에서 임피던스 정합 회로들, 고조파 필터들, 결합기들, 발룬들, 및 전력 결합기들/분할기들 등의 하나 이상의 기능 블록을 구현하는데 이용되는 개별 컴포넌트들일 수 있다. 예를 들어, 개별 컴포넌트들(375)은, RF 전력 증폭기를 위한 입력 또는 출력 임피던스 정합 회로 및/또는 고조파 종단 회로의 적어도 일부를 정의할 수 있다. 일부 실시예에서, 디바이스(100)의 배면측(100b) 상에 임피던스 정합 회로들 및/또는 고조파 종단 회로들을 구현하는 것은, 이러한 정합 회로로의 (예를 들어, 와이어 본드들을 이용한) 오프-칩 접속들과 연관된 복잡성을 감소시키거나 제거할 수 있다. 수동 회로(375)는 일부 실시예에서 배면측 비아들(346)에 의해 디바이스(100)의 전면측(100f)에 인접한 능동 트랜지스터 셀들(300)에 접속될 수 있다. 그러나, 배면측 비아들(346) 및/또는 전면측 기둥들(366)은 일부 실시예에서 존재하지 않을 수 있다는 것을 이해할 것이다.
일부 실시예에서, 수동 디바이스들(375)은 집적 수동 디바이스(IPD)들을 포함할 수 있다. IPD들은 수동 전기 컴포넌트들을 포함하며, 박막 및/또는 포토리소그래피 처리 등의 표준 반도체 처리 기술들을 이용하여 제작될 수 있다. IPD들은, 플립 칩 장착가능형 또는 와이어 본딩 가능형 컴포넌트들일 수 있으며, 실리콘, 알루미나 또는 유리 등의 박막 기판들을 포함할 수 있다.
이제 도 6a를 참조하면, 도 5e에서 제1 백메탈 층(345)을 형성한 후, 디바이스(100)의 배면측(100b) 상의 제1 백메탈 층(345) 상에 및 비아 개구(335)의 배면측 비아(346) 상에 절연체 층(370)이 형성된다. 절연체 층(370)은, 실리콘 질화물(SixNy), 알루미늄 질화물(AlN), 실리콘 이산화물(SiO2) 등의 하나 이상의 유전체 재료를 포함할 수 있다. 수동 디바이스들(375)은, 예를 들어, 하나 이상의 개별 커패시터(375c)(예를 들어, 제2 백메탈 층, 제1 백메탈 층(345), 및 그 사이의 절연체 층(370)의 일부의 패턴화된 부분들에 의해 정의됨), 하나 이상의 개별 인덕터(375l)(예를 들어, 전도성 트레이스들/코일들을 정의하도록 패턴화된 제2 백메탈 층의 부분들에 의해 정의됨), 및/또는 하나 이상의 개별 저항기(375r)(예를 들어, 저항성 세그먼트들을 정의하도록 패턴화된 제2 백메탈 층의 부분들에 의해 정의됨)를 정의하도록 제2 백메탈 층을 형성하고 패턴화함으로써 절연체 층(370) 상에 형성된다. 기판(322') 및 에피택셜 층(324)이 (예를 들어, 임시 접착제(328)에 의해) 웨이퍼 캐리어(326)에 장착되는 동안 절연체 층(370) 및 수동 디바이스들(375)이 형성되어, 디바이스(100)의 전면측(100f) 상의 전도성 기둥들(366)을 응력으로부터 보호한다.
도 6b에 도시된 바와 같이, 수동 디바이스들(375)의 형성 후에, 트랜지스터 구조물들(300-4)을 포함하는 디바이스(100)는 웨이퍼 캐리어(326)로부터 탈-장착되거나 기타의 방식으로 분리되고, 후속 프로세스들에서 (예를 들어, 도 10 내지 도 12에 도시된 바와 같이 팩키지로) 싱귤레이션 및 장착을 위해 준비된다. 따라서, 전면측 기둥들(366)은 디바이스(100)의 전면측(100f) 상의 하나 이상의 단자(예를 들어, 입력, 출력, 접지)로의 접속들을 제공할 수 있고, 백메탈 층(345) 상의 수동 회로는, 디바이스(100)의 하나 이상의 단자와 외부 디바이스 또는 디바이스(100)의 배면측(100b) 상의 접지 접속 사이에 정합 회로(예를 들어, 입력 /출력 임피던스 정합 회로들 또는 고조파 종단 회로들)를 구현할 수 있다.
일부 실시예에서, 도 6b의 트랜지스터 구조물들(300-4)을 포함하는 디바이스(100)는, 도 9b를 참조하여 설명한 것과 유사하거나 동일한 방식으로, 전면측 기둥들(366)에 의해 기판(예를 들어, 인쇄 회로 기판(PCB) 또는 재배선 층(RDL) 구조물)에 접속될 수 있다. 즉, 전면측 기둥들(366)이 기판을 통한 전기 신호 라우팅을 위해 기판에 의해 제공된 대응하는 전도성 트레이스들에 물리적으로 부착되고 전기적으로 접속되도록, 다이(100)가 팩키지 기판 상에서 뒤집힐 수 있다. 다른 실시예들에서, 트랜지스터 구조물들(300-4)을 포함하는 디바이스(100)는, 수동 디바이스들(375)을 보호하고 격리하도록 배면측(100b)과 기판 사이에 하나 이상의 추가 금속 층 및/또는 보호 유전체 층이 제공되면서, 도 9c를 참조하여 설명된 것과 유사하거나 동일한 방식으로, 배면측이 아래로 향한채 기판에 접속될 수 있다.
도 7a 내지 도 7g는 본 개시내용의 일부 실시예에 따른 다중 웨이퍼 캐리어 본딩을 이용하여 전도성 관통 비아 구조물들을 갖는 전면측 기둥 구조물을 포함하는 트랜지스터 구조물들을 제작하는 방법들을 나타내는 단면도들이다. 특히, 도 7a 내지 도 7g의 동작들은, 더 공격적인 지오메트리들, 예를 들어, 일부 단일 웨이퍼 캐리어 본딩 구현들에 비해 전면측 기둥들의 종횡비(높이 대 폭)에서의 2배 내지 5배 증가를 갖는 더 많은 전면측 기둥들을 허용할 수 있도록, 전면측 기둥들이 존재하는 동안 웨이퍼 캐리어의 부착을 피하도록 다중 웨이퍼 캐리어 본딩 단계들 또는 프로세스들을 이용하여 트랜지스터 셀들(300)을 포함하는 디바이스들(100)을 형성하기 위한 프로세스 시퀀스를 나타낸다.
이제 도 7a를 참조하면, 도 2에서의 오프-칩 접속들을 위해 금속 컨택트들(365)을 노출한 후, 디바이스(100)는, 예를 들어 임시 웨이퍼 접착제(328)에 의해, '뒤집혀' 제1 웨이퍼 캐리어(326)에 부착된다(전면측이 아래로). 도 7b에서, 기판(322)의 두께는 도 3c를 참조하여 전술된 것과 유사하거나 동일한 방식으로 싱귤레이션과 비아 형성 양쪽 모두를 위해 (예를 들어, 균일한 배면측 그라인딩 프로세스에 의해) 감소된다. 따라서, 기판(322')은 배면측 그라인딩 또는 다른 시닝 프로세스로 인해 감소되지만 실질적으로 균일한 두께를 갖는다.
도 7c에 도시된 바와 같이, 디바이스(100)가 여전히 제1 웨이퍼 캐리어(326)에 부착된 상태에서, 도 5d를 참조하여 전술한 것과 유사하거나 동일한 방식으로, 비아 개구(335)가 기판(322') 및 에피택셜 층(324)을 통해 형성되어 (소스 컨택트(315)를 참조하여 예시된) 컨택트들(305, 310, 315) 중 하나의 일부를 노출시킨다. 도 7d에서, 백메탈 층(345)은, 도 5e를 참조하여 전술한 것과 유사하거나 동일한 방식으로, 기판(322)의 배면 표면(322B) 상에, 그리고 또한 비아 개구(335)의 측벽들 및 하단 표면 상에 퇴적되거나 기타의 방식으로 형성되어 배면측 비아(346)를 정의한다.
도 7e에 도시된 바와 같이, 백메탈 층(345)을 형성한 후, 디바이스(100)는 다시 '뒤집히고' 예를 들어 임시 웨이퍼 접착제(329)에 의해 제2 웨이퍼 캐리어(327)에 부착된다(배면측이 아래로). 디바이스(100)는 또한 웨이퍼 캐리어(326)로부터 탈-장착되거나 기타의 방식으로 분리된다. 도 7f에서, 각각의 전도성 전면측 기둥들(366) 및 땜납 층(367)은, 도 3a를 참조하여 전술한 것과 유사하거나 동일한 방식으로, 전면측(100f) 상의 금속 컨택트들(365) 상에 형성된다. 도 7g에 도시된 바와 같이, 전도성 전면측 기둥들(366)을 형성한 후, 트랜지스터 구조물들(300-3)을 포함하는 디바이스(100)는 제2 웨이퍼 캐리어(327)로부터 탈-장착되거나 기타의 방식으로 분리되고, 도 5f를 참조하여 위에서 설명된 것과 유사하거나 동일한 방식으로, 후속 프로세스들에서 (예를 들어, 도 10 내지 도 12에 나타낸 바와 같이 팩키지로) 싱귤레이션 및 장착을 위해 준비된다.
도 8a 내지 도 8d는, 본 개시내용의 일부 실시예에 따른, 다중 웨이퍼 캐리어 본딩을 이용하여, 본 개시내용의 일부 실시예에 따른 다이의 배면측 상의 수동 디바이스들 및 전면측 기둥 구조물들을 포함하는 트랜지스터 구조물들을 제작하는 방법들을 나타내는 단면도들이다.
이제 도 8a를 참조하면, 도 7d에서 백메탈 층(345)을 형성한 후, 디바이스(100)의 배면측(100b) 상의 백메탈 층(345) 상에 및 비아 개구(335)의 배면측 비아(346) 상에 절연체 층(370)이 형성되고, (하나 이상의 커패시터(375c), 하나 이상의 인덕터(375l), 및/또는 하나 이상의 저항기(375r)를 포함한) 수동 디바이스들(375)이, 예를 들어, 도 6a를 참조하여 위에서 설명된 것과 유사하거나 동일한 방식으로, 절연체 층(370)에 형성된다. 절연체 층(370) 및 수동 디바이스들(375)은, 기판(322') 및 에피택셜 층(324)이 (예를 들어, 임시 접착제(328)에 의해) 제1 웨이퍼 캐리어(326)에 장착되는 동안 형성된다.
도 8b에 도시된 바와 같이, 수동 디바이스들(375)을 형성한 후, 디바이스(100)는 다시 '뒤집히고' (예를 들어, 임시 웨이퍼 접착제(329)에 의해) 제2 웨이퍼 캐리어(327)에 부착되며(배면측이 아래로), 도 7e를 참조하여 전술한 것과 유사하거나 동일한 방식으로, 디바이스(100)는 제1 웨이퍼 캐리어(326)로부터 탈-장착되거나 기타의 방식으로 분리된다. 도 8c에서, 각각의 전도성 전면측 기둥들(366) 및 땜납 층(367)은, 도 7f를 참조하여 전술한 것과 유사하거나 동일한 방식으로, 전면측(100f) 상의 금속 컨택트들(365) 상에 형성된다. 도 8d에 도시된 바와 같이, 전도성 전면측 기둥들(366)을 형성한 후, 디바이스(100)는, 도 7g를 참조하여 전술한 것과 유사하거나 동일한 방식으로, 제2 웨이퍼 캐리어(327)로부터 탈-장착되거나 기타의 방식으로 분리된다. 트랜지스터 구조물들(300-4)을 포함하는 디바이스(100)는, 도 6b를 참조하여 위에서 설명된 것과 유사하거나 동일한 방식으로, 후속 프로세스들에서 (예를 들어, 도 10 내지 도 12에 나타낸 바와 같이 팩키지로) 싱귤레이션 및 장착을 위해 준비된다.
주로 HEMT 트랜지스터 구조물들을 참조하여 설명되지만, 본 개시내용의 실시예들에 따른 제작 프로세스들 및 트랜지스터 구조물들은 이것으로 제한되는 것은 아님을 이해할 것이다. 예를 들어, 여기서 설명된 디바이스들 및 제작 방법들은, 게이트 컨택트(310)가 산화물 또는 다른 절연 층에 의해 에피택셜 층(324)의 표면으로부터 분리된 수직 또는 측면 MOSFET 구조물들을 포함한 그러나 이것으로 제한되지 않는, 다른 트랜지스터 구조물들에 적용될 수 있다. 측면 구조물을 갖는 디바이스에서, 디바이스의 단자들(예를 들어, 전력 MOSFET 디바이스의 경우 드레인, 게이트 및 소스 단자들)은 반도체 층 구조물의 동일한 주요 표면(즉, 상단 또는 하단) 상에 있다. 대조적으로, 수직 구조를 갖는 디바이스에서, 적어도 하나의 단자는 반도체 층 구조물의 각각의 주요 표면 상에 제공된다(예를 들어, 수직 MOSFET 디바이스에서, 소스는 반도체 층 구조물의 상단 표면 상에 있을 수 있고, 드레인은 반도체 층 구조물의 하단 표면 상에 있을 수 있음). MOSFET 트랜지스터를 포함하는 수직 전력 반도체 디바이스들은 트랜지스터의 게이트 전극이 반도체 층 구조물의 상단 상에 형성되는 표준 게이트 전극 설계를 가질 수 있거나, 대안으로서, 전형적으로는 게이트 트렌치 MOSFET들이라고 하는, 반도체 층 구조물 내의 트렌치에 매립된 게이트 전극을 가질 수 있다.
도 10은 본 개시내용의 일부 실시예에 따른 RF 트랜지스터 증폭기 다이(100)를 포함하는 오버몰드형 집적 회로 디바이스 팩키지의 한 예를 나타내는 단면도이다. 도 10에 도시된 바와 같이, 팩키지(1000)는, 전면측 기둥들(366) 및 PCB 또는 RDL 구조물 등의 기판(1020) 상의 각각의 전도성 트레이스들(1021)로의 다이 부착 재료 층들(예를 들어, 땜납 층들(367))에 의해 뒤집혀 장착되는, 여기서 설명된 임의의 실시예(트랜지스터 구조물(300-4)을 참조하여 예로서 도시됨)와 유사한 컴포넌트들 및 접속들을 갖는 디바이스(100)를 포함한다. 도 10의 예에서, 오버몰드형 팩키징 재료(1013)는 디바이스(100)를 실질적으로 둘러싸거나 캡슐화하면서, 팩키지(1000) 외부에 있는 회로들 또는 디바이스들로의 접속을 위한 와이어 본드 접속들(1025)을 통해 팩키지 리드들(예를 들어, 게이트 및 드레인 리드들)(1011i, 1011o)(집합적으로 1011)에 대한 액세스를 제공한다. 오버몰드(1013)는 플라스틱 또는 플라스틱 폴리머 화합물로 형성됨으로써, 외부 환경으로부터의 보호를 제공할 수 있다. 오버몰드형 팩키징 재료(1013)의 일부 이점은, 팩키지(1000)의 감소된 전체 높이 또는 두께, 및 리드들(1011)의 배열 및/또는 리드들 사이의 간격에 대한 설계 유연성을 포함한다.
특히, 도 10의 예에서, 입력 리드(1011i)는, 와이어본드(1025), 다이(100)의 배면측(100b) 상의 입력 임피던스 정합 네트워크를 정의하는 수동 디바이스들(375) 중 하나 이상, 및 (예시된 단면 외부의) 게이트(310)로의 관통 기판 비아에 의해 게이트(310)에 결합되고; 출력 리드(1011o)는, 와이어본드(1025), 전도성 트레이스(1021), 및 대응하는 전면측 기둥들(366)에 의해 드레인(305)에 결합되며; 소스(315)는 대응하는 전면측 기둥들(366)을 통해 접지된다. 도 10은 입력 임피던스 정합만을 위한 배면측 수동 디바이스들(375)의 이용을 나타내지만, 배면측 수동 디바이스들(375) 중 하나 이상은, 출력 임피던스 정합을 위해(와이어본드(1025)가 출력 리드(1011o)를 배면측(100b)에 있는 하나 이상의 수동 디바이스(375)에 접속함), 또는 도 11 및 12의 예에 도시된 바와 같이 입력 및 출력 임피던스 정합 양쪽 모두를 위해 유사하게 이용될 수 있다는 것을 이해할 것이다. 마찬가지로, 전면측 기둥들(366)을 통해 소스(315)로의 접지 접속을 제공하는 것으로 도시되어 있지만, 다른 실시예들에서 소스(315)로의 접지 접속은 비아(346)를 이용하여, 일부 실시예에서는 배면측(100b) 상의 고조파 종단 회로를 정의하는 수동 디바이스들(375) 중 하나 이상을 이용하여 구현될 수 있다.
도 11 및 도 12는 본 개시내용의 일부 실시예에 따른 RF 트랜지스터 증폭기 다이(100)를 포함하는 열 강화된 집적 회로 디바이스 팩키지들의 예들을 나타내는 단면도들이다. 도 11 및 12에 도시된 바와 같이, 개방-캐버티 팩키지들(1100, 1200)은 여기서 설명된 (트랜지스터 구조물들(300-4)을 참조하여 예로서 도시된) 실시예들 중 임의의 것과 유사한 컴포넌트들 및 접속들을 갖는 디바이스들(100)을 포함하지만, 전도성 베이스 또는 플랜지(1120, 1220) 상에 장착되고 열 강화된 팩키지들의 덮개 부재(1113, 1213)에 의해 보호된다. 특히, 도 11은 본 개시내용의 실시예들에 따른 열 강화된 팩키지들의 제1 구현(TEPAC 팩키지(1100)라고 함)을 나타내고 도 12는 제2 구현(T3PAC 팩키지(1200)라고 함)을 나타낸다. 일부 실시예에서, 플랜지(1120, 1220)는 다이(100)(및/또는 팩키지의 다른 컴포넌트들)에 대한 부착 표면뿐만 아니라 팩키지(1100, 1200) 외부에 컴포넌트들에 의해 생성된 열을 발산하거나 기타의 방식으로 전달하기 위한 열 전도(예를 들어, 히트 싱크)를 제공할 수 있다. 플랜지(1120, 1220)는 또한, 팩키지(1100, 1200)를 위한 단자들 중 하나를 제공할 수 있다. 예를 들어, 플랜지(1120, 1220)는 전기 접지 접속을 제공하도록 구성될 수 있다.
도 11의 TEPAC 팩키지(1100)는, 덮개 부재(1113) 및 프레임 부재(단면에서 측벽들(1110f)로서 도시됨)에 의해 정의되는 상위 하우징을 포함하는 세라믹 기반의 팩키지일 수 있다. 덮개 부재(1113) 및/또는 측벽들(1110f)은 세라믹 재료들(예를 들어, 알루미나)을 포함할 수 있고, 전도성 베이스 또는 플랜지(1120) 상의 다이(100)를 둘러싸는 개방 캐버티를 정의할 수 있다. 덮개 부재(1113)는 에폭시 접착제를 이용하여 측벽들(1110f)에 접착될 수 있다.　 측벽들(1110f)은 브레이징(brazing)을 통해 베이스(1120)에 부착될 수 있다.
도 12의 T3PAC 팩키지(1200)는 또한, 베이스(1220)와 덮개 부재(1213) 및 프레임 부재(단면에서 측벽들(1210f)로서 도시됨)를 갖는 상위 하우징을 포함하는 세라믹 기반의 팩키지일 수 있다. 덮개 부재(1213) 및 측벽들(1210f)은 전도성 베이스 또는 플랜지(1220) 상의 다이(100)를 둘러싸는 개방 캐버티를 유사하게 정의한다. 팩키지(1200)에서, 덮개 부재(1213)는 세라믹 재료(예를 들어, 알루미나)일 수 있는 반면, 측벽들(1210f)은 인쇄 회로 기판(PCB)일 수 있다.
도 11 및 도 12에서, 플랜지(1120, 1220)는, 전기 전도성 재료, 예를 들어 구리 층/라미네이트 또는 이들의 합금 또는 금속-매트릭스 복합물일 수 있다. 일부 실시예에서, 플랜지(1120)는, 구리-몰리브덴(CuMo) 층, CPC(Cu/MoCu/Cu), 또는 구리-텅스텐 CuW 등의 다른 구리 합금들, 및/또는 다른 라미네이트/다층 구조물들을 포함할 수 있다. 도 11의 예에서, 플랜지(1120)는 측벽들(1110f) 및/또는 덮개 부재(1113)가 부착되는 CPC-기반의 구조물일 수 있다. 도 12의 예에서, 플랜지(1220)는, 측벽들(1210f) 및/또는 덮개 부재(1213)가 예를 들어 전도성 접착제에 의해 부착되는 구리-몰리브덴(RCM60) 기반의 구조물일 수 있다.
도 11 및 도 12에서, 다이(100)의 단자들 중 하나(예를 들어, 소스 컨택트(315))는 플랜지(1120, 1220)에 부착될 수 있고, 따라서 플랜지(1120, 1220)는 팩키지(1100, 1200)에 대한 소스 리드를 제공할 수 있다. 전도성 리드들(1111, 1211)은 팩키지(1100)의 게이트 및 드레인 리드들을 제공할 수 있고, 플랜지(1120, 1220)에 부착되고 각각의 측벽(1110f, 1210f)에 의해 지지된다. 도 11 및 도 12의 예에서, 각각의 와이어 본드(1125, 1225)는, 그에 따라, 팩키지(1100, 1200) 외부에 있는 회로들 또는 디바이스들로의 접속을 위해 팩키지 리드들(1111, 1211)을 다이(100)에 접속하는데 이용된다.
특히, 도 11 및 도 12의 예에서, 입력 리드(1111i, 1211i)는 와이어본드(1125, 1225), 다이(100)의 배면측(100b) 상의 입력 임피던스 정합 네트워크를 정의하는 수동 디바이스들(375) 중 하나 이상, 및 (예시된 단면 외부의) 게이트(310)로의 관통 기판 비아에 의해 게이트(310)에 결합되고; 출력 리드(1111o, 1211o)는 와이어본드(1125, 1225), 다이(100)의 배면측(100b) 상의 출력 임피던스 정합 네트워크를 정의하는 수동 디바이스들(375) 중 하나 이상, 및 (예시된 단면 외부의) 드레인(305)으로의 관통 기판 비아에 의해 드레인(305)에 결합되고; 소스(315)는 대응하는 전면측 기둥(366)을 통해 접지된다. 그러나, 배면측 수동 디바이스들(375)은 입력 임피던스 정합에만 또는 출력 임피던스 정합에만 이용될 수 있다는 것을 이해할 것이다. 마찬가지로, 일부 실시예에서, 배면측 수동 디바이스들(375)은 고조파 종단을 구현하는데 이용될 수 있다. 또한, 와이어 본드들(1125, 1225)은 다른 실시예들에서는 생략될 수 있고 상이한 전기 접속들이 이용될 수도 있다. 더 일반적으로, 여기서 설명된 팩키지들(1000, 1100, 1200)은, 배면측 수동 디바이스들(375)을 이용하거나 이용하지 않고, 단자들(310, 305, 315)을 팩키지들의 입력, 출력 및/또는 접지 리드들에 전기적으로 접속하기 위해, 전도성 비아들, 와이어본드들, 및/또는 전도성 기둥들의 임의의 조합을 포함할 수 있다.
도면들에서, 전도성 기둥들(366)은 다른 비전도성 재료들에 의한 캡슐화 없이 자립형으로서 예시되어 있다. 이러한 자립형 기둥들(366)은, 감소된 RF 기생 결합, 예를 들어 기둥-대-기둥, 칩-대-칩/보드 및/또는 기둥-대-칩/보드를 포함한 그러나 이것으로 제한되지 않는, 이점들을 제공할 수 있다. 그러나, 여기서 설명된 전도성 기둥들(366)을 갖는 실시예들 중 임의의 실시예는, 추가적인 보호(기계적, 습기 등) 및/또는 기둥들(366)에 대한 지지를 제공하기 위해, 절연 층들(350, 355, 360)과 부착 기판 사이의 기둥들(366) 상의 또는 이들을 덮는 오버몰드 등의 캡슐화 재료를 더 포함할 수 있다는 것을 이해할 것이다. 일부 실시예에서, 기둥들(366)이 자립형인지 또는 캡슐화 재료에 의해 지지되는지는 설계 요소들(예를 들어, 전력, 주파수, 정합 회로, 팩키징 등)에 기초하여 달라질 수 있다.
본 개시내용의 실시예들은 기판 또는 라미네이트(예를 들어, 재배선 층(RDL) 라미네이트) 상에서 조립될 수 있고, 현대의 강화된 웨이퍼 레벨 팩키징 기술들을 이용하여 일괄로 조립될 수 있다. 수동 디바이스들(375)을 다이(100)의 배면측에 직접 제공함으로써, 와이어 본딩 프로세스들이 감소되거나 제거됨으로써, 제작 시간, 비용, 및 팩키지 크기를 감소시킬 수 있다. 다이(100)는, 예를 들어 RF 전력 증폭기를 정의하는 전력 트랜지스터 디바이스의 트랜지스터 셀들을 포함할 수 있다. 일부 실시예에서, 다이(100)는, 개별 다중-스테이지 및 모놀리식 마이크로파 집적 회로(MMIC), 및/또는 다중-경로(예를 들어, Doherty) 트랜지스터 디바이스들을 포함할 수 있다.
본 개시내용의 실시예들은, 예를 들어 5G 및 기지국 응용들을 위한 다양한 셀룰러 기반시설(CIFR) RF 전력 제품들(5W, 10W, 20W, 40W, 60W, 80W 및 상이한 주파수 대역들을 포함하지만 이것으로 제한되지 않음)에서 이용될 수 있다. 본 개시내용의 실시예들은 레이더 및 MMIC-유형의 응용들에도 적용될 수 있다. 더 일반적으로, 본 개시내용의 실시예들은, GaN HEMT 개별 및 RF IC 기술들뿐만 아니라, 전력 MOSFET, Schottky, 또는 외부 접속들을 위해 와이어 본드들을 이용할 수 있거나 및/또는 수동 디바이스 요소들의 집적으로부터 혜택을 받을 수 있는 임의의 디바이스들에 적용될 수 있다.
다양한 실시예가, 예시적인 실시예들이 도시되어 있는 첨부된 도면들을 참조하여 본 명세서에서 설명되었다. 그러나, 이들 실시예는 상이한 형태들로 구현될 수 있으며 본 명세서에서 개시된 실시예들로 제한되는 것으로 해석되어서는 안된다. 오히려, 이들 실시예는, 본 개시내용이 철저하고 완전하게끔 및 본 발명의 개념을 본 기술분야의 통상의 기술자에게 충분하게 전달하게끔 하기 위해 제공된 것이다. 본 명세서에서 설명된 예시적인 실시예들 및 일반적인 원리 및 피처에 대한 다양한 수정이 쉽게 명백해질 것이다. 도면들에서, 층들 및 영역들의 크기들 및 상대적인 크기들은 축척비율에 따라 도시되지 않았으며, 어떤 경우에는 명료성을 위해 과장될 수 있다.
용어, 제1, 제2 등이 여기서는 다양한 요소들을 설명하기 위해 사용될 수도 있지만, 이들 요소들은 이들 용어에 의해 제한되어서는 안 된다는 것을 이해할 것이다. 이들 용어는 한 요소를 또 다른 요소로부터 구분하기 위해서만 사용된다. 예를 들어, 본 개시내용의 범위로부터 벗어나지 않고, 제1 요소는 제2 요소라고 명명될 수 있고, 마찬가지로 제2 요소는 제1 요소라고 명명될 수 있다. 본 명세서에서 사용될 때, 용어 "및/또는"은 열거된 연관된 항목들 중 하나 이상의 임의의 조합 및 모든 조합을 포함한다.
여기서 사용되는 용어는 특정한 실시예를 설명하기 위한 목적일 뿐이며, 본 발명을 제한하고자 함이 아니다. 여기서 사용될 때, 단수 형태, "한(a)", "하나의(an)", "그 하나(the)"는, 문맥상 명확하게 달리 표시하지 않는 한, 복수 형태도 역시 포함하는 것을 의도한다. 용어 "포함한다(comprise)", "포함하는(comprising)", "내포한다(include)", 및/또는 "내포하는(including)"은, 본 명세서에서 사용될 때, 진술된 피처, 완전체, 단계, 동작, 요소, 및/또는 컴포넌트의 존재를 명시하지만, 하나 이상의 다른 피처, 완전체, 단계, 동작, 요소, 컴포넌트, 및/또는 이들의 그룹의 존재나 추가를 배제하는 것은 아님을 추가로 이해할 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 (기술적 및 과학적 용어를 포함한) 모든 용어는 본 발명이 속하는 분야의 통상의 기술자가 일반적으로 이해하는 바와 동일한 의미를 가진다. 본 명세서에서 사용되는 용어들은, 본 명세서 및 관련 기술의 정황에서의 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 특별히 정의하지 않는 한, 이상적이거나 과도하게 형식적 의미로 해석되어서는 안 된다는 점을 추가로 이해할 것이다.
층, 영역, 또는 기판 등의 요소가 또 다른 요소 "상"에, "부착된", 또는 "상으로 연장"된다고 언급될 때, 이것은 그 다른 요소 상에 직접 있을 수 있거나, 또는 중간 요소들이 존재할 수도 있다는 것임을 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소 "상에 직접" 있거나, "직접 부착된" 또는 "상으로 직접 연장"된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다. 한 요소가 또 다른 요소에 "접속"되거나 "결합"된다고 언급될 때, 이 요소는 그 다른 요소에 직접 접속되거나 결합될 수 있고, 또는 중간 요소가 존재할 수도 있다는 것을 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소에 "직접 접속"되거나 "직접 결합"된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다.
"아래" 또는 "위" 또는 "상위" 또는 "하위" 또는 "수평" 또는 "측방향" 또는 "수직" 등의 상대적 용어들은, 본 명세서에서는, 도면에서 예시될 때 하나의 요소, 층, 또는 영역의 또 다른 요소, 층, 또는 영역에 대한 관계를 기술하기 위해 사용될 수 있다. 이들 용어들은 도면들에 도시된 배향 외에도 디바이스의 상이한 배향들을 포괄하도록 의도된 것임을 이해할 것이다.
본 발명의 실시예들이 본 발명의 이상적인 실시예들(및 중간 구조물들)의 개략도인 단면도를 참조하여 여기서 설명되었다. 도면에서 층 및 영역의 두께는 명료성을 위해 과장되었을 수 있다. 추가로, 예를 들어, 제조 기술 및/또는 허용공차의 결과로서 예시된 형상으로부터의 변형이 예상된다. 따라서, 본 발명의 실시예들은, 본 명세서에서 예시된 영역들의 특정한 형상으로 제한되는 것으로 해석되어서는 안되고, 예를 들어, 제조시에 발생하는 형상에서의 편차를 포함하는 것으로 해석되어야 한다. 점선들로 예시된 요소들은 예시된 실시예들에서 선택사항일 수 있다.
유사한 참조 번호는 전체를 통해 유사한 요소를 가리킨다. 따라서, 동일하거나 유사한 번호들은 대응하는 도면에서 언급되지 않았거나 설명되지 않았더라도 다른 도면들을 참조하여 기술될 수 있다. 또한, 도면 번호들에 의해 표시되지 않은 요소들은 다른 도면들을 참조하여 기술될 수 있다.
도면 및 명세서에서, 본 발명의 전형적인 실시예들이 개시되었고, 비록 특정한 용어들이 채용되었지만, 이들은 총칭적 및 설명의 의미로만 사용된 것이지 제한을 위한 것은 아니므로, 본 발명의 범위는 이하의 청구항들에서 개시된다.

Claims (30)

  1. 집적 회로 디바이스로서,
    제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에 있고 상기 제1 표면에 인접한 복수의 트랜지스터 셀을 포함하는 반도체 층 구조물, 및 상기 트랜지스터 셀들에 결합된 단자들을 포함하는 무선 주파수("RF") 트랜지스터 증폭기 다이; 및
    상기 다이의 제2 표면 상에 있고 상기 단자들 중 적어도 하나에 전기적으로 접속된 적어도 하나의 수동 전자 컴포넌트
    를 포함하는 집적 회로 디바이스.
  2. 제1항에 있어서, 상기 단자들은, 입력 단자, 출력 단자, 및/또는 상기 트랜지스터 셀들에 의해 정의된 RF 트랜지스터 증폭기의 접지 단자를 포함하는, 집적 회로 디바이스.
  3. 제2항에 있어서, 상기 적어도 하나의 수동 전자 컴포넌트는 상기 다이의 제2 표면 상의 상기 RF 트랜지스터 증폭기를 위한 입력 임피던스 정합 회로, 출력 임피던스 정합 회로, 및/또는 고조파 종단 회로의 적어도 일부를 정의하는, 집적 회로 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 적어도 하나의 수동 전자 컴포넌트는, 상기 다이의 제2 표면 상에 개별 커패시터, 인덕터, 및/또는 저항기를 포함하는 적어도 하나의 집적 수동 디바이스(IPD)인, 집적 회로 디바이스.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 적어도 하나의 수동 전자 컴포넌트를 상기 단자들 중 적어도 하나에 전기적으로 접속하는 상기 다이의 제2 표면 상에서 연장되는 금속 층을 더 포함하는, 집적 회로 디바이스.
  6. 제5항에 있어서, 상기 금속 층은 제1 금속 층이고,
    상기 제2 표면 반대편의 상기 제1 금속 층 상의 절연체 층을 더 포함하고,
    상기 적어도 하나의 수동 전자 컴포넌트는 상기 제1 금속 층 반대편의 상기 절연체 층 상에 있고, 하나 이상의 개별 커패시터, 인덕터 및/또는 저항기를 정의하는 제2 금속 층의 패턴들을 포함하는, 집적 회로 디바이스.
  7. 제5항에 있어서,
    상기 다이의 제2 표면 및 상기 반도체 층 구조물 내로 연장되어 상기 다이의 제2 표면 상의 금속 층을 상기 단자들 중 적어도 하나에 전기적으로 접속하는 적어도 하나의 전도성 비아를 더 포함하는 집적 회로 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 반도체 층 구조물은 III족 질화물 재료를 포함하고, 상기 다이는 상기 III족 질화물 재료와 상기 제2 표면 사이에 실리콘 카바이드 기판을 포함하는, 집적 회로 디바이스.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 다이의 제1 표면으로부터 돌출하고 상기 단자들 중 하나 이상에 대한 전기 접속들을 제공하는 하나 이상의 전도성 기둥 구조물을 더 포함하는 집적 회로 디바이스.
  10. 제9항에 있어서,
    하나 이상의 전도성 접속을 포함하는 팩키지 기판을 더 포함하고,
    상기 하나 이상의 전도성 기둥 구조물은 상기 다이를 상기 다이의 제1 표면에 인접한 팩키지 기판에 부착하고, 상기 단자들 중 하나 이상을 상기 하나 이상의 전도성 접속에 전기적으로 접속하는, 집적 회로 디바이스.
  11. 집적 회로 디바이스로서,
    제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에 있고 상기 제1 표면에 인접한 복수의 트랜지스터 셀을 포함하는 반도체 층 구조물, 및 상기 트랜지스터 셀들에 결합된 단자들을 갖는 무선 주파수("RF") 트랜지스터 증폭기 다이;
    상기 다이의 제1 표면으로부터 돌출되어 상기 단자들 중 하나 이상에 전기적으로 접속되는 하나 이상의 전도성 기둥 구조물; 및
    상기 다이의 제2 표면 및 상기 반도체 층 구조물 내로 연장되고 상기 단자들 중 적어도 하나에 전기적으로 접속되는 적어도 하나의 전도성 비아
    를 포함하는 집적 회로 디바이스.
  12. 제11항에 있어서, 상기 단자들은, 입력 단자, 출력 단자, 및/또는 상기 트랜지스터 셀들에 의해 정의된 RF 트랜지스터 증폭기의 접지 단자를 포함하는, 집적 회로 디바이스.
  13. 제12항에 있어서, 상기 하나 이상의 전도성 기둥 구조물은 상기 입력 단자 및/또는 상기 출력 단자로의 전기 접속을 제공하고, 상기 적어도 하나의 전도성 비아는 상기 접지 단자로의 전기 접속을 제공하는, 집적 회로 디바이스.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 다이는 상기 반도체 층 구조물과 상기 다이의 제2 표면 사이에 기판을 포함하고, 상기 적어도 하나의 전도성 비아는 상기 기판을 통해 연장되고, 상기 반도체 층 구조물은 상기 기판 상에 하나 이상의 에피택셜 층을 포함하는, 집적 회로 디바이스.
  15. 제14항에 있어서, 상기 반도체 층 구조물은 III족 질화물 재료를 포함하고, 상기 기판은 실리콘 카바이드 기판을 포함하는, 집적 회로 디바이스.
  16. 제11항 내지 제13항 중 어느 한 항에 있어서,
    하나 이상의 전도성 접속을 포함하는 팩키지 기판을 더 포함하고,
    상기 하나 이상의 전도성 기둥 구조물은 상기 다이를 상기 다이의 제1 표면에 인접한 팩키지 기판에 부착하고, 상기 단자들 중 하나 이상을 상기 하나 이상의 전도성 접속에 전기적으로 접속하는, 집적 회로 디바이스.
  17. 제11항 내지 제13항 중 어느 한 항에 있어서,
    적어도 하나의 전도성 접속을 포함하는 팩키지 기판을 더 포함하고,
    상기 다이는 상기 다이의 제2 표면에 인접한 팩키지 기판에 부착되고, 상기 적어도 하나의 전도성 비아는 상기 단자들 중 적어도 하나를 상기 적어도 하나의 전도성 접속에 전기적으로 접속하는, 집적 회로 디바이스.
  18. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 다이의 제2 표면 상에 적어도 하나의 수동 전자 컴포넌트를 더 포함하고, 상기 적어도 하나의 수동 전자 컴포넌트는 상기 적어도 하나의 전도성 비아에 의해 상기 단자들 중 적어도 하나에 전기적으로 접속되는, 집적 회로 디바이스.
  19. 집적 회로 디바이스를 제작하는 방법으로서,
    제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에 있고 상기 제1 표면에 인접한 복수의 트랜지스터 셀을 포함하는 반도체 층 구조물, 상기 반도체 층 구조물과 상기 제2 표면 사이의 기판, 및 상기 트랜지스터 셀들에 결합된 단자들을 포함하는 무선 주파수("RF") 트랜지스터 증폭기 구조물을 형성하는 단계;
    상기 단자들 중 하나 이상으로의 전기 접속들을 제공하기 위해 상기 제1 표면으로부터 돌출된 하나 이상의 전도성 기둥 구조물을 형성하는 단계; 및
    약 50 내지 약 200 마이크론 이상의 두께를 갖는 상기 기판의 일부를 포함하는 RF 트랜지스터 증폭기 다이를 정의하기 위해 상기 RF 트랜지스터 증폭기 구조물을 싱귤레이팅(singulating)하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서, 상기 제1 표면과 상기 제2 표면 사이에서 연장되는 상기 다이의 측벽은 상기 제2 표면에 인접한 제2 부분과는 상이한 표면 특성을 갖는 상기 제1 표면에 인접한 제1 부분을 포함하는, 방법.
  21. 제20항에 있어서,
    상기 제1 표면으로부터 상기 제2 표면을 향해 상기 반도체 층 구조물을 통해서 및 상기 기판 내로 연장되어 상기 다이의 측벽의 상기 제1 부분을 정의하는 트렌치를 상기 반도체 층 구조물에 형성하는 단계를 더 포함하는 방법.
  22. 제21항에 있어서, 상기 트렌치를 형성하는 단계는 상기 하나 이상의 전도성 기둥 구조물을 형성하기 전에 수행되는, 방법.
  23. 제21항 또는 제22항에 있어서, 상기 싱귤레이팅하는 단계는 상기 다이의 측벽의 상기 제2 부분을 정의하기 위해 상기 기판 내의 트렌치의 하단을 통해 다이싱(dicing) 또는 톱질(sawing)하는 단계를 포함하는, 방법.
  24. 제19항 내지 제23항 중 어느 한 항에 있어서, 상기 반도체 층 구조물은 III족 질화물 재료를 포함하고, 상기 기판은 실리콘 카바이드를 포함하는, 방법.
  25. 집적 회로 디바이스를 제작하는 방법으로서,
    제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에 있고 상기 제1 표면에 인접한 복수의 트랜지스터 셀을 포함하는 반도체 층 구조물, 및 상기 트랜지스터 셀들에 결합된 단자들을 갖는 무선 주파수("RF") 트랜지스터 증폭기 구조물을 형성하는 단계;
    상기 단자들 중 하나 이상으로의 전기 접속들을 제공하기 위해 상기 제1 표면으로부터 돌출된 하나 이상의 전도성 기둥 구조물을 형성하는 단계; 및
    상기 단자들 중 적어도 하나로의 전기 접속을 제공하기 위해 상기 제2 표면 내로 및 상기 반도체 층 구조물을 통해 연장되는 적어도 하나의 전도성 비아를 형성하는 단계
    를 포함하는 방법.
  26. 제25항에 있어서, 상기 RF 트랜지스터 증폭기는 상기 반도체 층 구조물과 상기 제2 표면 사이에 기판을 더 포함하고, 상기 적어도 하나의 전도성 비아를 형성하는 단계는,
    상기 제1 표면을 웨이퍼 캐리어에 부착하는 단계;
    상기 기판의 두께를 감소시키기 위해 상기 제2 표면 상에 시닝(thinning) 동작을 수행하는 단계; 및
    상기 제1 표면이 상기 웨이퍼 캐리어에 부착된 상태로 상기 시닝 동작에 응답하여 상기 제2 표면 내로 연장되는 상기 적어도 하나의 전도성 비아를 형성하는 단계를 포함하는, 방법.
  27. 제26항에 있어서, 상기 하나 이상의 전도성 기둥 구조물을 형성하는 단계는 상기 제1 표면을 상기 웨이퍼 캐리어에 부착하기 전에 수행되는, 방법.
  28. 제26항에 있어서, 상기 웨이퍼 캐리어는 제1 웨이퍼 캐리어이고, 상기 하나 이상의 전도성 기둥 구조물을 형성하는 단계는,
    상기 제1 표면을 상기 제1 웨이퍼 캐리어로부터 분리하는 단계;
    상기 제2 표면을 제2 웨이퍼 캐리어에 부착하는 단계; 및
    상기 제2 표면이 상기 제2 웨이퍼 캐리어에 부착된 상태로 상기 제1 표면 상에 상기 하나 이상의 전도성 기둥 구조물을 형성하는 단계를 포함하는, 방법.
  29. 제26항 내지 제28항 중 어느 한 항에 있어서,
    상기 제1 표면이 상기 웨이퍼 캐리어에 부착된 상태로 상기 제2 표면 상에 적어도 하나의 수동 전자 컴포넌트를 형성하는 단계를 더 포함하고,
    상기 적어도 하나의 수동 전자 컴포넌트는 상기 적어도 하나의 전도성 비아에 의해 상기 단자들 중 적어도 하나에 전기적으로 접속되는, 방법.
  30. 제29항에 있어서, 상기 적어도 하나의 수동 전자 컴포넌트를 형성하는 단계는,
    상기 시닝 동작에 응답하여 상기 제2 표면 상에 제1 금속 층을 형성하는 단계;
    상기 제2 표면 반대편의 상기 제1 금속 층 상에 절연체 층을 형성하는 단계; 및
    상기 제1 금속 층 반대편의 상기 절연체 층 상에 제2 금속 층을 형성하고 패턴화하는 단계
    를 포함하고, 상기 적어도 하나의 수동 전자 컴포넌트는 하나 이상의 개별 커패시터, 인덕터, 및/또는 저항기를 정의하는 상기 제2 금속 층의 패턴들을 포함하는, 방법.
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