JP6012953B2 - 高周波半導体装置 - Google Patents
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Description
(高周波半導体装置)
第1の実施の形態に係る高周波半導体装置1の模式的平面パターン構成は、図1に示すように表される。また、第1の実施の形態に係る高周波半導体装置1の模式的断面構成であって、図1のI−I線に沿う模式的断面構造は、図6に示すように表される。
一方、比較例に係る高周波半導体装置1aの模式的平面パターン構成は、図2に示すように表される。比較例に係る高周波半導体装置1aにおいては、図2に示すように、半導体チップ24と入力分配整合回路17・出力合成整合回路18間は、並列に配置された半導体チップ24の各セルに対して直角に接続された入力ボンディングワイヤ12・出力ボンディングワイヤ14を介して接続されている。また、比較例に係る高周波半導体装置1aにおいても、図2のI−I線に沿う模式的断面構造は、図6と同様に表される。その他の構成は、図1と同様である。
第1の実施の形態の変形例1に係る高周波半導体装置1の模式的平面パターン構成は、図3に示すように表され、変形例2に係る高周波半導体装置1の模式的平面パターン構成は、図4に示すように表される。
比較例に係る高周波半導体装置1aに搭載される半導体チップ24cの模式的平面パターン構成の拡大図は、図7に示すように表される。
実施の形態に係る高周波半導体装置1に搭載される半導体チップ24のFETセルの構成例は、図9に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上に配置されたソースフィンガー電極(S)120、ゲートフィンガー電極(G)124およびドレインフィンガー電極(D)122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118との界面には、2次元電子ガス(2DEG:Two Dimensional Electron Gas)層116が形成されている。図9に示す構成例では、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)が示されている。
比較例に係る高周波半導体装置1aを構成する半導体チップ24c上において、ドレイン端子電極D1にボンディングワイヤW11・W21・W31・W41・W51…を形成した様子は、模式的に、図10に示すように表される。図10において、ドレイン端子電極D1上には、ボンディングワイヤW11・W21・W31・W41・W51に対応してボンディング接続電極BG11・BG21・BG31・BG41・BG51が形成されている。他のドレイン端子電極D2・D3・…・D8に対しても、図示は省略されているが、ボンディングワイヤおよびボンディング接続電極が同様に形成される。
第2の実施の形態に係る高周波半導体装置1の模式的平面パターン構成は、図17に示すように表され、変形例1〜3に係る高周波半導体装置1の模式的平面パターン構成は、図18〜図20に示すように表される。
第3の実施の形態に係る高周波半導体装置1の模式的平面パターン構成は、図26に示すように表され、変形例1〜変形例2に係る高周波半導体装置1の模式的平面パターン構成は、図27〜図28に示すように表される。
本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…メタルキャップ
10a…メタルシールリング
11、12、12a、12b、14、14a、14b、15…ボンディングワイヤ
16…パッケージ外壁(金属壁)
17…入力分配整合回路
17a、17b…入力整合回路
17c…入力分配回路
18…出力合成整合回路
18a、18b…出力整合回路
18c…出力合成回路
17d、18d、19a、19b…ストリップライン
20…フィードスルー下層部
21、21a、21b…端子電極
22…フィードスルー上層部
24、24a、24b、24c…半導体チップ
25…凸状フィードスルー
26…入力回路基板
28…出力回路基板
34…貫通孔
110…半絶縁性基板
112…窒化物系化合物半導体層(GaNエピタキシャル成長層)
116…2次元電子ガス(2DEG)層
118…アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)
120…ソースフィンガー電極
122…ドレインフィンガー電極
124…ゲートフィンガー電極
200…導体ベースプレート
G,G1,G2,…,G8…ゲート端子電極
S,S1,S1,…,S9…ソース端子電極
D,D1,D2,…,D8…ドレイン端子電極
SC1,SC2,…,SC9…VIAホール
Claims (16)
- 導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれたフィードスルー端子と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力分配整合回路および出力合成整合回路と、
前記半導体チップと前記入力分配整合回路との間に並列に接続された複数本の入力ボンディングワイヤと、前記半導体チップと前記出力合成整合回路との間に並列に接続された複数本の出力ボンディングワイヤと
を備え、前記入力ボンディングワイヤおよび前記出力ボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を0°として、該垂直方向から略45°の所定の角度を有することを特徴とする高周波半導体装置。 - 前記半導体チップの各セルはドレイン端子電極を備え、
前記ドレイン端子電極は、前記複数本の出力ボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項1に記載の高周波半導体装置。 - 前記半導体チップの各セルはゲート端子電極を備え、
前記ゲート端子電極は、前記複数本の入力ボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項1または2に記載の高周波半導体装置。 - 前記半導体チップを複数チップ配置したことを特徴とする請求項1〜3のいずれか1項に記載の高周波半導体装置。
- 前記半導体チップを、前記半導体チップの長手方向が前記貫通孔が配置された前記金属壁に対して平行に配置したことを特徴とする請求項4に記載の高周波半導体装置。
- 導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれたフィードスルー端子と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力分配整合回路および出力合成整合回路と、
前記半導体チップと前記入力分配整合回路との間に並列に接続された複数本の入力ボンディングワイヤと、前記半導体チップと前記出力合成整合回路との間に並列に接続された複数本の出力ボンディングワイヤと
を備え、前記入力ボンディングワイヤおよび前記出力ボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を0°として、該垂直方向から略45°の所定の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が前記貫通孔の配置された前記金属壁に対して0度以上90度以下の所定の角度に配置したことを特徴とする高周波半導体装置。 - 前記半導体チップは、
半絶縁性基板と、
前記半絶縁性基板の第1表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第1表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極および複数のドレイン端子電極と、
前記ソース端子電極の下部に配置されたVIAホールと、
前記半絶縁性基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極と
を備えることを特徴とする請求項1に記載の高周波半導体装置。 - 前記半絶縁性基板は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項7に記載の高周波半導体装置。
- マルチセル構成の半導体チップと、
整合回路と、
前記半導体チップと前記整合回路間に並列に接続された複数本のボンディングワイヤと
を備え、
前記複数本のボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を0°として、該垂直方向から略45°の所定の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップを内在する金属壁の1つの対角線に対してほぼ平行に配置したことを特徴とする高周波半導体装置。 - マルチセル構成の半導体チップと、
整合回路と、
前記半導体チップと前記整合回路間に並列に接続された複数本のボンディングワイヤと
を備え、
前記複数本のボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を0°として、該垂直方向から略45°の所定の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向がそれぞれ、前記半導体チップを内在する金属壁の2つの対角線に対してほぼ平行なるように配置したことを特徴とする高周波半導体装置。 - 導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれたフィードスルー端子と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力分配整合回路および出力合成整合回路と、
前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと
を備え、
前記入力ボンディングワイヤおよび前記出力ボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を0°として、該垂直方向から略45°の所定の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記金属壁の1つの対角線に対してほぼ平行に配置したことを特徴とする高周波半導体装置。 - 導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれたフィードスルー端子と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力分配整合回路および出力合成整合回路と、
前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと
を備え、
前記入力ボンディングワイヤおよび前記出力ボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を0°として、該垂直方向から略45°の所定の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向がそれぞれ前記金属壁の2つの対角線に対してほぼ平行なるように配置したことを特徴とする高周波半導体装置。 - 前記半導体チップの各セルはドレイン端子電極を備え、
前記ドレイン端子電極は、前記複数本のボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項9〜12のいずれか1項に記載の高周波半導体装置。 - 前記半導体チップの各セルはゲート端子電極を備え、
前記ゲート端子電極は、前記複数本のボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項9〜13のいずれか1項に記載の高周波半導体装置。 - 前記半導体チップは、
半絶縁性基板と、
前記半絶縁性基板の第1表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第1表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極および複数のドレイン端子電極と、
前記ソース端子電極の下部に配置されたVIAホールと、
前記半絶縁性基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極と
を備えることを特徴とする請求項9〜12のいずれか1項に記載の高周波半導体装置。 - 前記半絶縁性基板は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項15に記載の高周波半導体装置。
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