JP3180774B2 - 高周波増幅装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、高周波増幅装置に
係り、特に入力段および出力段にそれぞれ電界効果トラ
ンジスタ（ＦＥＴ）を装備した高周波増幅装置に関す
る。
係り、特に入力段および出力段にそれぞれ電界効果トラ
ンジスタ（ＦＥＴ）を装備した高周波増幅装置に関す
る。
【０００２】
【従来の技術】図２に、従来例における高周波増幅装置
を示す。この図２に示す従来例において、高周波増幅装
置は、所定厚さの誘電体基板１００と、この誘電体基板
１００上に二個別々に装備された入力段ＦＥＴ（入力段
電界効果トランジスタ）１０１及び出力段ＦＥＴ（出力
段電界効果トランジスタ）１０２と、チップコンデン
サ，チップ抵抗，チップインダクタ，及びマイクロスト
リップライン等からなる整合・バイアス回路１０６，１
０７，１０８とにより構成されている。
を示す。この図２に示す従来例において、高周波増幅装
置は、所定厚さの誘電体基板１００と、この誘電体基板
１００上に二個別々に装備された入力段ＦＥＴ（入力段
電界効果トランジスタ）１０１及び出力段ＦＥＴ（出力
段電界効果トランジスタ）１０２と、チップコンデン
サ，チップ抵抗，チップインダクタ，及びマイクロスト
リップライン等からなる整合・バイアス回路１０６，１
０７，１０８とにより構成されている。
【０００３】入力段ＦＥＴ１０１と出力段ＦＥＴ１０２
とは、ゲート電極，ドレイン電極が逆向き（入力段ＦＥ
Ｔ１０１のゲート電極，ドレイン電極の隣が、それぞれ
出力段ＦＥＴ１０２のドレイン電極，ゲート電極となる
向き）になるように併設されている。
とは、ゲート電極，ドレイン電極が逆向き（入力段ＦＥ
Ｔ１０１のゲート電極，ドレイン電極の隣が、それぞれ
出力段ＦＥＴ１０２のドレイン電極，ゲート電極となる
向き）になるように併設されている。
【０００４】入力段ＦＥＴ１０１と出力段ＦＥＴ１０２
は、誘電体基板１００に形成したＦＥＴ用グランドパタ
ーン１３０上にマウントされ、入力段ＦＥＴ用のゲート
端子パターン１１２Ｇと入力段ＦＥＴ１０１のゲート電
極１０１ｇとがボンディングワイヤ１１５ａで接続され
ている。入力段ＦＥＴ用のドレイン端子パターン１１２
Ｄと入力段ＦＥＴ１０１のドレイン電極１０１ｄとがボ
ンディングワイヤ１１５ｂで接続されている。
は、誘電体基板１００に形成したＦＥＴ用グランドパタ
ーン１３０上にマウントされ、入力段ＦＥＴ用のゲート
端子パターン１１２Ｇと入力段ＦＥＴ１０１のゲート電
極１０１ｇとがボンディングワイヤ１１５ａで接続され
ている。入力段ＦＥＴ用のドレイン端子パターン１１２
Ｄと入力段ＦＥＴ１０１のドレイン電極１０１ｄとがボ
ンディングワイヤ１１５ｂで接続されている。
【０００５】又、出力段ＦＥＴ用のゲート端子パターン
１２２Ｇと出力段ＦＥＴ１０２のゲート電極１０２ｇと
がボンディングワイヤ１１５ｃで接続されている。更
に、出力段ＦＥＴ用のドレイン端子パターン１２２Ｄと
出力段ＦＥＴ１０２のドレイン電極１０２ｄとがボンデ
ィングワイヤ１１５ｄによって接続されている。ここ
で、図２に示すように、各ボンディングワイヤ１１５
ａ，１１５ｂ，１１５ｃ，１１５ｄは、近接して且つそ
れぞれほぼ平行に配置されている。
１２２Ｇと出力段ＦＥＴ１０２のゲート電極１０２ｇと
がボンディングワイヤ１１５ｃで接続されている。更
に、出力段ＦＥＴ用のドレイン端子パターン１２２Ｄと
出力段ＦＥＴ１０２のドレイン電極１０２ｄとがボンデ
ィングワイヤ１１５ｄによって接続されている。ここ
で、図２に示すように、各ボンディングワイヤ１１５
ａ，１１５ｂ，１１５ｃ，１１５ｄは、近接して且つそ
れぞれほぼ平行に配置されている。
【０００６】そして、この従来例にあっては、入力端子
１００Ａから入力された高周波信号は、入力段の整合・
バイアス回路１０６、入力段ＦＥＴ用のゲート端子パタ
ーン１１２Ｇ、入力段ＦＥＴ用のゲートボンディングワ
イヤ１１５ａを順次介して入力段ＦＥＴ１０１に入り、
増幅され、その後、入力段ＦＥＴ用ドレインボンディン
グワイヤ１１５ｂ，入力段ＦＥＴ用のドレイン端子パタ
ーン１１２Ｄを介して入力段ＦＥＴ１０１から出力され
る。
１００Ａから入力された高周波信号は、入力段の整合・
バイアス回路１０６、入力段ＦＥＴ用のゲート端子パタ
ーン１１２Ｇ、入力段ＦＥＴ用のゲートボンディングワ
イヤ１１５ａを順次介して入力段ＦＥＴ１０１に入り、
増幅され、その後、入力段ＦＥＴ用ドレインボンディン
グワイヤ１１５ｂ，入力段ＦＥＴ用のドレイン端子パタ
ーン１１２Ｄを介して入力段ＦＥＴ１０１から出力され
る。
【０００７】更に、その信号は、段間整合・バイアス回
路１０７，出力段ＦＥＴ用のゲート端子パターン１２２
Ｇ，出力段ＦＥＴ用のゲートボンディングワイヤ１１５
ｃを介して出力段ＦＥＴ１０２に入り、増幅され、その
後、出力段ＦＥＴ用のドレインボンディングワイヤ１１
５ｄ，出力段ＦＥＴ用のドレイン端子パターン１２２Ｄ
を介して出力段ＦＥＴ１０２から出力される。そして、
その信号は、出力段整合・バイアス回路１０８を介して
出力端子１００Ｂから出力される。
路１０７，出力段ＦＥＴ用のゲート端子パターン１２２
Ｇ，出力段ＦＥＴ用のゲートボンディングワイヤ１１５
ｃを介して出力段ＦＥＴ１０２に入り、増幅され、その
後、出力段ＦＥＴ用のドレインボンディングワイヤ１１
５ｄ，出力段ＦＥＴ用のドレイン端子パターン１２２Ｄ
を介して出力段ＦＥＴ１０２から出力される。そして、
その信号は、出力段整合・バイアス回路１０８を介して
出力端子１００Ｂから出力される。
【０００８】この時、それぞれのボンディング部分（ボ
ンディング端子パターンと入力段ＦＥＴ又は出力段ＦＥ
Ｔを接続するボンディングワイヤ部分）と他のボンディ
ング部分との間には、両者が近接して配置されているこ
とから、電磁界カップリングが生じる。
ンディング端子パターンと入力段ＦＥＴ又は出力段ＦＥ
Ｔを接続するボンディングワイヤ部分）と他のボンディ
ング部分との間には、両者が近接して配置されているこ
とから、電磁界カップリングが生じる。
【０００９】特に、入力側ボンディング部分（入力段Ｆ
ＥＴ用のゲート端子パターン１１２Ｇと入力段ＦＥＴ用
のゲートボンディングワイヤ１１５ａ部分）と出力側ボ
ンディング部分（出力段ＦＥＴ用のドレイン端子パター
ン１２２Ｄと出力段ＦＥＴ用のドレインボンディングワ
イヤ１１５ｄ部分）との間には、高周波増幅器としての
高周波特性に最も影響を及ぼす電磁界カップリングが生
じる。
ＥＴ用のゲート端子パターン１１２Ｇと入力段ＦＥＴ用
のゲートボンディングワイヤ１１５ａ部分）と出力側ボ
ンディング部分（出力段ＦＥＴ用のドレイン端子パター
ン１２２Ｄと出力段ＦＥＴ用のドレインボンディングワ
イヤ１１５ｄ部分）との間には、高周波増幅器としての
高周波特性に最も影響を及ぼす電磁界カップリングが生
じる。
【００１０】
【発明が解決しようとする課題】上記従来例にあって
は、電磁界カップリングについては何らの対策もなされ
ていないため、入力端子１００Ａと出力端子１００Ｂと
の間のアイソレーションが悪くなり、高周波増幅器とし
ての高周波特性に悪影響を及ぼす。
は、電磁界カップリングについては何らの対策もなされ
ていないため、入力端子１００Ａと出力端子１００Ｂと
の間のアイソレーションが悪くなり、高周波増幅器とし
ての高周波特性に悪影響を及ぼす。
【００１１】又、上記従来例にあっては、誘電体基板１
００の回路レイアウトに余裕がないことから、更なる小
型化や別のデバイスを取り込んでの多機能化を行うのが
困難なものとなっていた。
００の回路レイアウトに余裕がないことから、更なる小
型化や別のデバイスを取り込んでの多機能化を行うのが
困難なものとなっていた。
【００１２】これを更に詳述すると、誘電体基板におけ
るＦＥＴのマウント部分のパターンは、一般に、パター
ン公差やマウンタの搭載精度を考慮すると、ＦＥＴのサ
イズより一回り大きくする必要がある。搭載するＦＥＴ
が複数になれば隣り合うＦＥＴの間隔をとる必要から、
このパターンは更に大きくなる。また、マイクロストリ
ップラインや他の回路部品（チップコンデンサ・チップ
抵抗・チップインダクタ等）は、このマウントパターン
に対してある間隔以上離して配置する必要がある。
るＦＥＴのマウント部分のパターンは、一般に、パター
ン公差やマウンタの搭載精度を考慮すると、ＦＥＴのサ
イズより一回り大きくする必要がある。搭載するＦＥＴ
が複数になれば隣り合うＦＥＴの間隔をとる必要から、
このパターンは更に大きくなる。また、マイクロストリ
ップラインや他の回路部品（チップコンデンサ・チップ
抵抗・チップインダクタ等）は、このマウントパターン
に対してある間隔以上離して配置する必要がある。
【００１３】このため、二個のＦＥＴ（入力段ＦＥＴ１
０１および出力段ＦＥＴ１０２）を装備した上記従来例
の構成では、マウント部分のパターン面積が大きくな
り、このため、誘電体基板１００の面積が限られている
ことから、マイクロストリップラインや他の回路部品を
配置するのに必要な面積が小さくなるという不都合が生
じていた。
０１および出力段ＦＥＴ１０２）を装備した上記従来例
の構成では、マウント部分のパターン面積が大きくな
り、このため、誘電体基板１００の面積が限られている
ことから、マイクロストリップラインや他の回路部品を
配置するのに必要な面積が小さくなるという不都合が生
じていた。
【００１４】
【発明の目的】本発明は、入力端子と出力端子との間の
アイソレーションを改善すると共に装置全体の高周波特
性の改善を図り、更には小型化や別のデバイスを取り込
んだ多機能化を可能とした高周波増幅装置を提供するこ
とを、その目的とする。
アイソレーションを改善すると共に装置全体の高周波特
性の改善を図り、更には小型化や別のデバイスを取り込
んだ多機能化を可能とした高周波増幅装置を提供するこ
とを、その目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、誘電体基板上に入力段ＦＥＴと出力段
ＦＥＴとを併設すると共に、この各ＦＥＴのゲート電極
とドレイン電極とが隣り合わせになるように当該各ＦＥ
Ｔを配置し、この各ＦＥＴを取り巻いてＦＥＴ用グラン
ドパターンを設け、前記各ＦＥＴのゲート電極とドレイ
ン電極にボンディングワイヤにて連結される入出力用の
各端子パターンを各ＦＥＴのゲート電極とドレイン電極
に近接して装備してなる高周波増幅装置において、前述
した入力段ＦＥＴと出力段ＦＥＴの各端子パターンの相
互間に、ＦＥＴ用グランドパターンに連通した第２のグ
ランドパターンをそれぞれ設置する、という構成を採っ
ている。
め、本発明では、誘電体基板上に入力段ＦＥＴと出力段
ＦＥＴとを併設すると共に、この各ＦＥＴのゲート電極
とドレイン電極とが隣り合わせになるように当該各ＦＥ
Ｔを配置し、この各ＦＥＴを取り巻いてＦＥＴ用グラン
ドパターンを設け、前記各ＦＥＴのゲート電極とドレイ
ン電極にボンディングワイヤにて連結される入出力用の
各端子パターンを各ＦＥＴのゲート電極とドレイン電極
に近接して装備してなる高周波増幅装置において、前述
した入力段ＦＥＴと出力段ＦＥＴの各端子パターンの相
互間に、ＦＥＴ用グランドパターンに連通した第２のグ
ランドパターンをそれぞれ設置する、という構成を採っ
ている。
【００１６】このため、前述した従来例にあっては実際
の作動時には二つのＦＥＴのボンディング部分の相互間
に電磁界カップリングが生じ、これがため回路全体の高
周波特性を害する事態が発生するが、本発明によると、
入力側ボンディング部分（入力段ＦＥＴのゲート端子パ
ターンと入力段ＦＥＴ用のゲートボンディングワイヤ部
分）と出力側ボンディング部分（出力段ＦＥＴのドレイ
ン端子パターンと出力段ＦＥＴ用のドレインボンディン
グワイヤ部分）の間に、ＦＥＴ用グランドパターンに連
結された第２のグランドパターンを配置したことで、こ
の電磁界カップリングの影響を大幅に低減することがで
き、このため、高周波特性を大幅に改善することができ
る。
の作動時には二つのＦＥＴのボンディング部分の相互間
に電磁界カップリングが生じ、これがため回路全体の高
周波特性を害する事態が発生するが、本発明によると、
入力側ボンディング部分（入力段ＦＥＴのゲート端子パ
ターンと入力段ＦＥＴ用のゲートボンディングワイヤ部
分）と出力側ボンディング部分（出力段ＦＥＴのドレイ
ン端子パターンと出力段ＦＥＴ用のドレインボンディン
グワイヤ部分）の間に、ＦＥＴ用グランドパターンに連
結された第２のグランドパターンを配置したことで、こ
の電磁界カップリングの影響を大幅に低減することがで
き、このため、高周波特性を大幅に改善することができ
る。
【００１７】ここで、前述した入力段ＦＥＴ及び出力段
ＦＥＴとしては、同一半導体基板上にて１チップで成形
されて成るものを使用してもよい。このようにすると、
装置全体のより一層の小型化が可能となり、他の電子部
品の増設が可能となり装置の汎用化を一層促進させるこ
とができる。
ＦＥＴとしては、同一半導体基板上にて１チップで成形
されて成るものを使用してもよい。このようにすると、
装置全体のより一層の小型化が可能となり、他の電子部
品の増設が可能となり装置の汎用化を一層促進させるこ
とができる。
【００１８】また、前述した第２のグランドパターンが
装備された一方と他方の側の各端子パターンを、各第２
のグランドパターンから極力離して装備してもよい。こ
のようにすると、電磁界カップリングをより有効に低減
することができて都合がよい。
装備された一方と他方の側の各端子パターンを、各第２
のグランドパターンから極力離して装備してもよい。こ
のようにすると、電磁界カップリングをより有効に低減
することができて都合がよい。
【００１９】更に、前述した入力段ＦＥＴのゲート電極
とこれに対応するゲート端子パターンとを連結するボン
ディングワイヤが、前述した出力段ＦＥＴのゲート電極
とこれに対応するゲート端子パターンとを連結するボン
ディングワイヤに対してほぼ１８０°隔てた方向に向け
て延設されるように、前述したゲート電極用の各端子パ
ターンを誘電体基板上に配設してもよい。
とこれに対応するゲート端子パターンとを連結するボン
ディングワイヤが、前述した出力段ＦＥＴのゲート電極
とこれに対応するゲート端子パターンとを連結するボン
ディングワイヤに対してほぼ１８０°隔てた方向に向け
て延設されるように、前述したゲート電極用の各端子パ
ターンを誘電体基板上に配設してもよい。
【００２０】このようにすると、入力段ＦＥＴのゲート
電極部分のボンディングワイヤと出力段ＦＥＴのゲート
電極部分のボンディングワイヤとが一直線上又はこれと
同方向に敷設されるので、各ＦＥＴ相互間の干渉が少な
くなり、前述した従来例に比較して電磁界カップリング
を確実に低減することができる。
電極部分のボンディングワイヤと出力段ＦＥＴのゲート
電極部分のボンディングワイヤとが一直線上又はこれと
同方向に敷設されるので、各ＦＥＴ相互間の干渉が少な
くなり、前述した従来例に比較して電磁界カップリング
を確実に低減することができる。
【００２１】更に、前述した入力段ＦＥＴのドレイン電
極とこれに対応するドレイン端子パターンとを連結する
ボンディングワイヤが、前述した出力段ＦＥＴのドレイ
ン電極とこれに対応するドレイン端子パターンとを連結
するボンディングワイヤに対してほぼ１８０°隔てた方
向に向けて延設されるように、前述したドレイン電極用
の各端子パターンを誘電体基板上に配設してもよい。
極とこれに対応するドレイン端子パターンとを連結する
ボンディングワイヤが、前述した出力段ＦＥＴのドレイ
ン電極とこれに対応するドレイン端子パターンとを連結
するボンディングワイヤに対してほぼ１８０°隔てた方
向に向けて延設されるように、前述したドレイン電極用
の各端子パターンを誘電体基板上に配設してもよい。
【００２２】このようにしても、前述したゲート電極部
分の場合と同様にドレイン電極部分のボンディングワイ
ヤが入力段ＦＥＴ側と出力段ＦＥＴ側とで一直線上又は
これと平行に敷設されるので、このドレイン電極部分に
おける各ＦＥＴ相互間の干渉が少なくなり、前述した従
来例に比較してドレイン電極部分における電磁界カップ
リングを確実に低減することができる。
分の場合と同様にドレイン電極部分のボンディングワイ
ヤが入力段ＦＥＴ側と出力段ＦＥＴ側とで一直線上又は
これと平行に敷設されるので、このドレイン電極部分に
おける各ＦＥＴ相互間の干渉が少なくなり、前述した従
来例に比較してドレイン電極部分における電磁界カップ
リングを確実に低減することができる。
【００２３】更に、前述した入力段ＦＥＴのドレイン端
子パターンと出力段ＦＥＴのゲート端子パターンとの間
に、前述したＦＥＴ用グランドパターンに連通した第３
のグランドパターンを設置してもよい。このようにする
と、入力段ＦＥＴと出力段ＦＥＴの端子相互間の電磁界
カップリングをより一層有効に抑制することができると
いう利点がある。
子パターンと出力段ＦＥＴのゲート端子パターンとの間
に、前述したＦＥＴ用グランドパターンに連通した第３
のグランドパターンを設置してもよい。このようにする
と、入力段ＦＥＴと出力段ＦＥＴの端子相互間の電磁界
カップリングをより一層有効に抑制することができると
いう利点がある。
【００２４】
【発明の実施の形態】以下、本発明の一実施形態を、図
１に基づいて説明する。図１において、符号１は誘電体
基板を示す。この誘電体基板１上には、入力段ＦＥＴ１
１と出力段ＦＥＴ２１とが併設されている。この場合、
この各ＦＥＴ１１，２１のゲート電極１１ｇ，２１ｇと
ドレイン電極１１ｄ，２１ｄとが隣り合わせになるよう
に、当該各ＦＥＴ１１，２１が配置されている。この入
力段ＦＥＴ１１と出力段ＦＥＴ２１を取り巻いて、ＦＥ
Ｔ用グランドパターン３０が設けられている。
１に基づいて説明する。図１において、符号１は誘電体
基板を示す。この誘電体基板１上には、入力段ＦＥＴ１
１と出力段ＦＥＴ２１とが併設されている。この場合、
この各ＦＥＴ１１，２１のゲート電極１１ｇ，２１ｇと
ドレイン電極１１ｄ，２１ｄとが隣り合わせになるよう
に、当該各ＦＥＴ１１，２１が配置されている。この入
力段ＦＥＴ１１と出力段ＦＥＴ２１を取り巻いて、ＦＥ
Ｔ用グランドパターン３０が設けられている。
【００２５】又、各ＦＥＴ１１，２１が備えているゲー
ト電極１１ｇ，２１ｇ及びドレイン電極１１ｄ，２１ｄ
にそれぞれボンディングワイヤにて接続される入出力用
の各ゲート端子パターン１２Ｇ，２２Ｇ，及びドレイン
端子パターン１２Ｄ，２２Ｄが、各ＦＥＴ１１，２１の
ゲート電極１１ｇ，２１ｇ及びドレイン電極１１ｄ，２
１ｄに、それぞれ近接して配設されている。
ト電極１１ｇ，２１ｇ及びドレイン電極１１ｄ，２１ｄ
にそれぞれボンディングワイヤにて接続される入出力用
の各ゲート端子パターン１２Ｇ，２２Ｇ，及びドレイン
端子パターン１２Ｄ，２２Ｄが、各ＦＥＴ１１，２１の
ゲート電極１１ｇ，２１ｇ及びドレイン電極１１ｄ，２
１ｄに、それぞれ近接して配設されている。
【００２６】更に、入力段ＦＥＴ１１のゲート端子パタ
ーン１２Ｇと出力段ＦＥＴ２１のドレイン端子パターン
２２Ｄとの間に、前述したＦＥＴ用グランドパターン３
０に連通した第２のグランドパターン３０Ａが設置され
ている。同様に、前述した入力段ＦＥＴ１１のドレイン
端子パターン１２Ｄと出力段ＦＥＴ２１のゲート端子パ
ターン２２Ｇとの間に、前述したＦＥＴ用グランドパタ
ーン３０に連通した第３のグランドパターン３０Ｂが設
置されている。
ーン１２Ｇと出力段ＦＥＴ２１のドレイン端子パターン
２２Ｄとの間に、前述したＦＥＴ用グランドパターン３
０に連通した第２のグランドパターン３０Ａが設置され
ている。同様に、前述した入力段ＦＥＴ１１のドレイン
端子パターン１２Ｄと出力段ＦＥＴ２１のゲート端子パ
ターン２２Ｇとの間に、前述したＦＥＴ用グランドパタ
ーン３０に連通した第３のグランドパターン３０Ｂが設
置されている。
【００２７】前述した入力段ＦＥＴ１１及び出力段ＦＥ
Ｔ２１は、本実施形態では、図１に示すように同一半導
体基板上にて１チップ形成されて成る一体型ＦＥＴ３３
が使用されているが、別々に形成されたものであっても
よい。
Ｔ２１は、本実施形態では、図１に示すように同一半導
体基板上にて１チップ形成されて成る一体型ＦＥＴ３３
が使用されているが、別々に形成されたものであっても
よい。
【００２８】ここで、前述した一方の第２のグランドパ
ターン３０Ａが装備された一方の側の各端子パターン１
２Ｇ，２２Ｄは、当該第２のグランドパターン３０Ａか
ら極力離して装備されている。同様に、前述した第３の
グランドパターン３０Ｂが装備された他方の側の各端子
パターン１２Ｄ，２２Ｇも、当該第３のグランドパター
ン３０Ｂから極力離して装備されている。
ターン３０Ａが装備された一方の側の各端子パターン１
２Ｇ，２２Ｄは、当該第２のグランドパターン３０Ａか
ら極力離して装備されている。同様に、前述した第３の
グランドパターン３０Ｂが装備された他方の側の各端子
パターン１２Ｄ，２２Ｇも、当該第３のグランドパター
ン３０Ｂから極力離して装備されている。
【００２９】この場合、ゲート端子パターン１２Ｇは前
述した入力段ＦＥＴ１１のゲート電極１１ｇからみて図
１の左上方向に配置され、両者はボンディングワイヤ１
５ａによって連結されている。このボンディングワイヤ
１５ａは、図１中にあっては、入力段ＦＥＴ１１のゲー
ト電極１１ｇからみて左上方向に向けて約４５°立ち上
がった状態で配置されている。
述した入力段ＦＥＴ１１のゲート電極１１ｇからみて図
１の左上方向に配置され、両者はボンディングワイヤ１
５ａによって連結されている。このボンディングワイヤ
１５ａは、図１中にあっては、入力段ＦＥＴ１１のゲー
ト電極１１ｇからみて左上方向に向けて約４５°立ち上
がった状態で配置されている。
【００３０】又、前述した出力段ＦＥＴ２１のゲート電
極２１ｇとこれに対応する端子パターン２２Ｇとは、ボ
ンディングワイヤ１５ｃによって連結されている。そし
て、このボンディングワイヤ１５ｃは、前述したボンデ
ィングワイヤ１５ａとは、ほぼ１８０°隔てた方向に向
けて（図１の右下方向に向けて）延設され、その延設方
向に前述した各端子パターン２２Ｇが配設されている。
極２１ｇとこれに対応する端子パターン２２Ｇとは、ボ
ンディングワイヤ１５ｃによって連結されている。そし
て、このボンディングワイヤ１５ｃは、前述したボンデ
ィングワイヤ１５ａとは、ほぼ１８０°隔てた方向に向
けて（図１の右下方向に向けて）延設され、その延設方
向に前述した各端子パターン２２Ｇが配設されている。
【００３１】このようにすると、入力段ＦＥＴ１１のゲ
ート部分のボンディングワイヤ１５ａと出力段ＦＥＴ２
１のゲート部分のボンディングワイヤ１５ｃとが一直線
上又はこれと同等の方向に敷設されるので、例えば他の
ボンディングワイヤ１５ｄとの間の相互干渉を大幅に少
なくすることができ、前述した従来例に比較して電磁界
カップリングを確実に低減することができる。
ート部分のボンディングワイヤ１５ａと出力段ＦＥＴ２
１のゲート部分のボンディングワイヤ１５ｃとが一直線
上又はこれと同等の方向に敷設されるので、例えば他の
ボンディングワイヤ１５ｄとの間の相互干渉を大幅に少
なくすることができ、前述した従来例に比較して電磁界
カップリングを確実に低減することができる。
【００３２】ここで、出力段ＦＥＴ２１のゲート電極２
１ｇは四箇所設けられ、各ゲート電極２１ｇに対応して
前述したゲート端子パターン２２Ｇは四個の接続端子が
設けられている。そして、それぞれ各端子間を個別に接
続するため、それぞれ独立して四本のボンディングワイ
ヤ１５ｃが相互に平行に配設されている。
１ｇは四箇所設けられ、各ゲート電極２１ｇに対応して
前述したゲート端子パターン２２Ｇは四個の接続端子が
設けられている。そして、それぞれ各端子間を個別に接
続するため、それぞれ独立して四本のボンディングワイ
ヤ１５ｃが相互に平行に配設されている。
【００３３】又、ドレイン端子パターン１２Ｄは前述し
た入力段ＦＥＴ１１のドレイン電極１１ｄからみて図１
の左下方向に配置され、両者はボンディングワイヤ１５
ｂによって連結されている。このボンディングワイヤ１
５ｂは、図１中にあっては、入力段ＦＥＴ１１のドレイ
ン電極１１ｄからみて左下方向に向けて約４５°立ち下
がった状態で配置されている。
た入力段ＦＥＴ１１のドレイン電極１１ｄからみて図１
の左下方向に配置され、両者はボンディングワイヤ１５
ｂによって連結されている。このボンディングワイヤ１
５ｂは、図１中にあっては、入力段ＦＥＴ１１のドレイ
ン電極１１ｄからみて左下方向に向けて約４５°立ち下
がった状態で配置されている。
【００３４】又、前述した出力段ＦＥＴ２１のドレイン
電極２１ｄとこれに対応する端子パターン２２Ｄとは、
ボンディングワイヤ１５ｄによって連結されている。そ
して、このボンディングワイヤ１５ｄは、前述したボン
ディングワイヤ１５ｄとは、ほぼ１８０°隔てた方向に
向けて（図１の右上方向に向けて）延設され、その延設
方向の先に、前述した各端子パターン２２Ｄが配設され
ている。
電極２１ｄとこれに対応する端子パターン２２Ｄとは、
ボンディングワイヤ１５ｄによって連結されている。そ
して、このボンディングワイヤ１５ｄは、前述したボン
ディングワイヤ１５ｄとは、ほぼ１８０°隔てた方向に
向けて（図１の右上方向に向けて）延設され、その延設
方向の先に、前述した各端子パターン２２Ｄが配設され
ている。
【００３５】このようにすると、入力段ＦＥＴ１１のド
レイン電極部分のボンディングワイヤ１５ｂと出力段Ｆ
ＥＴ２１のゲート部分のボンディングワイヤ１５ｄとが
一直線上又はこれと同等の方向に敷設されるので、例え
ば他のボンディングワイヤ１５ｃとの間の相互干渉を大
幅に少なくすることができ、前述した従来例に比較して
電磁界カップリングを確実に低減することができる。
レイン電極部分のボンディングワイヤ１５ｂと出力段Ｆ
ＥＴ２１のゲート部分のボンディングワイヤ１５ｄとが
一直線上又はこれと同等の方向に敷設されるので、例え
ば他のボンディングワイヤ１５ｃとの間の相互干渉を大
幅に少なくすることができ、前述した従来例に比較して
電磁界カップリングを確実に低減することができる。
【００３６】ここで、出力段ＦＥＴのドレイン端子２１
ｄは四箇所設けられ、この各ドレイン端子２１ｄに対応
して前述したドレイン端子パターン２２Ｄには四個の接
続端子が設けられている。そして、それぞれ各端子間を
個別に接続するため、それぞれ独立して四本のボンディ
ングワイヤ１５ｄが相互に平行に配設されている。
ｄは四箇所設けられ、この各ドレイン端子２１ｄに対応
して前述したドレイン端子パターン２２Ｄには四個の接
続端子が設けられている。そして、それぞれ各端子間を
個別に接続するため、それぞれ独立して四本のボンディ
ングワイヤ１５ｄが相互に平行に配設されている。
【００３７】これを更に詳述する。この図１に示す実施
形態では、高周波増幅装置は、誘電体基板１と、この誘
電体基板１上に装備された一体型ＦＥＴ３３と、チップ
コンデンサ，チップ抵抗，チップインダクタ，マイクロ
ストリップライン等からなる整合・バイアス回路６，
７，８等で構成されている。符号１Ａは入力端子を示
し、符号１Ｂは出力端子を示す。
形態では、高周波増幅装置は、誘電体基板１と、この誘
電体基板１上に装備された一体型ＦＥＴ３３と、チップ
コンデンサ，チップ抵抗，チップインダクタ，マイクロ
ストリップライン等からなる整合・バイアス回路６，
７，８等で構成されている。符号１Ａは入力端子を示
し、符号１Ｂは出力端子を示す。
【００３８】ここで、整合・バイアス回路６は入力端子
１Ａとゲート端子パターン１２Ｇとの間に装備され、整
合・バイアス回路７はドレイン端子パターン１２Ｄとゲ
ート端子パターン２２Ｇとの間に装備され、整合・バイ
アス回路８はドレイン端子パターン２２Ｄと出力端子１
Ｂとの間に装備されている。
１Ａとゲート端子パターン１２Ｇとの間に装備され、整
合・バイアス回路７はドレイン端子パターン１２Ｄとゲ
ート端子パターン２２Ｇとの間に装備され、整合・バイ
アス回路８はドレイン端子パターン２２Ｄと出力端子１
Ｂとの間に装備されている。
【００３９】ここで、誘電体基板１の上面には、金属カ
バー（図示せず）をかぶせられており、これによって誘
電体基板１の上面全体が外部に対して電磁界的にシール
ドされている。又、誘電体基板１の側面には、信号入出
力端子用スルーホール，電源端子用スルーホール，およ
び接地・放熱用スルーホールがそれぞれ設けられてい
る。
バー（図示せず）をかぶせられており、これによって誘
電体基板１の上面全体が外部に対して電磁界的にシール
ドされている。又、誘電体基板１の側面には、信号入出
力端子用スルーホール，電源端子用スルーホール，およ
び接地・放熱用スルーホールがそれぞれ設けられてい
る。
【００４０】入力段ＦＥＴ１１用のゲート端子パターン
１２Ｇと出力段ＦＥＴ２１用のドレイン端子パターン２
２Ｄとは、できるだけ距離をあけて且つ一直線上に近づ
くように配置されている。
１２Ｇと出力段ＦＥＴ２１用のドレイン端子パターン２
２Ｄとは、できるだけ距離をあけて且つ一直線上に近づ
くように配置されている。
【００４１】更に、ＦＥＴ用グランドパターン３０に
は、一体型ＦＥＴ３３のマウント領域も含め、放熱用・
接地用のスルーホールが設けられている。そして、前述
した第２のグランドパターン３０Ａ及び第３のグランド
パターン３０Ｂにも、放熱用および接地用のスルーホー
ルが形成されている。
は、一体型ＦＥＴ３３のマウント領域も含め、放熱用・
接地用のスルーホールが設けられている。そして、前述
した第２のグランドパターン３０Ａ及び第３のグランド
パターン３０Ｂにも、放熱用および接地用のスルーホー
ルが形成されている。
【００４２】次に、上記実施形態の動作を説明する。ま
ず、入力端子１Ａから入力された高周波信号は、入力段
の整合・バイアス回路６，入力段ＦＥＴ用のゲート端子
パターン１２Ｇ，および入力段ＦＥＴ用のゲートボンデ
ィングワイヤ１５ａを順次介して入力段ＦＥＴ１１に入
り、増幅された後、入力段ＦＥＴ用のドレインボンディ
ングワイヤ１５ｂ，入力段ＦＥＴ用のドレイン端子パタ
ーン１２Ｄを順次介し入力段ＦＥＴ１１から出力され
る。
ず、入力端子１Ａから入力された高周波信号は、入力段
の整合・バイアス回路６，入力段ＦＥＴ用のゲート端子
パターン１２Ｇ，および入力段ＦＥＴ用のゲートボンデ
ィングワイヤ１５ａを順次介して入力段ＦＥＴ１１に入
り、増幅された後、入力段ＦＥＴ用のドレインボンディ
ングワイヤ１５ｂ，入力段ＦＥＴ用のドレイン端子パタ
ーン１２Ｄを順次介し入力段ＦＥＴ１１から出力され
る。
【００４３】更にその信号は、段間の整合・バイアス回
路７，出力段ＦＥＴ用のゲート端子パターン２２Ｇ，出
力段ＦＥＴ用のゲートボンディングワイヤ１５ｃを順次
介して出力段ＦＥＴ２に入り、増幅された後、出力段Ｆ
ＥＴ用のドレインボンディングワイヤ１５ｄ，出力段Ｆ
ＥＴ用のドレイン端子パターン２２Ｄを介し出力段ＦＥ
Ｔ２１から出力される。そして、その信号は、出力段の
整合・バイアス回路８を介して出力端子１Ｂから外部へ
出力される。
路７，出力段ＦＥＴ用のゲート端子パターン２２Ｇ，出
力段ＦＥＴ用のゲートボンディングワイヤ１５ｃを順次
介して出力段ＦＥＴ２に入り、増幅された後、出力段Ｆ
ＥＴ用のドレインボンディングワイヤ１５ｄ，出力段Ｆ
ＥＴ用のドレイン端子パターン２２Ｄを介し出力段ＦＥ
Ｔ２１から出力される。そして、その信号は、出力段の
整合・バイアス回路８を介して出力端子１Ｂから外部へ
出力される。
【００４４】この時、前述した従来例にあっては、それ
ぞれのボンディング部分（ボンディング端子パターンと
ＦＥＴとを接続するボンディングワイヤ）と他のボンデ
ィング部分の間には、電磁界カップリングが生じる。特
に、入力側ボンディング部分（ゲート端子パターン１２
Ｇと入力段ＦＥＴ用のゲートボンディングワイヤ１５
ａ）と出力側ボンディング部分（端子２２Ｄと出力段Ｆ
ＥＴ用のドレインボンディングワイヤ１５ｄ）の間に
は、高周波増幅器としての高周波特性に最も影響を及ぼ
す電磁界カップリングが生じる。
ぞれのボンディング部分（ボンディング端子パターンと
ＦＥＴとを接続するボンディングワイヤ）と他のボンデ
ィング部分の間には、電磁界カップリングが生じる。特
に、入力側ボンディング部分（ゲート端子パターン１２
Ｇと入力段ＦＥＴ用のゲートボンディングワイヤ１５
ａ）と出力側ボンディング部分（端子２２Ｄと出力段Ｆ
ＥＴ用のドレインボンディングワイヤ１５ｄ）の間に
は、高周波増幅器としての高周波特性に最も影響を及ぼ
す電磁界カップリングが生じる。
【００４５】これに対して、本実施形態では、入力側ボ
ンディング部分（ゲート端子パターン１２Ｇと入力段Ｆ
ＥＴ用のゲートボンディングワイヤ１５ａ部分）と出力
側ボンディング部分（ドレイン端子パターン２２Ｄと出
力段ＦＥＴ用のドレインボンディングワイヤ１５ｄ部
分）の間に、ＦＥＴ用グランドパターン３０に連結され
た第２のグランドパターン３０Ａを配置したことで、こ
の電磁界カップリングの影響が大幅に低減されている。
ンディング部分（ゲート端子パターン１２Ｇと入力段Ｆ
ＥＴ用のゲートボンディングワイヤ１５ａ部分）と出力
側ボンディング部分（ドレイン端子パターン２２Ｄと出
力段ＦＥＴ用のドレインボンディングワイヤ１５ｄ部
分）の間に、ＦＥＴ用グランドパターン３０に連結され
た第２のグランドパターン３０Ａを配置したことで、こ
の電磁界カップリングの影響が大幅に低減されている。
【００４６】又、段間整合・バイアス回路７側に位置す
る入力段ＦＥＴ１１のドレイン端子パターン１２Ｄと出
力段ＦＥＴ２１のゲート端子パターン２２Ｇとの間に
も、ＦＥＴ用グランドパターン３０に連結された第３の
グランドパターン３０Ｂを設けたので、この領域におけ
る電磁界カップリングの影響も大幅に低減することがで
きる。
る入力段ＦＥＴ１１のドレイン端子パターン１２Ｄと出
力段ＦＥＴ２１のゲート端子パターン２２Ｇとの間に
も、ＦＥＴ用グランドパターン３０に連結された第３の
グランドパターン３０Ｂを設けたので、この領域におけ
る電磁界カップリングの影響も大幅に低減することがで
きる。
【００４７】このため、前述した入力側ボンディング部
分での電磁界カップリングの発生を第２のグランドパタ
ーン３０Ａによって抑えると共に、この段間整合・バイ
アス回路７部分でも、第３のグランドパターン３０Ｂに
よって電磁界カップリングの発生を抑えることができ、
このため、全体的には前述した従来例に比較して大幅に
電磁界カップリングの発生を抑えることが可能となって
いる。
分での電磁界カップリングの発生を第２のグランドパタ
ーン３０Ａによって抑えると共に、この段間整合・バイ
アス回路７部分でも、第３のグランドパターン３０Ｂに
よって電磁界カップリングの発生を抑えることができ、
このため、全体的には前述した従来例に比較して大幅に
電磁界カップリングの発生を抑えることが可能となって
いる。
【００４８】又、本実施形態では、上述したように一体
型ＦＥＴ３３を装備したので、別々の入力段ＦＥＴ，出
力段ＦＥＴを使うよりもマウント部分のパターン面積を
小さくすることができ、且つマイクロストリップライン
や他の回路部品を配置するのに必要な面積を大きくする
ことができるという利点がある。
型ＦＥＴ３３を装備したので、別々の入力段ＦＥＴ，出
力段ＦＥＴを使うよりもマウント部分のパターン面積を
小さくすることができ、且つマイクロストリップライン
や他の回路部品を配置するのに必要な面積を大きくする
ことができるという利点がある。
【００４９】
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、第２のグランドパターンの作用に
よって入力段ＦＥＴと出力段ＦＥＴとの部分の電磁界カ
ップリングの発生を有効に抑制することができ、このた
め、装置全体の入力端子と出力端子との間のアイソレー
ションを大幅に改善することができ、かかる点において
高周波増幅器としての高周波特性を良好に維持すること
ができ、これがため装置全体の信頼性向上を図ることが
でき、また、前述した入力段ＦＥＴと出力段ＦＥＴとに
代えてこれらを一体化した一体型ＦＥＴを装備すると、
小型化および別のデバイスを取り込んだ多機能化が可能
となるという従来にない優れた高周波増幅装置を提供す
ることができる。
ので、これによると、第２のグランドパターンの作用に
よって入力段ＦＥＴと出力段ＦＥＴとの部分の電磁界カ
ップリングの発生を有効に抑制することができ、このた
め、装置全体の入力端子と出力端子との間のアイソレー
ションを大幅に改善することができ、かかる点において
高周波増幅器としての高周波特性を良好に維持すること
ができ、これがため装置全体の信頼性向上を図ることが
でき、また、前述した入力段ＦＥＴと出力段ＦＥＴとに
代えてこれらを一体化した一体型ＦＥＴを装備すると、
小型化および別のデバイスを取り込んだ多機能化が可能
となるという従来にない優れた高周波増幅装置を提供す
ることができる。
【図１】本発明の一実施形態を示す構成図である。
【図２】従来例を示す構成図である。
１ 誘電体基板 １Ａ 入力端子 １Ｂ 出力端子 １１ 入力段ＦＥＴ １１ｄ，２１ｄ ドレイン電極 １１ｇ，２１ｇ ゲート電極 １２Ｄ，２２Ｄ ドレイン端子パターン １２Ｇ，２２Ｇ ゲート端子パターン １５ａ，１５ｂ，１５ｃ，１５ｄ ボンディングワイヤ ２１ 出力段ＦＥＴ ３０ ＦＥＴ用グランドパターン ３０Ａ 第２のグランドパターン ３０Ｂ 第３のグランドパターン ３３ 一体型ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｐ 5/08 Ｈ０１Ｌ 27/04 Ｅ Ｈ０３Ｆ 3/60 (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/195 H03F 3/60 H01P 5/08 H01L 21/60 321 H01L 21/76 H01L 21/822 H01L 27/04
Claims (6)
- 【請求項１】 誘電体基板上に入力段ＦＥＴと出力段Ｆ
ＥＴとを併設すると共に、この各ＦＥＴのゲート電極と
ドレイン電極とが隣り合わせになるように当該各ＦＥＴ
を配置し、この各ＦＥＴを取り巻いてＦＥＴ用グランド
パターンを設け、前記各ＦＥＴのゲート電極とドレイン
電極にボンディングワイヤにて連結される入出力用の各
端子パターンを前記各ＦＥＴのゲート電極とドレイン電
極に近接して装備してなる高周波増幅装置において、 前記入力段ＦＥＴのゲート端子パターンと出力段ＦＥＴ
のドレイン端子パターンとの間に、前記ＦＥＴ用グラン
ドパターンに連通した第２のグランドパターンを設置し
たことを特徴とする高周波増幅装置。 - 【請求項２】 前記入力段ＦＥＴのドレイン端子パター
ンと出力段ＦＥＴのゲート端子パターンとの間に、前記
ＦＥＴ用グランドパターンに連通した第３のグランドパ
ターンを設置したことを特徴とする請求項１記載の高周
波増幅装置。 - 【請求項３】 前記入力段ＦＥＴ及び出力段ＦＥＴを、
同一半導体基板上にて１チップ成形されて成る一体型Ｆ
ＥＴとしたことを特徴とする請求項１又は２記載の高周
波増幅装置。 - 【請求項４】 前記第２のグランドパターンが装備され
た一方と他方の側の前記各端子パターンを、前記各第２
のグランドパターンから極力離して装備したことを特徴
とする請求項１，２又は３記載の高周波増幅装置。 - 【請求項５】 前記入力段ＦＥＴのゲート電極とこれに
対応するゲート端子パターンとを連結するボンディング
ワイヤが、前記出力段ＦＥＴのゲート電極とこれに対応
するゲート端子パターンとを連結するボンディングワイ
ヤに対してほぼ１８０°隔てた方向に向けて延設される
ように、前記各端子パターンを前記誘電体基板上に配設
したことを特徴とする請求項４記載の高周波増幅装置。 - 【請求項６】 前記入力段ＦＥＴのドレイン電極とこれ
に対応するドレイン端子パターンとを連結するボンディ
ングワイヤが、前記出力段ＦＥＴのドレイン電極とこれ
に対応するドレイン端子パターンとを連結するボンディ
ングワイヤに対してほぼ１８０°隔てた方向に向けて延
設されるように、前記ドレイン用端子パターンを前記誘
電体基板上に配設したことを特徴とする請求項４又は５
記載の高周波増幅装置。
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| JP24568998A JP3180774B2 (ja) | 1998-08-31 | 1998-08-31 | 高周波増幅装置 |
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