JP2586817B2 - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JP2586817B2 JP2586817B2 JP5342854A JP34285493A JP2586817B2 JP 2586817 B2 JP2586817 B2 JP 2586817B2 JP 5342854 A JP5342854 A JP 5342854A JP 34285493 A JP34285493 A JP 34285493A JP 2586817 B2 JP2586817 B2 JP 2586817B2
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Description
【０００１】
【産業上の利用分野】本発明は混成集積回路装置に関
し、特にＦＥＴを用いて高周波回路を構成した混成集積
回路装置に関する。
し、特にＦＥＴを用いて高周波回路を構成した混成集積
回路装置に関する。
【０００２】
【従来の技術】従来のこの種の混成集積回路装置の一例
を図６に示す。この回路は図７に等価回路を示すよう
に、ＦＥＴキャリアを用いたＵＨＦ３段増幅器を構成し
た混成集積回路の例である。アルミナ基板２１には２個
のキャリア用開口２２，２３が形成され、このキャリア
用開口２２，２３内には第１ＦＥＴキャリア２４と第２
ＦＥＴキャリア２５が搭載されている。また、アルミナ
基板２１の表面には、入力回路１１、第１段間回路１
２、第２段間回路１３、出力回路１４が膜回路にて形成
され、前記第１および第２の各ＦＥＴキャリア２４，２
５のリード端子に電気的に接続される。ここで、第１Ｆ
ＥＴキャリア２４には１個のＧａＡｓＦＥＴが内装され
ており、そのゲート端子とドレイン端子がリード端子に
接続されている。また、第２ＦＥＴキャリア２５には２
個のＧａＡｓＦＥＴが内装されており、それぞれのゲー
ト端子とドレイン端子がリード端子に接続されている。
なお２６はチップコンデンサである。
を図６に示す。この回路は図７に等価回路を示すよう
に、ＦＥＴキャリアを用いたＵＨＦ３段増幅器を構成し
た混成集積回路の例である。アルミナ基板２１には２個
のキャリア用開口２２，２３が形成され、このキャリア
用開口２２，２３内には第１ＦＥＴキャリア２４と第２
ＦＥＴキャリア２５が搭載されている。また、アルミナ
基板２１の表面には、入力回路１１、第１段間回路１
２、第２段間回路１３、出力回路１４が膜回路にて形成
され、前記第１および第２の各ＦＥＴキャリア２４，２
５のリード端子に電気的に接続される。ここで、第１Ｆ
ＥＴキャリア２４には１個のＧａＡｓＦＥＴが内装され
ており、そのゲート端子とドレイン端子がリード端子に
接続されている。また、第２ＦＥＴキャリア２５には２
個のＧａＡｓＦＥＴが内装されており、それぞれのゲー
ト端子とドレイン端子がリード端子に接続されている。
なお２６はチップコンデンサである。
【０００３】しかしながら、このような混成集積回路装
置では、特に第１段間回路１２と出力回路１４間の回路
距離が近いことから、回路相互のアイソレーションが低
くなり、第１段間回路１２と出力回路１４との間の高周
波電位差によって相互間に電界が生じ易いものとなって
いる。図８はその状態を示す図であり、図６のＤ−Ｄ線
に沿うアルミナ基板２１の断面図である。このような電
界が生じると、第１段間回路１２と出力回路１４の間
に、図７に破線で示すようなカップリング容量ＣＸが等
価的に接続されることになり、これにより出力回路１４
から第１段間回路１２への帰還回路が生じ、所望の特性
が実現しなくなるとともに、正帰還ループを生じて発振
を起こす等の問題があった。
置では、特に第１段間回路１２と出力回路１４間の回路
距離が近いことから、回路相互のアイソレーションが低
くなり、第１段間回路１２と出力回路１４との間の高周
波電位差によって相互間に電界が生じ易いものとなって
いる。図８はその状態を示す図であり、図６のＤ−Ｄ線
に沿うアルミナ基板２１の断面図である。このような電
界が生じると、第１段間回路１２と出力回路１４の間
に、図７に破線で示すようなカップリング容量ＣＸが等
価的に接続されることになり、これにより出力回路１４
から第１段間回路１２への帰還回路が生じ、所望の特性
が実現しなくなるとともに、正帰還ループを生じて発振
を起こす等の問題があった。
【０００４】これを防止するためには、第１段間回路１
２と出力回路１４との回路間距離を大きくすればよい
が、これではアルミナ基板が大型化され、混成集積回路
装置の小型化を図る上での障害になっている。即ち、第
２ＦＥＴキャリア２５のように複数のＦＥＴを内蔵した
ＦＥＴキャリアは、本来的には回路の小型化を目的にし
ているため、そのリード端子の間隔は例えば２．５４ｍ
ｍと狭い寸法に設計されている。一方、混成集積回路装
置としての性能は、例えば９００ＭＨZ の増幅器では第
２ＦＥＴキャリア２５において利得３０ｄＢが望まれ
る。したがって、第１段間回路１２と出力回路１４の距
離を１０ｍｍとして、相互の回路間アイソレーション４
０ｄＢ以上を確保するためには、アルミナ基板２１の大
きさは少なくとも２０×１８ｍｍ以上に設計する必要が
ある。
２と出力回路１４との回路間距離を大きくすればよい
が、これではアルミナ基板が大型化され、混成集積回路
装置の小型化を図る上での障害になっている。即ち、第
２ＦＥＴキャリア２５のように複数のＦＥＴを内蔵した
ＦＥＴキャリアは、本来的には回路の小型化を目的にし
ているため、そのリード端子の間隔は例えば２．５４ｍ
ｍと狭い寸法に設計されている。一方、混成集積回路装
置としての性能は、例えば９００ＭＨZ の増幅器では第
２ＦＥＴキャリア２５において利得３０ｄＢが望まれ
る。したがって、第１段間回路１２と出力回路１４の距
離を１０ｍｍとして、相互の回路間アイソレーション４
０ｄＢ以上を確保するためには、アルミナ基板２１の大
きさは少なくとも２０×１８ｍｍ以上に設計する必要が
ある。
【０００５】このような問題に対処するものとして、例
えば特開昭５６−１３７５９号公報に提案されたものが
ある。この構成は、図９に示すように、アルミナ基板３
１の表面に膜回路３２を構成するとともに、このアルミ
ナ基板３１の表面に複数個のＦＥＴ素子３３Ａ〜３３Ｄ
を搭載して混成集積回路装置を構成する。そして、各Ｆ
ＥＴ素子３３と膜回路３２とでそれぞれ回路３５を構成
し、かつ各回路間には膜回路の一部で接地導体パターン
３４を配設し、この接地導体パターン３４により各回路
を島状に囲った構成としている。このように構成すれ
ば、図１０にＥ−Ｅ線の断面構造を示すように、各ＦＥ
Ｔ素子や回路間での電界を接地導体パターン３４により
遮断する効果が生じ、帰還等の問題を緩和することがで
きる。
えば特開昭５６−１３７５９号公報に提案されたものが
ある。この構成は、図９に示すように、アルミナ基板３
１の表面に膜回路３２を構成するとともに、このアルミ
ナ基板３１の表面に複数個のＦＥＴ素子３３Ａ〜３３Ｄ
を搭載して混成集積回路装置を構成する。そして、各Ｆ
ＥＴ素子３３と膜回路３２とでそれぞれ回路３５を構成
し、かつ各回路間には膜回路の一部で接地導体パターン
３４を配設し、この接地導体パターン３４により各回路
を島状に囲った構成としている。このように構成すれ
ば、図１０にＥ−Ｅ線の断面構造を示すように、各ＦＥ
Ｔ素子や回路間での電界を接地導体パターン３４により
遮断する効果が生じ、帰還等の問題を緩和することがで
きる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構成でも、各ＦＥＴ素子や回路と接地導体パターン
３４との間の寸法が小さい場合や、各ＦＥＴ素子や回路
の相互間寸法が小さい場合には、接地導体パターン３４
による電界の遮断効果に充分なものを得ることは難し
い。このため、各ＦＥＴ素子や回路間の寸法や接地導体
パターンとの間隔を所定寸法以上に保つ必要があり、結
果として混成集積回路装置の小型化に制限を受けること
になる。
うな構成でも、各ＦＥＴ素子や回路と接地導体パターン
３４との間の寸法が小さい場合や、各ＦＥＴ素子や回路
の相互間寸法が小さい場合には、接地導体パターン３４
による電界の遮断効果に充分なものを得ることは難し
い。このため、各ＦＥＴ素子や回路間の寸法や接地導体
パターンとの間隔を所定寸法以上に保つ必要があり、結
果として混成集積回路装置の小型化に制限を受けること
になる。
【０００７】したがって、特に図８で示したような複数
のＦＥＴを一体的に内装したＦＥＴキャリアを用いた混
成集積回路装置では、各ＦＥＴのゲート端子やドレイン
端子が近接配置されて各回路間の相互寸法を大きくとる
ことが難しいため、このような装置に前記した公報記載
の技術をそのまま適用することは困難である。本発明の
目的は、回路間相互の電界の影響を防止する一方で小型
化を図った混成集積回路装置を提供することにある。
のＦＥＴを一体的に内装したＦＥＴキャリアを用いた混
成集積回路装置では、各ＦＥＴのゲート端子やドレイン
端子が近接配置されて各回路間の相互寸法を大きくとる
ことが難しいため、このような装置に前記した公報記載
の技術をそのまま適用することは困難である。本発明の
目的は、回路間相互の電界の影響を防止する一方で小型
化を図った混成集積回路装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の混成集積回路装
置は、１個のパッケージ内に複数個のＦＥＴを内装した
ＦＥＴキャリアを搭載する誘電体回路基板には、その全
厚さにわたってキャリア用開口が設けられ、ＦＥＴキャ
リアはこのキャリア用開口に内装されるとともに、前記
誘電体回路基板に構成される複数の回路の間に、前記キ
ャリア用開口から連なりかつ前記ＦＥＴキャリアに内装
された前記複数個のＦＥＴにそれぞれ接続されるリード
端子を分離させる分離溝を誘電体基板の全厚さにわたっ
て形成し、この分離溝により回路間に生じる電界を遮断
するように構成する。あるいは、分離溝はＦＥＴキャリ
アで構成される入力側回路と出力側回路との間に形成さ
れる。
置は、１個のパッケージ内に複数個のＦＥＴを内装した
ＦＥＴキャリアを搭載する誘電体回路基板には、その全
厚さにわたってキャリア用開口が設けられ、ＦＥＴキャ
リアはこのキャリア用開口に内装されるとともに、前記
誘電体回路基板に構成される複数の回路の間に、前記キ
ャリア用開口から連なりかつ前記ＦＥＴキャリアに内装
された前記複数個のＦＥＴにそれぞれ接続されるリード
端子を分離させる分離溝を誘電体基板の全厚さにわたっ
て形成し、この分離溝により回路間に生じる電界を遮断
するように構成する。あるいは、分離溝はＦＥＴキャリ
アで構成される入力側回路と出力側回路との間に形成さ
れる。
【０００９】
【作用】誘電体回路基板に形成された分離溝により回路
間の電界を遮断し、回路相互間における電界の影響を防
止するため、出力側回路から入力側回路への帰還等によ
り異常発振等を防止し、混成集積回路装置の動作を安定
化する。また、回路間の間隔を低減しても回路相互間で
の電界の影響を回避でき、装置の小型化が可能となる。
間の電界を遮断し、回路相互間における電界の影響を防
止するため、出力側回路から入力側回路への帰還等によ
り異常発振等を防止し、混成集積回路装置の動作を安定
化する。また、回路間の間隔を低減しても回路相互間で
の電界の影響を回避でき、装置の小型化が可能となる。
【００１０】
【実施例】次に、本発明を図面を参照して説明する。図
１は本発明の第１実施例の混成集積回路の平面図、図２
（ａ）および（ｂ）はそれぞれ図１のＡ−Ａ線およびＢ
−Ｂ線に沿う断面図である。これらの図において、例え
ば、縦横寸法が２０×１４ｍｍ２で、厚さが０．５ｍｍ
の銅板によりベースメタル１が形成され、その表面上に
同じ縦横寸法で厚さが０．８ｍｍのアルミナ基板２が錫
鉛半田により一体に接続されている。このアルミナ基板
２の表面には、例えば銅ペーストの厚膜印刷法により膜
回路パターン３が形成されている。また、アルミナ基板
２の所要箇所、ここでは２か所には第１および第２の各
キャリア用開口４，５が形成されており、各キャリア用
開口４，５内にはそれぞれＦＥＴキャリア６，７が内装
されている。
１は本発明の第１実施例の混成集積回路の平面図、図２
（ａ）および（ｂ）はそれぞれ図１のＡ−Ａ線およびＢ
−Ｂ線に沿う断面図である。これらの図において、例え
ば、縦横寸法が２０×１４ｍｍ２で、厚さが０．５ｍｍ
の銅板によりベースメタル１が形成され、その表面上に
同じ縦横寸法で厚さが０．８ｍｍのアルミナ基板２が錫
鉛半田により一体に接続されている。このアルミナ基板
２の表面には、例えば銅ペーストの厚膜印刷法により膜
回路パターン３が形成されている。また、アルミナ基板
２の所要箇所、ここでは２か所には第１および第２の各
キャリア用開口４，５が形成されており、各キャリア用
開口４，５内にはそれぞれＦＥＴキャリア６，７が内装
されている。
【００１１】ここで、前記各キャリア用開口４，５はア
ルミナ基板２の全板厚にわたって開口されており、前記
ＦＥＴキャリア６，７はこれらの開口４，５内に露呈さ
れたベースメタル１の表面に直接搭載されている。ま
た、前記各キャリア用開口４，５間のアルミナ基板２に
は、両キャリア用開口４，５を連通する分離溝８が形成
されており、この分離溝８もアルミナ基板２の全板厚に
わたって形成されている。これらのキャリア用開口４，
５と分離溝８は、例えばアルミナ基板２の製造工程にお
いて、焼成前にキャリア用開口４，５と分離溝８を共に
型で抜いて焼成することで容易に形成することができ
る。分離溝８の幅は０．８ｍｍ程度とする。
ルミナ基板２の全板厚にわたって開口されており、前記
ＦＥＴキャリア６，７はこれらの開口４，５内に露呈さ
れたベースメタル１の表面に直接搭載されている。ま
た、前記各キャリア用開口４，５間のアルミナ基板２に
は、両キャリア用開口４，５を連通する分離溝８が形成
されており、この分離溝８もアルミナ基板２の全板厚に
わたって形成されている。これらのキャリア用開口４，
５と分離溝８は、例えばアルミナ基板２の製造工程にお
いて、焼成前にキャリア用開口４，５と分離溝８を共に
型で抜いて焼成することで容易に形成することができ
る。分離溝８の幅は０．８ｍｍ程度とする。
【００１２】前記ＦＥＴキャリア６，７のうち、第１の
ＦＥＴキャリア６は１つのキャリア内に１つのＧａＡｓ
ＦＥＴを内装しており、そのソース端子をキャリアの接
地面に接続し、ゲート端子とドレイン端子をそれぞれＦ
ＥＴキャリア６のパッケージの反対側から突出されてい
るリード端子に接続している。また、第２のＦＥＴキャ
リア７は、図３に概念構成図を示すように、左右にそれ
ぞれ２本のリード端子７ａ〜７ｄを突出した構成とさ
れ、かつキャリア内に第１および第２の２個のＧａＡｓ
ＦＥＴ Ｑ１，Ｑ２を有している。これらのＦＥＴ Ｑ
１，Ｑ２は、例えば縦横寸法が０．８×１．２ｍｍ２で
厚さが０．１４ｍｍのガリウムヒ素基板に形成されてい
る。そして、各ＦＥＴのソース端子をキャリアの接地面
に接続し、ゲート端子とドレイン端子をそれぞれ前記リ
ード端子７ａ〜７ｄに接続している。このとき、外部回
路交差が必要とされないように、一方のＦＥＴのゲート
端子と他方のＦＥＴのドレイン端子とがキャリアの同じ
側のリード端子に接続されるようにキャリア内部の配線
を行っている。
ＦＥＴキャリア６は１つのキャリア内に１つのＧａＡｓ
ＦＥＴを内装しており、そのソース端子をキャリアの接
地面に接続し、ゲート端子とドレイン端子をそれぞれＦ
ＥＴキャリア６のパッケージの反対側から突出されてい
るリード端子に接続している。また、第２のＦＥＴキャ
リア７は、図３に概念構成図を示すように、左右にそれ
ぞれ２本のリード端子７ａ〜７ｄを突出した構成とさ
れ、かつキャリア内に第１および第２の２個のＧａＡｓ
ＦＥＴ Ｑ１，Ｑ２を有している。これらのＦＥＴ Ｑ
１，Ｑ２は、例えば縦横寸法が０．８×１．２ｍｍ２で
厚さが０．１４ｍｍのガリウムヒ素基板に形成されてい
る。そして、各ＦＥＴのソース端子をキャリアの接地面
に接続し、ゲート端子とドレイン端子をそれぞれ前記リ
ード端子７ａ〜７ｄに接続している。このとき、外部回
路交差が必要とされないように、一方のＦＥＴのゲート
端子と他方のＦＥＴのドレイン端子とがキャリアの同じ
側のリード端子に接続されるようにキャリア内部の配線
を行っている。
【００１３】また、前記膜回路パターン３は、それぞれ
所定位置にチップコンデンサ等のチップ部品９を搭載し
ており、これにより入力回路１１、第１段間回路１２、
第２段間回路１３、出力回路１４を構成している。この
場合、第２のＦＥＴキャリア７に接続される第１段間回
路１１と出力回路１４とは、前記した分離溝８により離
間された領域に形成されている。そして、前記第１のＦ
ＥＴキャリア６は第１のキャリア用開口４内に搭載さ
れ、そのリード端子を入力回路１１と第１段間回路１２
の一端部に接続する。また、第２のＦＥＴキリア７は、
第１のＦＥＴ Ｑ１のゲート端子を第１段間回路１２の
他端部に接続し、ドレイン端子を第２段間回路１３の一
端部に接続している。また、第２のＦＥＴ Ｑ２のゲー
ト端子を第２段間回路１３の他端部に接続し、ドレイン
端子を出力回路１４に接続している。なお、ソース端子
はそれぞれＦＥＴキャリア６，７の接地面を介してベー
スメタル１に接地されている。
所定位置にチップコンデンサ等のチップ部品９を搭載し
ており、これにより入力回路１１、第１段間回路１２、
第２段間回路１３、出力回路１４を構成している。この
場合、第２のＦＥＴキャリア７に接続される第１段間回
路１１と出力回路１４とは、前記した分離溝８により離
間された領域に形成されている。そして、前記第１のＦ
ＥＴキャリア６は第１のキャリア用開口４内に搭載さ
れ、そのリード端子を入力回路１１と第１段間回路１２
の一端部に接続する。また、第２のＦＥＴキリア７は、
第１のＦＥＴ Ｑ１のゲート端子を第１段間回路１２の
他端部に接続し、ドレイン端子を第２段間回路１３の一
端部に接続している。また、第２のＦＥＴ Ｑ２のゲー
ト端子を第２段間回路１３の他端部に接続し、ドレイン
端子を出力回路１４に接続している。なお、ソース端子
はそれぞれＦＥＴキャリア６，７の接地面を介してベー
スメタル１に接地されている。
【００１４】したがって、この構成によれば、第２ＦＥ
Ｔキャリア７内に一体的に内装された第１および第２の
ＦＥＴのうち、第１のＦＥＴ Ｑ１のゲート端子が接続
される第１段間回路１２と、第２のＦＥＴ Ｑ２のドレ
イン端子が接続される出力回路１４とは、同一アルミナ
基板２に形成されているものの、分離溝８を介して分離
された状態にある。このため、図４に図１のＣ−Ｃ線に
おける電界状態を示すように、各回路１２，１４におけ
る電界がアルミナ基板の内部に生じても、それぞれは分
離溝８によって分離され、相互に干渉することが防止さ
れる。例えばアルミナ基板２の比誘電率εr ＝１０に対
し分離溝８のそれは空気のεr ＝１であることから、分
離溝８を通過する電界は少ない。したがって、第１段間
回路１２と出力回路１４との間に、図８に示したような
電界によるカップリング容量が生じることはなく、出力
回路１４から第１段間回路１２への帰還回路が生じるこ
とはない。これにより、発振等の問題を防止することが
できる。
Ｔキャリア７内に一体的に内装された第１および第２の
ＦＥＴのうち、第１のＦＥＴ Ｑ１のゲート端子が接続
される第１段間回路１２と、第２のＦＥＴ Ｑ２のドレ
イン端子が接続される出力回路１４とは、同一アルミナ
基板２に形成されているものの、分離溝８を介して分離
された状態にある。このため、図４に図１のＣ−Ｃ線に
おける電界状態を示すように、各回路１２，１４におけ
る電界がアルミナ基板の内部に生じても、それぞれは分
離溝８によって分離され、相互に干渉することが防止さ
れる。例えばアルミナ基板２の比誘電率εr ＝１０に対
し分離溝８のそれは空気のεr ＝１であることから、分
離溝８を通過する電界は少ない。したがって、第１段間
回路１２と出力回路１４との間に、図８に示したような
電界によるカップリング容量が生じることはなく、出力
回路１４から第１段間回路１２への帰還回路が生じるこ
とはない。これにより、発振等の問題を防止することが
できる。
【００１５】また、この分離溝の幅は、図９に示したよ
うな接地回路パターンを用いる場合よりも細幅に形成で
きるため、集積回路装置の小型化に有効である。因み
に、回路の相互間の間隔を従来と同じとした場合には、
本実施例ではアイソレーション８ｄＢ低減することがで
きる。また、板厚０．８ｍｍのアルミナ基板２にて９０
０ＭＨZ で４０ｄＢのアイソレーションを得る場合に
は、回路の相互間隔が従来の１０ｍｍから４ｍｍに低減
でき、小型化が可能となる。
うな接地回路パターンを用いる場合よりも細幅に形成で
きるため、集積回路装置の小型化に有効である。因み
に、回路の相互間の間隔を従来と同じとした場合には、
本実施例ではアイソレーション８ｄＢ低減することがで
きる。また、板厚０．８ｍｍのアルミナ基板２にて９０
０ＭＨZ で４０ｄＢのアイソレーションを得る場合に
は、回路の相互間隔が従来の１０ｍｍから４ｍｍに低減
でき、小型化が可能となる。
【００１６】図５は本発明の第２の実施例の混成集積回
路の平面図である。この実施例では、アルミナ基板２に
設けた１個のキャリア用開口５Ａ内に前記実施例の第２
ＦＥＴキャリアと同じＦＥＴキャリア７Ａが搭載されて
いる。また、キャリア用開口５Ａの周囲には、入力回路
１１Ａ、段間回路１２Ａ、出力回路１４Ａが形成され、
ＦＥＴキャリア７Ａ内の第１ＦＥＴのゲート端子とドレ
イン端子がそれぞれ入力回路１１Ａと段間回路１２Ａに
接続され、第２ＦＥＴのゲート端子とドレイン端子がそ
れぞれ段間回路１２Ａと出力回路１４Ａに接続される。
そして、キャリア用開口５Ａの対向辺でＦＥＴキャリア
の同一側のリード端子間には、例えば幅０．８ｍｍで長
さが３ｍｍ程度に突出された分離溝８Ａがアルミナ基板
２の全板厚にわたって形成され、この分離溝８Ａにより
同一側の各リード端子が分離されている。この分離溝８
Ａの長さの３ｍｍは、各リード端子の長さ（約１．５ｍ
ｍ）の２倍以上の長さである。なお、９はチップ部品で
ある。
路の平面図である。この実施例では、アルミナ基板２に
設けた１個のキャリア用開口５Ａ内に前記実施例の第２
ＦＥＴキャリアと同じＦＥＴキャリア７Ａが搭載されて
いる。また、キャリア用開口５Ａの周囲には、入力回路
１１Ａ、段間回路１２Ａ、出力回路１４Ａが形成され、
ＦＥＴキャリア７Ａ内の第１ＦＥＴのゲート端子とドレ
イン端子がそれぞれ入力回路１１Ａと段間回路１２Ａに
接続され、第２ＦＥＴのゲート端子とドレイン端子がそ
れぞれ段間回路１２Ａと出力回路１４Ａに接続される。
そして、キャリア用開口５Ａの対向辺でＦＥＴキャリア
の同一側のリード端子間には、例えば幅０．８ｍｍで長
さが３ｍｍ程度に突出された分離溝８Ａがアルミナ基板
２の全板厚にわたって形成され、この分離溝８Ａにより
同一側の各リード端子が分離されている。この分離溝８
Ａの長さの３ｍｍは、各リード端子の長さ（約１．５ｍ
ｍ）の２倍以上の長さである。なお、９はチップ部品で
ある。
【００１７】したがって、この構成においても、分離溝
８ＡによりＦＥＴキャリア７Ａ内の第１および第２の各
ＦＥＴのゲート端子とドレイン端子が分離され、かつこ
れらの端子に接続された入力回路１１Ａ、段間回路１２
Ａ、出力回路１４Ａの相互の間が分離される。これによ
り、アルミナ基板２を介して相互回路間で電界が形成さ
れることが防止でき、出力回路１４Ａから入力回路１１
Ａへの帰還が防止できる。
８ＡによりＦＥＴキャリア７Ａ内の第１および第２の各
ＦＥＴのゲート端子とドレイン端子が分離され、かつこ
れらの端子に接続された入力回路１１Ａ、段間回路１２
Ａ、出力回路１４Ａの相互の間が分離される。これによ
り、アルミナ基板２を介して相互回路間で電界が形成さ
れることが防止でき、出力回路１４Ａから入力回路１１
Ａへの帰還が防止できる。
【００１８】なお、本発明は前記した回路構成の混成集
積回路装置に限定されるものではなく、他の回路構成の
ものにも適用できることは言うまでもない。また、分離
溝の幅や長さも生じる電界の強さ等により適宜設計でき
るものである。
積回路装置に限定されるものではなく、他の回路構成の
ものにも適用できることは言うまでもない。また、分離
溝の幅や長さも生じる電界の強さ等により適宜設計でき
るものである。
【００１９】
【発明の効果】以上説明したように本発明は、ＦＥＴキ
ャリアで構成される複数の回路間の誘電体回路基板にキ
ャリア開口を設けてＦＥＴキャリアを内装するととも
に、複数の回路の間にはこのキャリア開口に連なりかつ
ＦＥＴキャリアに内装されている複数個のＦＥＴにそれ
ぞれ接続されるリード端子を分離させる分離溝を誘電体
回路基板の全厚さにわたって形成し、この分離溝により
回路間に生じる電界を遮断しているので、同一のＦＥＴ
キャリア内の複数個のＦＥＴで構成される複数の回路相
互間における電界の影響を防止して出力側回路から入力
側回路への帰還等により異常発振等を防止し、混成集積
回路装置の動作を安定化することができる。また、回路
間の間隔を低減しても回路相互間での電界の影響を回避
でき、装置の小型化が可能となる効果がある。
ャリアで構成される複数の回路間の誘電体回路基板にキ
ャリア開口を設けてＦＥＴキャリアを内装するととも
に、複数の回路の間にはこのキャリア開口に連なりかつ
ＦＥＴキャリアに内装されている複数個のＦＥＴにそれ
ぞれ接続されるリード端子を分離させる分離溝を誘電体
回路基板の全厚さにわたって形成し、この分離溝により
回路間に生じる電界を遮断しているので、同一のＦＥＴ
キャリア内の複数個のＦＥＴで構成される複数の回路相
互間における電界の影響を防止して出力側回路から入力
側回路への帰還等により異常発振等を防止し、混成集積
回路装置の動作を安定化することができる。また、回路
間の間隔を低減しても回路相互間での電界の影響を回避
でき、装置の小型化が可能となる効果がある。
【図面の簡単な説明】
【図１】本発明の混成集積回路装置の一実施例の平面図
である。
である。
【図２】図１のＡ−Ａ線、Ｂ−Ｂ線に沿う断面図であ
る。
る。
【図３】ＦＥＴキャリアの内部構造を示す図である。
【図４】図１の混成集積回路装置におけるＣ−Ｃ線箇所
における電界状態を示す図である。
における電界状態を示す図である。
【図５】本発明の混成集積回路装置の第２の実施例の平
面図である。
面図である。
【図６】従来の混成集積回路装置の一例の平面図であ
る。
る。
【図７】図６の回路装置の等価回路図である。
【図８】図６のＤ−Ｄ線箇所における電界状態を示す図
である。
である。
【図９】回路間の遮断効果を施した従来の混成集積回路
装置の平面図である。
装置の平面図である。
【図１０】図９のＥ−Ｅ線箇所における電界状態を示す
図である。
図である。
１ ベースメタル ２ アルミナ基板 ３ 膜回路パターン ４，５ キャリア用開口 ６，７ ＦＥＴキャリア ８，８Ａ 分離溝 １１，１１Ａ 入力回路 １２，１３，１２Ａ 段間回路 １４，１４Ａ 出力回路
Claims (2)
- 【請求項１】 １個のパッケージ内に複数個のＦＥＴを
内装したＦＥＴキャリアを有し、このＦＥＴキャリアを
誘電体回路基板に搭載して前記各ＦＥＴのそれぞれで複
数の回路を構成した混成集積回路装置において、前記誘
電体基板には、その全厚さにわたってキャリア用開口が
設けられ、前記ＦＥＴキャリアはこのキャリア用開口に
内装されるとともに、前記複数の回路の間には前記キャ
リア用開口から連なりかつ前記ＦＥＴキャリアに内装さ
れた前記複数個のＦＥＴにそれぞれ接続されるリード端
子を分離させる分離溝を前記誘電体基板の全厚さにわた
って形成し、この分離溝により前記回路間に生じる電界
を遮断するように構成したことを特徴とする混成集積回
路装置。 - 【請求項２】 分離溝はＦＥＴキャリアで構成される入
力側回路と出力側回路との間に形成される請求項１の混
成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342854A JP2586817B2 (ja) | 1993-12-15 | 1993-12-15 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342854A JP2586817B2 (ja) | 1993-12-15 | 1993-12-15 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07170090A JPH07170090A (ja) | 1995-07-04 |
| JP2586817B2 true JP2586817B2 (ja) | 1997-03-05 |
Family
ID=18357014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5342854A Expired - Fee Related JP2586817B2 (ja) | 1993-12-15 | 1993-12-15 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586817B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3609692B2 (ja) | 2000-05-24 | 2005-01-12 | 松下電器産業株式会社 | 高周波信号増幅装置およびその製造方法 |
| JP5613572B2 (ja) * | 2011-01-19 | 2014-10-22 | 株式会社東芝 | 高周波半導体モジュール |
| FR3004057B1 (fr) * | 2013-03-26 | 2017-02-17 | Valeo Systemes Thermiques | Module de commande d'un appareil electrique |
| JP6550738B2 (ja) * | 2013-12-18 | 2019-07-31 | Tdk株式会社 | 高周波増幅器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260099U (ja) * | 1985-10-03 | 1987-04-14 | ||
| JPS6380873U (ja) * | 1986-11-14 | 1988-05-27 |
-
1993
- 1993-12-15 JP JP5342854A patent/JP2586817B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07170090A (ja) | 1995-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |