JPH10321808A - 電子装置 - Google Patents
電子装置Info
- Publication number
- JPH10321808A JPH10321808A JP9128764A JP12876497A JPH10321808A JP H10321808 A JPH10321808 A JP H10321808A JP 9128764 A JP9128764 A JP 9128764A JP 12876497 A JP12876497 A JP 12876497A JP H10321808 A JPH10321808 A JP H10321808A
- Authority
- JP
- Japan
- Prior art keywords
- gaas
- fets
- electronic device
- substrates
- high dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 小形化と低コストを実現できる電子装置を提
供する。 【解決手段】 ＧａＡｓ基板上に複数の同一構造のＦＥ
Ｔを互いに独立に、しかもその入出力用のボンディング
パッドを直接接続される受動素子に近接した位置に配置
して形成したＧａＡｓＩＣ２と、表面あるいは内部に受
動素子を形成した高誘電率基板３、４を、パッケージ１
上に備えてマルチチップモジュールとする。 【効果】 ＦＥＴを比較的汎用性のある構成でＧａＡｓ
ＩＣに集積することにより低コスト化が実現でき、フィ
ルタや整合回路などの受動素子を波長短縮効果の高い高
誘電率基板に形成することにより、小形で歩留りの高い
電子装置を構成することができる。さらに、ＦＥＴの入
出力用のボンディングパッドを、直接接続される受動素
子に近接した位置に配置して形成することにより、高周
波特性の劣化を防止し、広帯域化を図ることができる。
供する。 【解決手段】 ＧａＡｓ基板上に複数の同一構造のＦＥ
Ｔを互いに独立に、しかもその入出力用のボンディング
パッドを直接接続される受動素子に近接した位置に配置
して形成したＧａＡｓＩＣ２と、表面あるいは内部に受
動素子を形成した高誘電率基板３、４を、パッケージ１
上に備えてマルチチップモジュールとする。 【効果】 ＦＥＴを比較的汎用性のある構成でＧａＡｓ
ＩＣに集積することにより低コスト化が実現でき、フィ
ルタや整合回路などの受動素子を波長短縮効果の高い高
誘電率基板に形成することにより、小形で歩留りの高い
電子装置を構成することができる。さらに、ＦＥＴの入
出力用のボンディングパッドを、直接接続される受動素
子に近接した位置に配置して形成することにより、高周
波特性の劣化を防止し、広帯域化を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電子装置、特にマ
イクロ波、ミリ波帯域を使用する通信機器などに使用さ
れる電子装置に関する。
イクロ波、ミリ波帯域を使用する通信機器などに使用さ
れる電子装置に関する。
【０００２】
【従来の技術】従来のマイクロ波、ミリ波帯域で使用さ
れる電子装置として、特許第２５４９５７４号公報にお
いて、図３に示す構成が提案されている。図３におい
て、電子装置２０は、ＦＥＴなどの能動素子から構成さ
れるモノリシック集積回路２１とインダクタやキャパシ
タなどの受動素子から構成されるモノリシック集積回路
２２の２つの半導体素子を並べて配置し、各モノリシッ
ク集積回路２１および２２に形成された接続部同士をワ
イヤー２３にて接続している。このように、能動素子と
受動素子を個別に半導体素子に集積化し、その後で両者
をワイヤーで接続する構成とすることにより、各モノリ
シック集積回路のチップ面積が小さくなり、１枚のウェ
ハー当たりの取り個数が増え、全体の歩留まり、特に能
動素子を集積化したモノリシック集積回路２１の歩留ま
りを向上させることができる。また、製造プロセスの比
較的簡単な受動素子を比較的難しい能動素子から分離す
ることにより、受動素子から構成されるモノリシック集
積回路２２の製造のプロセスが簡単になり、さらに歩留
まりや製造コストの削減を図ることができる。
れる電子装置として、特許第２５４９５７４号公報にお
いて、図３に示す構成が提案されている。図３におい
て、電子装置２０は、ＦＥＴなどの能動素子から構成さ
れるモノリシック集積回路２１とインダクタやキャパシ
タなどの受動素子から構成されるモノリシック集積回路
２２の２つの半導体素子を並べて配置し、各モノリシッ
ク集積回路２１および２２に形成された接続部同士をワ
イヤー２３にて接続している。このように、能動素子と
受動素子を個別に半導体素子に集積化し、その後で両者
をワイヤーで接続する構成とすることにより、各モノリ
シック集積回路のチップ面積が小さくなり、１枚のウェ
ハー当たりの取り個数が増え、全体の歩留まり、特に能
動素子を集積化したモノリシック集積回路２１の歩留ま
りを向上させることができる。また、製造プロセスの比
較的簡単な受動素子を比較的難しい能動素子から分離す
ることにより、受動素子から構成されるモノリシック集
積回路２２の製造のプロセスが簡単になり、さらに歩留
まりや製造コストの削減を図ることができる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
従来例の場合、２つのモノリシック集積回路を特定の用
途に合わせて設計しているため、比較的生産数量が少な
い場合にコスト高になるという問題がある。また、受動
素子も比誘電率の比較的小さい半導体基板上に集積化し
ているため、波長短縮による小形化が困難になるという
問題がある。
従来例の場合、２つのモノリシック集積回路を特定の用
途に合わせて設計しているため、比較的生産数量が少な
い場合にコスト高になるという問題がある。また、受動
素子も比誘電率の比較的小さい半導体基板上に集積化し
ているため、波長短縮による小形化が困難になるという
問題がある。
【０００４】そこで、本発明では、小形化と低コストを
実現できる電子装置を提供する。
実現できる電子装置を提供する。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電子装置は、ＧａＡｓ基板上に複数のＦＥ
Ｔを互いに独立して形成したＧａＡｓＩＣと、表面ある
いは内部に受動素子を形成した高誘電率基板を、それぞ
れ１個以上備え、前記ＧａＡｓＩＣに形成した前記複数
のＦＥＴは全て同一構造とし、各ＦＥＴの入出力用のボ
ンディングパッドを、隣接する前記高誘電率基板に形成
された直接接続される前記受動素子に近接した位置にそ
れぞれ配置したことを特徴とする。
に、本発明の電子装置は、ＧａＡｓ基板上に複数のＦＥ
Ｔを互いに独立して形成したＧａＡｓＩＣと、表面ある
いは内部に受動素子を形成した高誘電率基板を、それぞ
れ１個以上備え、前記ＧａＡｓＩＣに形成した前記複数
のＦＥＴは全て同一構造とし、各ＦＥＴの入出力用のボ
ンディングパッドを、隣接する前記高誘電率基板に形成
された直接接続される前記受動素子に近接した位置にそ
れぞれ配置したことを特徴とする。
【０００６】このように構成することにより、本発明の
電子装置は、小形化と低コストを実現することができ
る。
電子装置は、小形化と低コストを実現することができ
る。
【０００７】
【発明の実施の形態】本発明の電子装置の一実施例を図
１に示す。また、図２に図１の電子装置のブロック図を
示す。図１および図２は３段増幅器の例である。
１に示す。また、図２に図１の電子装置のブロック図を
示す。図１および図２は３段増幅器の例である。
【０００８】図１において、電子装置１０は、パッケー
ジ１の上に、ＧａＡｓＩＣ２、高誘電率基板３および４
を搭載した、マルチチップモジュールとして構成されて
いる。このうち、ＧａＡｓＩＣ２には同じ構成の３個の
ＦＥＴＱ１、Ｑ２、Ｑ３が、ＧａＡｓＩＣ２内部では互
いに配線されず独立して、しかも中央のＦＥＴＱ２と両
側の２個のＦＥＴＱ１およびＱ３の入出力用のボンディ
ングパッドの位置を逆にして形成されている。また、高
誘電率基板３および４には、受動素子であるフィルタ３
ａおよび４ａと整合回路３ｂおよび４ｂがそれぞれ形成
されている。そして、パッケージ１上の各デバイス、す
なわち、ＧａＡｓＩＣ２に形成された３つのＦＥＴＱ
１、Ｑ２、Ｑ３、高誘電率基板３と４上に形成されたフ
ィルタ３ａおよび３ｂ、整合回路４ａおよび４ｂはワイ
ヤー５で配線されている。
ジ１の上に、ＧａＡｓＩＣ２、高誘電率基板３および４
を搭載した、マルチチップモジュールとして構成されて
いる。このうち、ＧａＡｓＩＣ２には同じ構成の３個の
ＦＥＴＱ１、Ｑ２、Ｑ３が、ＧａＡｓＩＣ２内部では互
いに配線されず独立して、しかも中央のＦＥＴＱ２と両
側の２個のＦＥＴＱ１およびＱ３の入出力用のボンディ
ングパッドの位置を逆にして形成されている。また、高
誘電率基板３および４には、受動素子であるフィルタ３
ａおよび４ａと整合回路３ｂおよび４ｂがそれぞれ形成
されている。そして、パッケージ１上の各デバイス、す
なわち、ＧａＡｓＩＣ２に形成された３つのＦＥＴＱ
１、Ｑ２、Ｑ３、高誘電率基板３と４上に形成されたフ
ィルタ３ａおよび３ｂ、整合回路４ａおよび４ｂはワイ
ヤー５で配線されている。
【０００９】次に、図１の構成と図２のブロック図との
関係を示す。図２で、図１のＦＥＴおよび受動素子と同
じ物には同じ記号を付し、その説明は省略する。図２に
おいて、電子装置１０は、フィルタ３ａ、ＦＥＴＱ１に
よる増幅器（Ａ１）、整合回路４ｂ（Ｍ１）、ＦＥＴＱ
２による増幅器（Ａ２）、整合回路３ｂ（Ｍ２）、ＦＥ
ＴＱ３による増幅器（Ａ３）、フィルタ４ａを順に直列
に接続し、ＦＥＴＱ１を１段目、ＦＥＴＱ２を２段目、
ＦＥＴＱ３を３段目とする３段増幅器を構成している。
関係を示す。図２で、図１のＦＥＴおよび受動素子と同
じ物には同じ記号を付し、その説明は省略する。図２に
おいて、電子装置１０は、フィルタ３ａ、ＦＥＴＱ１に
よる増幅器（Ａ１）、整合回路４ｂ（Ｍ１）、ＦＥＴＱ
２による増幅器（Ａ２）、整合回路３ｂ（Ｍ２）、ＦＥ
ＴＱ３による増幅器（Ａ３）、フィルタ４ａを順に直列
に接続し、ＦＥＴＱ１を１段目、ＦＥＴＱ２を２段目、
ＦＥＴＱ３を３段目とする３段増幅器を構成している。
【００１０】ここで、図１に戻り、ＧａＡｓＩＣ２のＦ
ＥＴＱ１は信号入力用のゲートのボンディングパッドＧ
が直接接続されるフィルタ３ａの形成された高誘電率基
板３側に、信号出力用のドレインのボンディングパッド
Ｄが直接接続される整合回路４ｂの形成された高誘電率
基板４側に来るように形成されている。逆に、ＦＥＴＱ
２は信号入力用のゲートのボンディングパッドＧが直接
接続される整合回路４ｂの形成された高誘電率基板４側
に、信号出力用のドレインのボンディングパッドＤが直
接接続される整合回路３ｂの形成された高誘電率基板３
側に来るように、そしてＦＥＴＱ３はＦＥＴＱ１と同様
に、信号入力用のゲートのボンディングパッドＧが直接
接続される整合回路３ｂの形成された高誘電率基板３側
に、信号出力用のドレインのボンディングパッドＤが直
接接続されるフィルタ４ａの形成された高誘電率基板４
側に来るように形成されている。
ＥＴＱ１は信号入力用のゲートのボンディングパッドＧ
が直接接続されるフィルタ３ａの形成された高誘電率基
板３側に、信号出力用のドレインのボンディングパッド
Ｄが直接接続される整合回路４ｂの形成された高誘電率
基板４側に来るように形成されている。逆に、ＦＥＴＱ
２は信号入力用のゲートのボンディングパッドＧが直接
接続される整合回路４ｂの形成された高誘電率基板４側
に、信号出力用のドレインのボンディングパッドＤが直
接接続される整合回路３ｂの形成された高誘電率基板３
側に来るように、そしてＦＥＴＱ３はＦＥＴＱ１と同様
に、信号入力用のゲートのボンディングパッドＧが直接
接続される整合回路３ｂの形成された高誘電率基板３側
に、信号出力用のドレインのボンディングパッドＤが直
接接続されるフィルタ４ａの形成された高誘電率基板４
側に来るように形成されている。
【００１１】また、高誘電率基板３および４の比誘電率
は、ＧａＡｓ基板２の約１３に比べて十分大きく、例え
ば約４０程度に設定されているため、フィルタ３ａと４
ａ、整合回路３ｂと４ｂは、ＧａＡｓ基板上に形成する
場合に比べて大きい波長短縮率によって十分に小さくな
っている。そしてこの波長短縮率は高誘電率基板３およ
び４の比誘電率が大きくなるほど顕著になる。
は、ＧａＡｓ基板２の約１３に比べて十分大きく、例え
ば約４０程度に設定されているため、フィルタ３ａと４
ａ、整合回路３ｂと４ｂは、ＧａＡｓ基板上に形成する
場合に比べて大きい波長短縮率によって十分に小さくな
っている。そしてこの波長短縮率は高誘電率基板３およ
び４の比誘電率が大きくなるほど顕著になる。
【００１２】このように、同一構造で互いに独立した複
数のＦＥＴをＧａＡｓ基板上に形成してＧａＡｓＩＣを
構成することにより、ＧａＡｓＩＣの製造プロセスが簡
略化でき、安定し、歩留まりが向上し、しかもある程度
の汎用性も確保できるため大量生産も可能となり、結果
的にコストダウンを図ることができる。また、各ＦＥＴ
の入出力用のボンディングパッドの位置を、直接接続さ
れる受動素子に近接する位置に配置することにより、受
動素子との接続に要するワイヤーの長さを最小限にする
ことができ、本来必要のない寄生インダクタンスや寄生
容量を減らし、高周波特性の劣化を防止し、広帯域化を
図ることができる。また、受動素子を高誘電率基板に形
成することによって、大きな波長短縮率による回路およ
び基板の小形化と材料費のコストダウンが可能となる。
そして、これらを組み合わせることによって、小形で低
コストの電子装置を構成することができる。
数のＦＥＴをＧａＡｓ基板上に形成してＧａＡｓＩＣを
構成することにより、ＧａＡｓＩＣの製造プロセスが簡
略化でき、安定し、歩留まりが向上し、しかもある程度
の汎用性も確保できるため大量生産も可能となり、結果
的にコストダウンを図ることができる。また、各ＦＥＴ
の入出力用のボンディングパッドの位置を、直接接続さ
れる受動素子に近接する位置に配置することにより、受
動素子との接続に要するワイヤーの長さを最小限にする
ことができ、本来必要のない寄生インダクタンスや寄生
容量を減らし、高周波特性の劣化を防止し、広帯域化を
図ることができる。また、受動素子を高誘電率基板に形
成することによって、大きな波長短縮率による回路およ
び基板の小形化と材料費のコストダウンが可能となる。
そして、これらを組み合わせることによって、小形で低
コストの電子装置を構成することができる。
【００１３】
【発明の効果】本発明の電子装置によれば、波長短縮に
よる回路の小形化の可能な受動素子や整合回路を高誘電
率基板上に形成し、能動素子はＧａＡｓＩＣ上に複数の
同一構造のＦＥＴを互いに独立に、しかもその入出力用
のボンディングパッドの位置を直接接続される受動素子
に近接する位置に配置して形成したものを利用すること
により、高周波特性が良く、広帯域で、小形で、低コス
トで、歩留りの高い電子装置を構成することができる。
よる回路の小形化の可能な受動素子や整合回路を高誘電
率基板上に形成し、能動素子はＧａＡｓＩＣ上に複数の
同一構造のＦＥＴを互いに独立に、しかもその入出力用
のボンディングパッドの位置を直接接続される受動素子
に近接する位置に配置して形成したものを利用すること
により、高周波特性が良く、広帯域で、小形で、低コス
トで、歩留りの高い電子装置を構成することができる。
【図１】本発明の電子装置の一実施例の構成を示す図で
ある。
ある。
【図２】図１の実施例の回路のブロック図である。
【図３】従来例の電子装置の構成を示す図である。
１…パッケージ ２…ＧａＡｓＩＣ ３、４…高誘電率基板 ３ａ、４ａ…フィルタ ３ｂ、４ｂ…整合回路 ５…ワイヤー
Claims (1)
- 【請求項１】 ＧａＡｓ基板上に複数のＦＥＴを互いに
独立して形成したＧａＡｓＩＣと、表面あるいは内部に
受動素子を形成した高誘電率基板を、それぞれ１個以上
備え、 前記ＧａＡｓＩＣに形成した前記複数のＦＥＴは全て同
一構造とし、各ＦＥＴの入出力用のボンディングパッド
を、隣接する前記高誘電率基板に形成された直接接続さ
れる前記受動素子に近接した位置にそれぞれ配置したこ
とを特徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128764A JPH10321808A (ja) | 1997-05-19 | 1997-05-19 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128764A JPH10321808A (ja) | 1997-05-19 | 1997-05-19 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321808A true JPH10321808A (ja) | 1998-12-04 |
Family
ID=14992899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9128764A Pending JPH10321808A (ja) | 1997-05-19 | 1997-05-19 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10321808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855011B1 (ko) | 2007-02-22 | 2008-08-28 | 알에프 에이치아이씨 주식회사 | 광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법 |
-
1997
- 1997-05-19 JP JP9128764A patent/JPH10321808A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855011B1 (ko) | 2007-02-22 | 2008-08-28 | 알에프 에이치아이씨 주식회사 | 광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법 |
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