KR100855011B1 - 광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법 - Google Patents
광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법 Download PDFInfo
- Publication number
- KR100855011B1 KR100855011B1 KR1020070017758A KR20070017758A KR100855011B1 KR 100855011 B1 KR100855011 B1 KR 100855011B1 KR 1020070017758 A KR1020070017758 A KR 1020070017758A KR 20070017758 A KR20070017758 A KR 20070017758A KR 100855011 B1 KR100855011 B1 KR 100855011B1
- Authority
- KR
- South Korea
- Prior art keywords
- input
- output
- chip
- impedance matching
- transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 12
- 239000000919 ceramic Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 27
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 15
- 239000010949 copper Substances 0.000 claims description 14
- 239000010931 gold Substances 0.000 claims description 12
- 229910052737 gold Inorganic materials 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 238000007747 plating Methods 0.000 claims description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 230000005496 eutectics Effects 0.000 claims description 7
- 238000005476 soldering Methods 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 229910000833 kovar Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000005406 washing Methods 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 238000005219 brazing Methods 0.000 claims 2
- 230000001376 precipitating effect Effects 0.000 claims 1
- 230000005669 field effect Effects 0.000 abstract description 3
- 239000003985 ceramic capacitor Substances 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000010953 base metal Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/647—Resistive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
본 발명은 고출력 트랜지스터에 관한 것으로서, 특히 GaN HFET(Heterostrucutre Field Effect Transistor)를 이용하여 광대역 주파수를 하나의 트랜지스터로 사용하도록 한 광대역 프리 임피던스(Pre-impedence matching) 매칭 고출력 트랜지스터에 관한 것이다.
본 발명은 수백 MHz 이상의 주파수 대역을 하나의 트랜지스터로 모두 커버하도록 임피던스 매칭을 패키지 내부에서 한 것으로, GaN HFET 칩과 다이어태치(Die Attach), 와이어 본딩(Wire bonding) 및 입출력(input/output) 패턴, 피드백(Feedback) 회로, 입출력 피드(inout/output lead) 등을 하나의 적층 세라믹 커패시터와 패키지 안에 모두 넣어 패키지화하여 내부 매칭을 수행하도록 하여, GaN HFET 칩(Chip)의 입출력 임피던스가 매우 낮은 부분을 높게 끌어올리고, 안정도를 높여 주도록 하므로써, 수백 MHz 광대역에서 높은 출력의 트랜지스터 성능을 달성할 수 있도록 한 것이다.
GaN, GaN HFET, 고출력트랜지스터, 광대역고출력트랜지스터
Description
도1 및 도 2는 본 발명 광대역 프리 임피던스 매칭 고출력 트랜지스터의 구조를 나타낸 도면으로, 도 1은 패키지내 결합구조를 나타낸 측단면도, 도 2는 패키지내 결합구조를 나타낸 평면도.
도 3은 본 발명에 있어서, 패키지내 구성 회로도.
도 4는 본 발명에 있어서, 실제 트랜지스터 패키지의 구성을 나타낸 도면.
본 발명은 고출력 트랜지스터에 관한 것으로서, 특히 GaN HFET(Heterostrucutre Field Effect Transistor)를 이용하여 광대역 주파수를 하나의 트랜지스터로 사용하도록 한 광대역 프리 임피던스(Pre-impedence matching) 매칭 고출력 트랜지스터에 관한 것이다.
일반적으로 사용되는 고출력 트랜지스터는 실리콘계의 측면의 확산 금속 산화 반도체(LDMOS : Laterally-Diffused-Metal-Oxide-Semiconductor) FET와 GaAs MESFET(Metal Semiconductor Field Effect Transistor)로 나뉘는데 실리콘 LDMOS FET는 3GHz이하의 낮은 주파수와 대역폭이 수십 MHz 범위에서 사용되고 있어 3G, 4G 등 다양한 통신 요구에 미달되고 효율도 낮아 많은 전력 소모를 발생시킨다.
종래 기술의 실리콘 LDMOS FET는 블랙다운(break down) 전압이 60V로 낮고, 실리콘 FET이므로 높은 주파수의 사용이 어렵고, 낮은 컷 오프(Cut off) 주파수를 갖게 됨으로 주파수가 높아질수록 패키지(package) 내부의 매칭으로 주파수 대역이 수십 MHz로 좁아지는 단점과 효율이 낮아 3G, 4G 통신시스템에 사용이 제한 받고 있다.
종래의 기술인 실리콘 LDMOS FET는 120mm 칩(chip) 1개의 다이가 45W의 출력을 낼 수 있다.
이를 2개씩 묶어 입출력에 모스캡(MOS Cap)을 실리콘 LDMOS FET 앞뒤에 칩 형태로 부착하는 방법으로 Cu/W이나 이와 동등한 열팽창과 열전도율을 갖는 금속에 공융(Eutectic) 시켜 부착(땜)시킨다.
그후 실리콘 LDMOS FET에서 MOS 캐패시터로 와이어본딩(Wirebonding)을 하고 이를 다시 패키지 리드에 와이어 본딩을 하여 트랜지스터내에서 입출력 임피던스 매칭을 한다.
이때 캐패시터 값의 변화, 와이어 본딩 길이의 변화에 따른 LDMOS FET의 변화를 수용하기에는 여러가지 문제점을 갖고 있다.
이렇게 단순 매칭을 함을 통해 또 LDMOS FET의 특성 한계로 대역이 수십 MHz 에서만 동작하게 된다.
또한 UMTS, W-CDMA, Wimax 등 광대역폭에 직선성이 높이 요구되는 증폭기에서는 특수기능인 Feedforward, Doherty 등을 사용하면 효율이 낮은 단점을 갖고 있다.
또한, LDMOS 트랜지스터는 28~30V의 낮은 전압을 사용하기 때문에 높은 전압을 사용하는 GaN 트랜지스터에 비해 효율이 낮다.
이와 같이, 종래의 트랜지스터인 LDMOS 나 GaAs MESFET는 낮은 Break down 전압에 좁은 대역폭, 낮은 효율, 낮은 사용전압, 낮은 신뢰성을 가지고 있으므로 광대역, 다채널, 높은 효율, 새로운 모듈레이션 등의 요구를 수용하지 못하고 있다.
본 발명은 GaN HFET 칩(chip)을 이용한 광대역 프리 임피던스 매칭 고출력 트랜지스터에 관한 것으로, 수백 MHz 이상의 주파수 대역을 하나의 트랜지스터로 모두 커버하도록 임피던스 매칭을 트랜지스터 내부에서 한 것이다.
본 발명은 GaN HFET 칩의 (Die Attach), 와이어 본딩(Wire bonding) 및 입출력(input/output) 패턴, 피드백(Feedback) 회로, 입출력 피드백 등을 하나의 세라믹 기판과 패키지 안에 모두 넣어 트랜지스터 패키지를 구성하여 내부 매칭을 수행하도록 한 것으로, GaN HFET 칩(Chip) 고출력 트랜지스터의 입출력 임피던스가 매우 낮은 부분을 높게 끌어올리고, 안정도를 높여 주도록 함으로써, 수백 MHz 광대역에서 높은 출력의 트랜지스터 성능을 달성할 수 있도록 한 것이다.
본 발명은 GaN HFET와 열팽창이 유사하고 열전도도가 매우 높은 재질로 이루어진 히트싱크(heatsink)와, 히트싱크(heatsink)에 접합되어 입력과 출력에 텅스텐 패턴이 구성되어 있는 세라믹기판과, 세라믹 기판의 텅스텐 패턴상에 접합되는 입/출력 리드와, 상기 히트싱크(heatsink)에 땜을 통해 접합되고, 입력단과 출력단에 게이트와 드레인이 와이어 본딩을 통해 연결된 GaN HFET 칩과, 와이어 본딩한 게이트 단자와 입력 리드 사이에 직렬로 하나이상의 병렬로 연결되는 임피던스 매칭 저항과, 입/출력 리드사이에 구성되는 궤환회로와, 패키지를 덮어 GaN HFET 칩과 와이어의 손상 및 외부 환경으로부터 상기한 내부 소자들을 보호하기 위한 뚜껑을 포함하여 구성되는 것을 특징으로 한다.
이와 같은 특징을 갖는 본 발명을 첨부된 도면 도 1 내지 도 3에 도시된 실시 예를 참조하여 설명하면 다음과 같다.
본 발명의 구성은,
GaN HFET와 열팽창이 유사하고 열전도도가 매우 높은 재질로 이루어진 히트싱크(heatsink)(10)와,
가운데 사각구멍이 뚫린 형태의 세라믹 기판(20) 위에 텅스텐 패턴을 구성하며, 히트싱크상에 접합되는 세라믹 기판(20)과,
세라믹 기판(20)에 접합되는 입력 리드(30) 및 출력 리드(40)와,
상기 히트싱크(10)에 땜을 통해 접합되고 세라믹 기판(20)의 입력 마이크로 스트립단자(21) 및 출력 마이크로 스트립단자(22)에 게이트와 드레인이 와이어 본딩을 통해 연결된 GaN HFET 칩(50)과,
와이어 본딩한 게이트 단자와 세라믹 기판(20)의 입력 마이크로스트립 단자(21) 사이에 직렬로 연결되는 임피던스 매칭저항(R1,R2,R3,R4)과,
입력 리드(30)와 출력 리드(40) 사이에 실장되는 궤환회로부(60)를 포함하여 구성되며,
GaN HFET 칩(50)과 와이어의 손상 및 외부 환경으로부터 상기한 내부 소자들을 보호하기 위한 뚜껑(도면에 표시하지 않음)을 포함하여 구성된다.
이와 같은 본 발명은,
GaN HFET칩(50)과, 이의 프리 임피던스 매칭을 위한 세라믹 기판(20), 입력 마이크로스트립단자(21), 출력 마이크로스트립단자(22), 임피던스 매칭저항(R1,R2,R3,R4), 궤환회로부(60)를 실장하고 이를 뚜껑으로 덮어 패키지화하여 트랜지스터 패키지를 구성한다.
상기 히트싱크(10)는 열팽창이 GaN HFET와 유사하며, 열전도도가 높은 메탈로 구성하고자 구리와 텅스텐을 85%대 15% 비중으로 텅스텐바에 동을 높은 온도에서 침전한 Cu/W이나 Cu/Mo/Cu의 샌드위치 메탈로 구성된다.
히트싱크(10)는 상측과 하측에 기구 등에 고정시키기 위한 고정홈(예, 나사를 이용할 경우 U자홈)을 구성하며, 뚜껑을 포함한다.
상기 세라믹 기판(20)은 두께 0.5mm, 세로 11.3mm, 가로 12.5mm로 이루어진 세라믹의 가운데에 사각 구멍(7.2mm*3.1mm)을 뚫어 구성되며 입력과 출력에 텅스텐 패턴을 구성한다.
입력 리드(30)와 출력 리드(40)는, kovar 합금을 에칭으로 사각링처럼 구성하여 구성된다.
상기 세라믹 기판(20)의 입출력 마이크로스트립 단자(21,22)에 입력 리드(30) 및 출력 리드(40)를 순차적으로 얹어 600℃에서 브레이징을 하여 일체가 되도록 접합시킨 구성을 갖는다.
GaN HFET 칩(50)은 히트싱크(10)에 땜을 통해 접합되며, 모재를 금으로 하여 320℃의 열을 가해 공융(Eutectic) 땜을 통해 접합시킨다.
상기 GaN HFET칩(50)은 길이 1000㎛의 18개 골드 와이어로 입력단에 본딩하고, 출력단에는 길이 1800㎛ 길이의 골드와이어로, 36mm 크기의 GaN HFET의 게이트와 드레인을 연결시킨다.
상기 GaN HFET칩(50)은 실리콘 회로기판(Silicon substrate)위에 GaN HFET를 프로세스(Process)한 구조를 갖고 있는 것으로 실제 구성 예로 1mm*6mm 크기에 200um 두께의 칩으로 게이트 폭(Gate width)은 36mm, 게이트 길이(Gate length)는 0.5um으로 적용할 수 있다.
트랜지스터 패키지 내부에서 프리 매칭(pre-matching)을 위해 입력에는 입력 마이크로 스트립단자(21)와 와이어 본딩한 게이트 단자 사이에 하나 이상의 임피던스 매칭저항(R1,R2,R3,R4)을 구성하되, 임피던스 매칭저항(R1,R2,R3,R4)을 각각 입력 마이크로 스트립단자(21)와 와이어 본딩한 게이트 단자 사이에 직렬로 연결하며, 직렬로 연결되는 각 임피던스 매칭저항(R1,R2,R3,R4)간에는 병렬 연결구성을 갖도록 배열 삽입하고, 입력 마이크로 스트립단자(21)와 출력 마이크로 스트립단자(22) 사이에 단자와 직렬로 캐패시터(C1)(C2)와 저항(R5)(R6)을 직렬로 구성한 궤환회로부(feedback circuit)(60)를 상하 두 군데에 실장하도록 구성하도록 하고, 세라믹 기판(20) 위의 궤환회로부(60)에 저항(R5)(R6)과 커패시터(C1)(C2)를 삽입후 땜이 되도록 구성한다.
이때 GaN HFET 칩(50)을 트랜지스터 패키지(Cu/W)에 부착시의 온도보다 낮은 온도로 땜을 하도록 한다.
이와 같은 본 발명의 제조공정을 설명하면 다음과 같다.
히트싱크(10)상에 세라믹 기판(20)을 얹고, 세라믹 기판(20)상에 입력 리드(30)와 출력 리드(40)를 입출력측에 각각 얹고 600℃의 온도 이상에서 브레이징을 하여 일체가 되도록 접합시키는 과정과,
접합과정 후 세척을 하고 니켈도금한 후 25㎛ 이상의 금도금을 하는 과정과,
GaN HFET 칩(50)의 히트싱크(10) 접합면(backside)에 25㎛이상의 금도금을 하는 과정과,
GaN HFET 칩(50)을 상기 금도금상에 얹고 320℃ 이상의 열을 서서히 가해 공융땜을 하여 GaN HFET 칩(50)을 히트싱크(10)상에 접합시키는 과정과,
골드와이어를 이용하여 입출력단(입력 마이크로 스트립단자;21, 출력마이크로 스트립단자;22)에 GaN HFET 칩(50)의 입력(소오스)과 게이트, 드레인에 대해 와이어본딩을 수행하는 과정과,
입력 마이크로 스트립단자(21)와 와이어 본딩한 게이트 단자 사이에 직렬로 연결하되 하나 이상의 임피던스 매칭저항(R1,R2,R3,R4)을 병렬로 삽입하고, 입력 마이크로 스트립단자(21)와 출력 마이크로 스트립단자(22) 사이에 단자와 직렬로 캐패시터(C1,C2)와 저항(R5,R6)을 직렬로 구성한 궤환회로부(feedback circuit)(60)를 상하 두 군데에 실장하도록 구성하는 프리 임피던스 매칭회로를 구성하는 과정과,
프리 임피던스 매칭회로에 대하여 와이어 본딩 후 구성된 상기 저항(R1 내지 R6)과 커패시터(C1,C2)에 대하여 땜을 수행하는 과정으로 이루어진다.
이와 같은 본 발명의 제작방법에 따르면,
Cu와 텅스텐을 85%대 15%로 하여 텅스텐바에 동을 높은 온도에서 침전시켜 구성한 Cu/W 메탈로 이루어진 히트싱크(10)를 구성하고, 세라믹(두께 0.5mm , 세로 11.3mm, 가로12.5mm)의 가운데에 7.2mm*3.1mm의 사각 구멍을 뚫어 세라믹 기판(20)을 구성한다.
Kovar 메탈 두께 0.2mm를 에칭으로 사각링처럼 만들어, 입력 마이크로 스트립단자(21)와 출력 마이크로 스트립단자(22)를 구성한다.
이후 히트싱크(10)(Cu/W 메탈) 위에 세라믹 기판(20), 세라믹 기판(20)위에 입/출력 리드(Kovar 리드)(30)(40)를 차례로 올려 놓아 600℃ 이상에서 브레이징을 하여 일체가 되도록 접합되게 구성한다.
세척과 얇은 니켈 도금 후 25um 이상의 금도금을 하여 GaN HFET 칩(50)의 백사이드에도 금으로 25um 이상의 금을 프로세스한다.
GaN HFET 칩(50)과 히트싱크(10)의 접합부에 320℃의 열을 서서히 가해 유텍틱(Eutectic) 땜을 한다.
GaN HFET 칩(50)과 히트싱크(10)의 접합부의 양 금 두께에 의해 공융되면서 땜이 이루어지게 된다.
이후 골드와이어(Gold Wire)로 입력에 길이 1000um, 18개의 와이어 로 입력단자에 GaN HFET 칩(50)의 게이트(Gate)를 본딩하고 출력에는 1800um 길이의 와이어로 GaN HFET 칩의 드레인(Drain)을 연결시킨다.
도 3에서와 같이, 패키지 내부에서 프리 매칭(pre-matching)을 위해 입력측과 세라믹기판에 와이어 본딩한 게이트(gate) 단자 사이에 직렬로 저항(R1내지 R4)을 병렬로 삽입하고 입력 마이크로스트립 단자(21)와 출력 마이크로 스트립단자(22) 사이에 직렬로 캐패시터(C1,C2)와 저항(R5,R6)을 직렬로 구성한 궤환회로부(60)를 상하 두군데에 구성해 저항(R1 내지 R6)과 커패시터(C1,C2)를 삽입후 땜이 되도록 한다.
이때의 온도는 GaN HFET 칩(50)을 히트싱크(10)상에 부착시의 온도보다 낮은 온도로 땜을 하게 된다.
GaN HFET 칩(50)과 와이어의 손상 및 외부 환경에서의 내부를 보호하기 위해 뚜껑을 덮게 구성한다.
이후 RF 및 전원 Test를 한다.
도 4는 실제 제품의 사진이다.
여기서 임피던스 매칭 저항과 궤환회로는 아직 실장 하기전의 상태를 나타낸 것이며, 테두리(T)는 작업완료 후 제거되는 부분이다.
이와 같이 구성되는 광대역 프리 임피던스 매칭 고출력 트랜지스터의 동작을 설명하면 다음과 같다.
GaN HFET 칩(50)의 기본 셀은 0.5㎛ 게이트 길이(Gate length)에 200㎛ 폭 10개를 병렬로 구성해 2mm 게이트 칩이 된다.
이는 높은 파워를 낼 수 없는 4~5W 의 출력이다.
고출력을 내기 위해서는 기본 셀을 여러 개 묶어야 한다.
본 발명에서는 2㎜ 칩 18개로 묶어 36㎜ 칩을 사용한다.
칩을 여러 개 묶게 되면 주파수에 따른 입출력 임피던스가 매우 낮아져 임피던스 매칭이 매우 어려워진다.
이 임피던스 매칭이 쉽게 또 주파수 대역을 광대역으로 하기 위해 칩을 어셈블 하는 과정에서 프리 매칭을 위해 트랜지스터 패키지 내부에서 하게 된다.
GaN HFET 칩(50)의 소오스(Source)는 Via홀을 통해 GaN HFET 칩(50)의 밑면과 접합부(금도금 접합부)와 연결되어 있고 드레인의 전류가 소오스로 흐르고, 열의 전달을 빠르게 하기 위해 히트싱크(10)상에 320℃로 공융하여 완전하게 전기적·기계적으로 부착하게 한다.
도 3에서와 같이, 18번의 와이어 본딩을 통해 GaN HFET 칩(50)의 게이트를 마이크로 스트립 단자 Mg2에 Bonding을 하여 연결하고, 임피던스 매칭저항(R1,R2,R3,R4) 4개를 병렬로 한 후 직렬로 마이크로 스트립단자 Mg1에 연결되고 이 마이크로 스트립단자 Mg1위에 입력 리드(30)가 부착된다.
드레인은 본딩 패드(Bonding pad)가 1개로 넓게 되어 있어 18~24개정도의 와이어 본딩을 드레인의 본딩 패드와 출력 마이크로스트립 단자(Md1)에 본딩 되어 출력한다.
게이드와 드레인에 광대역 주파수대역을 갖고 입출력의 매칭을 위해 (C1,R5),(C2,R6)를 직렬로 부착한 궤환회로부(60)를 통해 게이트와 드레인의 임피던스가 상승됨과 동시에 광범위한 주파수 대역을 증폭할 수 있게 된다.
이와 같은 본 발명을 적용하면, GaN HFET 칩의 고출력 트랜지스터의 입출력 임피던스가 매우 낮은 부분을 높게 끌어 올리게 되면서 안정도를 높여 수백 MHz 광대역에서 높은 출력의 트랜지스터 성능을 제공할 수 있게 된다.
Claims (9)
- 히트싱크(heatsink)와,가운데 사각구멍이 뚫린 형태의 세라믹 기판 위에 텅스텐 패턴을 구성하며, 히트싱크상에 접합되는 세라믹 기판과,세라믹 기판에 접합되는 입출력 리드와,상기 히트싱크에 땜을 통해 접합되고 세라믹 기판의 입출력 마이크로 스트립단자에 게이트와 드레인이 와이어 본딩을 통해 연결된 GaN HFET 칩과,와이어 본딩한 게이트 단자와 세라믹 기판의 입력 마이크로스트립 단자 사이에 직렬로 연결되는 임피던스 매칭저항과,입출력 리드 사이에 실장되는 궤환회로를 포함하는 트랜지스터 패키지로 구성되며,GaN HFET 칩과 와이어의 손상 및 외부 환경으로부터 상기 트랜지스터 패키지내의 소자들을 보호하기 위한 뚜껑을 포함하여 구성되고,상기 임피던스 매칭저항은 하나 이상 구성되며, 각 임피던스 매칭저항간에는 병렬로 연결이 이루어지도록 구성된 것을 특징으로 하는 광대역 프리 임피던스 매칭 고출력 트랜지스터.
- 삭제
- 제 1항에 있어서, 상기 궤환 회로는 입출력 마이크로 스트립단자와 출력 마이크로 스트립단자 사이에 직렬로 구성된 캐패시터와 저항을 포함하는 것을 특징으로 하는 광대역 프리 임피던스 매칭 고출력 트랜지스터.
- 제 1항에 있어서, 상기 입출력 리드는 kovar 합금을 에칭으로 처리하여 사각링형태로 구성된 것을 특징으로 하는 광대역 프리 임피던스 매칭 고출력 트랜지스터.
- 제 1항에 있어서, 상기 히트싱크는 구리와 텅스텐을 85% 대 15% 비율로 하여 텅스텐바에 구리를 침전시켜 형성한 구리/텅스텐 메탈로 이루어진 것을 특징으로 하는 광대역 프리 임피던스 매칭 고출력 트랜지스터.
- 히트싱크상에 세라믹 기판을 얹고, 세라믹 기판상에 입력 리드와 출력 리드를 입출력측에 각각 얹고 소정의 정해진 온도 이상에서 브레이징을 하여 일체가 되도록 접합시키는 과정과,접합과정 후 세척을 하고 니켈도금한 후 금도금을 하는 과정과,GaN HFET 칩의 히트싱크 접합면(backside)에 금도금을 하는 과정과,GaN HFET 칩을 상기 금도금상에 얹고 열을 가해 공융땜을 하여 GaN HFET 칩을 히트싱크상에 접합시키는 과정과,골드와이어를 이용하여 입출력단에 GaN HFET 칩의 입력(소오스)과 게이트, 드레인에 대해 와이어본딩을 수행하는 과정과,입력 마이크로 스트립단자와 와이어 본딩한 게이트 단자 사이에 직렬로 연결하되 하나 이상의 임피던스 매칭저항을 병렬로 삽입하고, 입력 마이크로 스트립단자와 출력 마이크로 스트립단자 사이에 단자와 직렬로 캐패시터와 저항을 직렬로 구성한 궤환회로 상하 두 군데에 실장하도록 구성하는 프리 임피던스 매칭회로를 구성하는 과정과,프리 임피던스 매칭회로에 대하여 와이어 본딩 후 구성된 상기 저항과 커패시터에 대하여 땜을 수행하는 과정으로 이루어지는 것을 특징으로 하는 광대역 프리 임피던스 매칭 고출력 트랜지스터의 제조방법.
- 제 6항에 있어서, 상기 히트싱크,세라믹 기판, 입/출력 리드를 접합시키는 과정에 있어서, 브레이징 온도는 600℃ 이상인 것을 특징으로 하는 광대역 프리 임피던스 매칭 고출력 트랜지스터의 제조방법.
- 제 6항에 있어서, 금도금을 하는 과정에 있어서,상기 금도금의 두께는 25um 이상으로 하는 것을 특징으로 하는 광대역 프리 임피던스 매칭 고출력 트랜지스터의 제조방법.
- 제 6항에 있어서, 상기 프리 임피던스 매칭회로를 구성하는 과정에 있어서, GaN HFET 칩을 히트싱크상에 부착시의 온도보다 낮은 온도로 땜을 하도록 하는 것을 특징으로 하는 광대역 프리 임피던스 매칭 고출력 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070017758A KR100855011B1 (ko) | 2007-02-22 | 2007-02-22 | 광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070017758A KR100855011B1 (ko) | 2007-02-22 | 2007-02-22 | 광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080078120A KR20080078120A (ko) | 2008-08-27 |
| KR100855011B1 true KR100855011B1 (ko) | 2008-08-28 |
Family
ID=39880358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070017758A KR100855011B1 (ko) | 2007-02-22 | 2007-02-22 | 광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100855011B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102298516B1 (ko) * | 2020-02-28 | 2021-09-27 | 주식회사 웨이브피아 | 임피던스 매칭 기능이 내장된 허매틱 알에프 칩 패키지용 리드 프레임 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06260857A (ja) * | 1993-03-04 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置 |
| JPH10321808A (ja) | 1997-05-19 | 1998-12-04 | Murata Mfg Co Ltd | 電子装置 |
| JP2002314026A (ja) | 2001-04-16 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 広帯域アンプ及び広帯域アンプ製造方法 |
| JP2006173595A (ja) | 2004-11-22 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそれを用いた車載レーダシステム |
-
2007
- 2007-02-22 KR KR1020070017758A patent/KR100855011B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06260857A (ja) * | 1993-03-04 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置 |
| JPH10321808A (ja) | 1997-05-19 | 1998-12-04 | Murata Mfg Co Ltd | 電子装置 |
| JP2002314026A (ja) | 2001-04-16 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 広帯域アンプ及び広帯域アンプ製造方法 |
| JP2006173595A (ja) | 2004-11-22 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそれを用いた車載レーダシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080078120A (ko) | 2008-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20210313284A1 (en) | Stacked rf circuit topology | |
| US20080017998A1 (en) | Semiconductor component and method of manufacture | |
| US7605451B2 (en) | RF power transistor having an encapsulated chip package | |
| US11881464B2 (en) | Stacked RF circuit topology using transistor die with through silicon carbide vias on gate and/or drain | |
| JP5623622B2 (ja) | 半導体装置 | |
| US20140063757A1 (en) | Joint structure of package members, method for joining same, and package | |
| US6989587B2 (en) | Semiconductor device and manufacturing the same | |
| KR20240005847A (ko) | 집적 수동 디바이스(ipd) 컴포넌트 및 이를 구현하기 위한 패키지 및 프로세스 | |
| EP2159837B1 (en) | Electronic component storing package and electronic device | |
| CN115132588A (zh) | 将电源端子连接到半导体封装内的衬底的方法 | |
| US5477083A (en) | Chip carrier for enabling production of high performance microwave semiconductor device by disposing semiconductor chip thereon | |
| KR100855011B1 (ko) | 광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법 | |
| US11915986B2 (en) | Ceramic semiconductor device package with copper tungsten conductive layers | |
| JP2010186959A (ja) | 半導体パッケージおよびその作製方法 | |
| EP4285408A1 (en) | Packaged electronic devices having substrates with thermally conductive adhesive layers | |
| CN114864528A (zh) | 半导体器件和半导体器件的制造方法 | |
| JP2005191367A (ja) | 半導体装置およびその製造方法 | |
| US20230197597A1 (en) | Configurable metal - insulator - metal capacitor and devices and processes implementing the same | |
| KR20100008257A (ko) | 고출력 반도체 칩 패키지 및 그 제조 방법 | |
| JP2013105978A (ja) | 高周波半導体装置 | |
| US20230133034A1 (en) | Surface-mount amplifier devices | |
| US20240341026A1 (en) | Silicon carbide thermal bridge integrated on a low thermal conductivity substrate and processes implementing the same | |
| WO2023249894A1 (en) | Modular power transistor component assemblies with flip chip interconnections | |
| CN114334875A (zh) | 封装结构及电子器件 | |
| JP2013105977A (ja) | 高周波半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120823 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20130903 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140820 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150803 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20160818 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190801 Year of fee payment: 12 |