JPH06260857A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06260857A JPH06260857A JP4379593A JP4379593A JPH06260857A JP H06260857 A JPH06260857 A JP H06260857A JP 4379593 A JP4379593 A JP 4379593A JP 4379593 A JP4379593 A JP 4379593A JP H06260857 A JPH06260857 A JP H06260857A
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- collector
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
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- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 高周波高出力トランジスタを広帯域化し、外
部回路の小型化及び外部回路の部品点数の削減を図る。 【構成】 コレクタパターン５上にトランジスタチップ
２がダイボンドされ、ワイヤ３は各電極と各パターンと
を接続する。ＭＯＳキャパシタ４はエミッタパターン９
上にダイボンドされる。コレクタリード６、ベースリー
ド８、エミッタリード１０は、それぞれコレクタパター
ン５１、ベースパターン７１、エミッタパターン９１と
それぞれロウヅケによって接続される。コレクタパター
ン５１、ベースパターン７１はそれぞれ接続領域５ａ，
７ａを備えており、この領域においてコンデンサ１３を
接続することができる。
部回路の小型化及び外部回路の部品点数の削減を図る。 【構成】 コレクタパターン５上にトランジスタチップ
２がダイボンドされ、ワイヤ３は各電極と各パターンと
を接続する。ＭＯＳキャパシタ４はエミッタパターン９
上にダイボンドされる。コレクタリード６、ベースリー
ド８、エミッタリード１０は、それぞれコレクタパター
ン５１、ベースパターン７１、エミッタパターン９１と
それぞれロウヅケによって接続される。コレクタパター
ン５１、ベースパターン７１はそれぞれ接続領域５ａ，
７ａを備えており、この領域においてコンデンサ１３を
接続することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に高周波高出力トランジスタの外形に関するものであ
る。
特に高周波高出力トランジスタの外形に関するものであ
る。
【０００２】
【従来の技術】図４は、上部キャップが除去された従来
の高周波高出力トランジスタ２００の外形を示す平面図
である。また、図５は高周波高出力トランジスタ２００
のＡＡ断面図である。但し図面の大きさの関係からその
一部を省略している。
の高周波高出力トランジスタ２００の外形を示す平面図
である。また、図５は高周波高出力トランジスタ２００
のＡＡ断面図である。但し図面の大きさの関係からその
一部を省略している。
【０００３】次に動作について説明する。フランジ１上
には例えばベリリア基板等の基板１１が設けられる。そ
して基板１１の上面にはコレクタパターン５、ベースパ
ターン７、エミッタパターン９が互いに絶縁されて設け
られている。
には例えばベリリア基板等の基板１１が設けられる。そ
して基板１１の上面にはコレクタパターン５、ベースパ
ターン７、エミッタパターン９が互いに絶縁されて設け
られている。
【０００４】トランジスタチップ２及びＭＯＳキャパシ
タ４はコレクタパターン５及びエミッタパターン９上に
それぞれダイボンドされる。トランジスタチップ２とＭ
ＯＳキャパシタ４の電極は、ワイヤ３によってそれぞれ
エミッタパターン９、ベースパターン７と接続される。
またトランジスタチップ２とＭＯＳキャパシタ４の電極
もワイヤ３によって接続される。
タ４はコレクタパターン５及びエミッタパターン９上に
それぞれダイボンドされる。トランジスタチップ２とＭ
ＯＳキャパシタ４の電極は、ワイヤ３によってそれぞれ
エミッタパターン９、ベースパターン７と接続される。
またトランジスタチップ２とＭＯＳキャパシタ４の電極
もワイヤ３によって接続される。
【０００５】基板１１上にはコレクタリード６、ベース
リード８、エミッタリード１０が設けられ、これらはそ
れぞれコレクタパターン５、ベースパターン７、エミッ
タパターン９とそれぞれロウヅケによって接続される。
リード８、エミッタリード１０が設けられ、これらはそ
れぞれコレクタパターン５、ベースパターン７、エミッ
タパターン９とそれぞれロウヅケによって接続される。
【０００６】
【発明が解決しようとする課題】従来の高周波高出力ト
ランジスタ２００は以上のように構成されていたので、
トランジスタがその外部装置とインピーダンス整合をと
るためには、コンデンサやコイル等のインピーダンス整
合用の素子（以下「整合素子」という）をトランジスタ
２００の外部に設ける必要があった。つまり整合素子
は、本高周波高出力トランジスタの各リード、コレクタ
リード６、ベースリード８、エミッタリード１０と接続
される外部基板上に配置される。例えばベースリード８
とエミッタリード１０の間に整合素子としてコンデンサ
が接続される。
ランジスタ２００は以上のように構成されていたので、
トランジスタがその外部装置とインピーダンス整合をと
るためには、コンデンサやコイル等のインピーダンス整
合用の素子（以下「整合素子」という）をトランジスタ
２００の外部に設ける必要があった。つまり整合素子
は、本高周波高出力トランジスタの各リード、コレクタ
リード６、ベースリード８、エミッタリード１０と接続
される外部基板上に配置される。例えばベースリード８
とエミッタリード１０の間に整合素子としてコンデンサ
が接続される。
【０００７】しかし、このコンデンサとトランジスタチ
ップとの距離が大きくなり、寄生回路が生じてトランジ
スタの帯域が狭くなる等の問題点があった。
ップとの距離が大きくなり、寄生回路が生じてトランジ
スタの帯域が狭くなる等の問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、整合素子を自身に取り付けるこ
とが可能な半導体装置を得ることによって、インピーダ
ンス整合を容易に行うことができ、半導体装置の広帯域
化を目的とするものである。
ためになされたもので、整合素子を自身に取り付けるこ
とが可能な半導体装置を得ることによって、インピーダ
ンス整合を容易に行うことができ、半導体装置の広帯域
化を目的とするものである。
【０００９】
【課題を解決するための手段】この発明にかかる半導体
装置は、（ａ）半導体素子と、（ｂ）半導体素子のイン
ピーダンスをその外部と整合させ、第１端と第２端を有
する整合素子と、（ｃ）整合素子の第１端が接続される
接続領域を有し、半導体素子にも接続される、少なくと
も一つの第１電極と、（ｄ）整合素子の第２端及び半導
体素子が接続される第２電極と、を備える。
装置は、（ａ）半導体素子と、（ｂ）半導体素子のイン
ピーダンスをその外部と整合させ、第１端と第２端を有
する整合素子と、（ｃ）整合素子の第１端が接続される
接続領域を有し、半導体素子にも接続される、少なくと
も一つの第１電極と、（ｄ）整合素子の第２端及び半導
体素子が接続される第２電極と、を備える。
【００１０】接続領域は第１電極において、整合素子の
第１端と第２端とを結ぶ方向に対して概直交方向あるい
は概平行方向に延設される。
第１端と第２端とを結ぶ方向に対して概直交方向あるい
は概平行方向に延設される。
【００１１】望ましくは、整合素子は、容量性素子であ
って、（ｂ─１）接続領域に接続され、第１端に対応す
る第３電極と、（ｂ─２）第３電極と第２電極の間に介
在する誘電体と、を有する。
って、（ｂ─１）接続領域に接続され、第１端に対応す
る第３電極と、（ｂ─２）第３電極と第２電極の間に介
在する誘電体と、を有する。
【００１２】
【作用】この発明において整合素子は半導体素子に近接
しているため、両者の間に寄生回路の発生が抑制され
る。
しているため、両者の間に寄生回路の発生が抑制され
る。
【００１３】
【実施例】Ａ．第１実施例：図１は、この発明の第１実
施例にかかる高周波高出力トランジスタ１００の平面図
である。
施例にかかる高周波高出力トランジスタ１００の平面図
である。
【００１４】基板１２は、フランジ１上においてフラン
ジ１から突出して大きく形成されている。そして基板１
２の上面にはコレクタパターン５１、ベースパターン７
１、エミッタパターン９１が互いに絶縁されて設けられ
ている。
ジ１から突出して大きく形成されている。そして基板１
２の上面にはコレクタパターン５１、ベースパターン７
１、エミッタパターン９１が互いに絶縁されて設けられ
ている。
【００１５】コレクタパターン５１上にトランジスタチ
ップ２がダイボンドされ、ワイヤ３は各電極と各パター
ンとを接続する。ＭＯＳキャパシタ４はエミッタパター
ン９１上にダイボンドされる。コレクタリード６、ベー
スリード８、エミッタリード１０は、それぞれコレクタ
パターン５１、ベースパターン７１、エミッタパターン
９１とそれぞれロウヅケによって接続される。
ップ２がダイボンドされ、ワイヤ３は各電極と各パター
ンとを接続する。ＭＯＳキャパシタ４はエミッタパター
ン９１上にダイボンドされる。コレクタリード６、ベー
スリード８、エミッタリード１０は、それぞれコレクタ
パターン５１、ベースパターン７１、エミッタパターン
９１とそれぞれロウヅケによって接続される。
【００１６】基板１２がフランジ１から突出しているの
で、コレクタパターン５１、ベースパターン７１、エミ
ッタパターン９１は従来の場合よりも広く形成されてい
る。コレクタパターン５１、ベースパターン７１はそれ
ぞれ接続領域５ａ，７ａを備えており、この領域におい
て整合素子を接続することができる。図１では、チップ
コンデンサ１３がベースパターン７１及びエミッタパタ
ーン９１の間に配置され、接続領域７ａに半田付された
態様が示されている。しかし、同様にして領域５ａにお
いて半田付けされ、ベースパターン５１及びエミッタパ
ターン９１の間に配置された整合素子を設けることもで
きる。このようにして、高周波高出力トランジスタ１０
０のインピーダンスを、トランジスタチップ２のインピ
ーダンスよりも上昇させることができる。
で、コレクタパターン５１、ベースパターン７１、エミ
ッタパターン９１は従来の場合よりも広く形成されてい
る。コレクタパターン５１、ベースパターン７１はそれ
ぞれ接続領域５ａ，７ａを備えており、この領域におい
て整合素子を接続することができる。図１では、チップ
コンデンサ１３がベースパターン７１及びエミッタパタ
ーン９１の間に配置され、接続領域７ａに半田付された
態様が示されている。しかし、同様にして領域５ａにお
いて半田付けされ、ベースパターン５１及びエミッタパ
ターン９１の間に配置された整合素子を設けることもで
きる。このようにして、高周波高出力トランジスタ１０
０のインピーダンスを、トランジスタチップ２のインピ
ーダンスよりも上昇させることができる。
【００１７】以上のように、トランジスタチップ２に近
接して整合素子を配置することができるので、外部回路
の簡素化や小型化ができ、高周波高出力トランジスタ１
００の広帯域化、インピーダンス整合の容易化が可能と
なる。
接して整合素子を配置することができるので、外部回路
の簡素化や小型化ができ、高周波高出力トランジスタ１
００の広帯域化、インピーダンス整合の容易化が可能と
なる。
【００１８】Ｂ．第２実施例：図２は、この発明の第２
実施例にかかる高周波高出力トランジスタ１０１の平面
図である。また、図３は、図２に記された方向Ｂから見
た高周波高出力トランジスタ１０１の側面図である。
実施例にかかる高周波高出力トランジスタ１０１の平面
図である。また、図３は、図２に記された方向Ｂから見
た高周波高出力トランジスタ１０１の側面図である。
【００１９】従来の高周波高出力トランジスタ２００と
同様の基板１１が、フランジ１上に設けられている。ベ
ースパターン５、エミッタパターン９の形状は、高周波
高出力トランジスタ２００におけるそれらと同一の形状
をしている。しかし、高周波高出力トランジスタ１０１
に設けられたベースパターン７２は、高周波高出力トラ
ンジスタ２００に設けられたベースパターン７とは異な
り、接続領域７ｂを備えている。
同様の基板１１が、フランジ１上に設けられている。ベ
ースパターン５、エミッタパターン９の形状は、高周波
高出力トランジスタ２００におけるそれらと同一の形状
をしている。しかし、高周波高出力トランジスタ１０１
に設けられたベースパターン７２は、高周波高出力トラ
ンジスタ２００に設けられたベースパターン７とは異な
り、接続領域７ｂを備えている。
【００２０】整合素子としての容量素子を形成するた
め、誘電体１５がエミッタパターン９上に備えられてい
る。誘電体用リード１６の一端は誘電体１５と接続さ
れ、他端はベースパターン７２の接続領域７ｂに接続さ
れている。
め、誘電体１５がエミッタパターン９上に備えられてい
る。誘電体用リード１６の一端は誘電体１５と接続さ
れ、他端はベースパターン７２の接続領域７ｂに接続さ
れている。
【００２１】よって、第１実施例と同様にして整合素子
をトランジスタチップ２に近接して設けることができる
ので、第１実施例と同様の効果を得ることができる。
をトランジスタチップ２に近接して設けることができる
ので、第１実施例と同様の効果を得ることができる。
【００２２】なお、図２及び図３においては誘電体１５
がエミッタパターン９上に設けられているが、他のパタ
ーン上もしくは、パターン間に設けても同様の効果を奏
する。
がエミッタパターン９上に設けられているが、他のパタ
ーン上もしくは、パターン間に設けても同様の効果を奏
する。
【００２３】
【発明の効果】以上のようにこの発明にかかる半導体装
置によれば、半導体素子、及びこれに近接して設けられ
た整合素子を備えているので、半導体装置の外部回路の
簡素化や小型化が可能となり、外部回路の部品点数削減
が出来る上、広帯域化、インピーダンス整合の容易化が
可能となる。
置によれば、半導体素子、及びこれに近接して設けられ
た整合素子を備えているので、半導体装置の外部回路の
簡素化や小型化が可能となり、外部回路の部品点数削減
が出来る上、広帯域化、インピーダンス整合の容易化が
可能となる。
【図１】この発明の第１実施例を示す平面図である。
【図２】この発明の第２実施例を示す平面図である。
【図３】この発明の第２実施例を示す側面図である。
【図４】従来の技術を示す平面図である。
【図５】従来の技術を示す断面図である。
２ トランジスタチップ ３ ワイヤ ５ａ，７ａ 接続領域 ５１ コレクタパターン ７１，７２ ベースパターン ９，９１ エミッタパターン １３ チップコンデンサ １５ 誘電体 １６ 誘電体用リード
Claims (4)
- 【請求項１】 （ａ）半導体素子と、 （ｂ）前記半導体素子のインピーダンスをその外部と整
合させ、第１端と第２端を有する整合素子と、 （ｃ）前記整合素子の前記第１端が接続される接続領域
を有し、前記半導体素子にも接続される、少なくとも一
つの第１電極と、 （ｄ）前記整合素子の前記第２端及び前記半導体素子が
接続される第２電極と、 を備える半導体装置。 - 【請求項２】 前記接続領域は前記第１電極において、
前記整合素子の前記第１端と前記第２端とを結ぶ方向に
対して概直交方向に延設される、請求項１記載の半導体
装置。 - 【請求項３】 前記接続領域は前記第１電極において、
前記整合素子の前記第１端と前記第２端とを結ぶ方向に
対して概平行方向に延設される、請求項１記載の半導体
装置。 - 【請求項４】 前記整合素子は、容量性素子であって、 （ｂ─１）前記接続領域に接続され、前記第１端に対応
する第３電極と、 （ｂ─２）前記第３電極と前記第２電極の間に介在する
誘電体と、 を有する、請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4379593A JPH06260857A (ja) | 1993-03-04 | 1993-03-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4379593A JPH06260857A (ja) | 1993-03-04 | 1993-03-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260857A true JPH06260857A (ja) | 1994-09-16 |
Family
ID=12673685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4379593A Pending JPH06260857A (ja) | 1993-03-04 | 1993-03-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260857A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278002B1 (en) | 1998-08-25 | 2001-08-21 | Kaneka Corporation | Process for the preparation of (2r,3s)-3-amino-1,2-oxirane |
| KR100855011B1 (ko) * | 2007-02-22 | 2008-08-28 | 알에프 에이치아이씨 주식회사 | 광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법 |
-
1993
- 1993-03-04 JP JP4379593A patent/JPH06260857A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278002B1 (en) | 1998-08-25 | 2001-08-21 | Kaneka Corporation | Process for the preparation of (2r,3s)-3-amino-1,2-oxirane |
| US6348615B2 (en) | 1998-08-25 | 2002-02-19 | Kaneka Corporation | Process for producing (2R, 3S)-3-amino-1, 2-oxirane |
| KR100855011B1 (ko) * | 2007-02-22 | 2008-08-28 | 알에프 에이치아이씨 주식회사 | 광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법 |
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