JPS6035247Y2 - 半導体装置 - Google Patents

Description

【考案の詳細な説明】 本考案は半導体装置、特に高周波高出力トランジスタ素
子と内部整合回路素子とを有する半導体装置に関する。

高周波高出力トランジスタを内蔵する半導体装置におい
ては、トランジスタの性格上入出力インピーダンスが通
常非常に低くなり、外部回路との整合を取りやすくする
などの目的で、容器内にインピーダンス制御回路（内部
整合回路）を設けることが多くなってきている。

このインピーダンス制御回路は一般に静電容量素子を含
んでおり、この素子の１つの電極（裏面電極）がトラン
ジスタチップ固着部のごとく近傍に設けられている接地
用導電層上に固着され、他の電極（表面電極）がトラン
ジスタチップの入力電極とボンディング線により接続さ
れて、ボンディング線のインダクタンスと静電容量素子
のキャパシタンスとによって構成されることが多い。

通常、静電容量素子は誘電体としてセラミックス基板を
使用しその裏面全面にメタライズ層が施こされ、表面に
は裏面との間に所望の容量かえられるような複数個の電
極が設けられた構造のものが多い。

この装置ではインピーダンス制御回路内での電力消費を
少くし、かつ高周波動作の安定性を高めるために、トラ
ンジスタチップから、静電容量素子へ至るボンディング
線なるべく短くする方が良い。

更に、高出力トランジスタ素子においては熱放散のため
にチップを細長い形状にしなければならないこと、及び
接地インダクタンスできるかぎり小さくして高周波特性
を良好にするためトランジスタチップの接地電極から接
地用外部リードが接続される基板上の接地用導電層まで
のボンディング線を極力短くせねばならないとか要求さ
れている。

従って、従来は第１図に示すように、基板（図示せず）
上に出力用メタライズ層６と入力用メタライズ層１１と
接地用メタライズ層１０が互いに分離（絶縁）されて形
成されており、出力用メタライズ層６の上にはトランジ
スタチップ９が固着され、入力用メタライズ層１１の上
には入力用外部リード１６が接続され、かつ入力用外部
リード１６とトランジスタチップ９との間の接地用メタ
ライズ層１０の上には静電容量素子１が固着されている
。

これらの電気的な接続は、トランジスタチップ９の接地
電極がボンディング線１４．１５で接地用メタライズ層
１０に接続され、トランジスタチップ９の入力電極はイ
ンピーダンス整合回路を得る静電容量素子１の表面電極
３に接続され連続して入力用外部リード１６ヘボンデイ
ング線１３で接続される。

静電容量素子１の裏面にはメタライズ層が形成され接地
用メタライズ層１０と電気的に接続されている。

かかる構造によって、トランジスタチップの入力電極と
入力用外部リードとの間にボンディング線１３のインダ
クタンス及び静電容量素子１のキャパシタンスからなる
インピーダンス整合回路を形成し得る。

しかしながら第１図の構造においては、静電容量素子１
の固着部と接地用ボンディング線の接続部が同一平面、
即ち連続した接地用メタライズ層上にあるので容量素子
１固着用ロー材が接地用ボンディング線接続部にまで流
れ出してしまい、ボンディング線の接続が困難になる場
合が多かった。

これを改良するために、第２図のごとく両者の間にメタ
ライズ層の一部をスリット状に除去して、ロー材流れ防
止用構造１７設けた容器も考案され用いられているが第
２図のような場合静電容量素子１の固着部はロー材流れ
防止用の構造の分だけトランジスタチップ９から遠ざけ
られてしまい、その分トランジスタチップ９から静電容
量素子１へのホンディング線が長くなってしまうため、
高周波動作の安定性を損い、インピーダンス変換回路内
での電力消費を増大させるという欠点があった。

本考案はこのような従来の欠点を除去するためになされ
たもので、その目的とする所は不所望なインダクタンス
成分をできる限り減少し、かつボンディング接続も容易
な半導体装置の構造を提供することにある。

本考案は半導体装置を構成する容器内にインピータンス
整合回路の静電容量素子を組み込んだものにおいて、そ
の静電容量素子の構造として裏面にメタライズ層が形成
された誘電体基板の上面に互いに絶縁された第１及び第
２の電極を有腰前記第１の電極はトランジスタチップの
入力電極及び入力用外部リードに電気的に接続され、前
記第２の電極は前記静電容量素子の前記裏面メタライズ
層に電気的に接続されるとともに前記トランジスタチッ
プの接地電極に接続されるようにしたことを特徴とする
。

以下、第３図及び第４図を用いて本考案の一実施例を詳
細に説明する。

第３図は本考案で用いられる静電容量素子の一実施例を
示す斜視図で、セラミック基板２１の裏面２２が全面メ
タライズされ、表面に容量形成用の２つの電極２３が設
けられ、かつ同時に電極２３から離間されて接地用電極
２５が設けられ、この電極２５は側面メタライズ層２４
を介して裏面メタライズ層と導通されているところを示
している。

即ち、この容量素子は表面で入力用ボンディング及び接
地用ボンディングができるように構成されている。

第４図は本実施例の高周波高出力トランジスタ装置の要
部を示している。

尚、第１図と同一符号を符した部分は第１図のそれと同
一の機能及び構造を有するものとする。

本実施例では出力用メタライズ層６に接地電極７と入力
電極８をもつトランジスタチップ９が固着されその前後
の近傍に接地用メタライズ層１０が設けられ、入力用外
部リード１６とトランジスタチップ９との間の接地用メ
タライズ層１０上に第３図の静電容量素子を固着し、そ
の表面電極２３とトランジスタチップ９の入力電極８と
がボンディング線１３で接続され、さらに表面上の他の
電極、即ち接地用電極２５がトランジスタチップ９の接
地電極７にボンディング線１４によって接続されている
。

即ち、トランジスタチップ９の接地用電極７からのボン
ディング線１５を容量素子の表面電極２５に接続するこ
とによって、接地用メタライズ層１０に対して電気的に
導通されているため、２図に示すようなロー流れ防止用
の構造を省略することができ、その距離分だけボンディ
ング線１５のインダクタンスを減らすことができる。

更に、静電容量素子をトランジスタチップ９のできる限
り近傍に固着することができるので、チップ９の入力電
極８と静電容量素子の電極２３を接続するボンディング
線１３の長さも非常に短くして形成することができる。

この様に本実施例によればホンディング線の寄生インダ
クタンス成分を減少して高周波特性を改善できるととも
に、接地用メタライズ層にロー剤流れ防止処理を施こす
必要もないので装置の小型化、製造の簡易化を遠戚する
ことができる。

尚、図面では本考案を説明するための要部のみを示した
が、容量素子の表面で接地用ボンディングを行なうよう
にしてさえすれば半導体装置の他の部分の構造的な変更
は何等限定されるものではない。

【図面の簡単な説明】

第１図及び第２図は夫々従来の高周波高出力トランジス
タ装置の内部主要部を示す斜視図、第３図は本考案で使
用する静電容量素子の一実施例を示す斜視図、第４図は
本考案の一実施例を示す半導体装置の要部斜視図である
。 １・・・・・・セラミック基板、２・・・・・・セラミ
ック基板下面、３・・・・・・容量形成用電極、４・・
・側面メタライズ、５・・・・・・接地用電極、６・・
・・・・トランジスタチップ固着部、７・・・・・・ト
ランジスタチップ接地電極、８・・・・・・トランジス
タチップ入力電極、９・・・・・・トランジスタチップ
、１０・・・・・・接地用導電層の入力側部分、１１・
・・・・・接地用導電層の出力側部分、１２・・・静電
容量素子、１３・・・・・・入力ボンディング線、１４
．１５・・・・・・接地用ボンディング線、１５・・・
・・・ロー流れ防止用構造、２１・・・・・・セラミッ
ク基板、２３・・・・・・入力用電極、２５・・・・・
・接地用電極、２４・・・・・・側面メタライズ層。

Claims (1)

【実用新案登録請求の範囲】
1. 入力用、出力用及び接地用導電層を有する基体と、前記
   出力用導電層の上に載置された半導体素子と、誘電体基
   板の裏面に導体層を有しこの導体層が前記接地用導電層
   に固着された容量素子と、前記入力用、出力用及び接地
   用導電層の各々に電気的に接続された外部引き出し用の
   入力、出力及び接地用の各電極引き出し部とを含み、前
   記容量素子の前記誘電体基板の表面には互いに絶縁され
   た第１と第２の電極とを有し、このうち前記第２の電極
   は前記誘電体層の前記裏面の導体層と電気的に接続され
   ており、かつこの容量素子の前記第１の電極は前記半導
   体素子の入力電極及び前記入力用の電極引き出し部に電
   気的に接続され、前記第２の電極は前記半導体素子の接
   地電極に接続されてなることを特徴とする半導体装置。