JPS6032749Y2 - チップ形静電容量素子 - Google Patents

Description

【考案の詳細な説明】 本考案は高周波高出力トランジスタの内部整合回路用チ
ップコンデンサに関するものである。

高周波高出力トランジスタはバイポーラ形、ＦＥＴ形と
もに単位トランジスタの複数個並列接続により高出力化
が図られており、高周波化および高出力化されるに従っ
て、素子の入力及び出力インピーダンスは減少する。

このため従来より、素子容器内にＭＯＳチップコンデン
サと、ボンデングワイアによるインダクタンスおよびマ
イクロストリップ線路等によって整合回路を構成する、
いわゆる内部整合回路が採用されており、これにより外
部線路のインピーダンス値の５００に近ずける様インピ
ーダンス変換が行われている。

しかしこの内部整合回路はインピーダンスを外部線路イ
ンピーダンスに近すけて、外部でのインピーダンス整合
を容易にするためにのみ用いられているのではなく、ト
ランジスタチップに近接してインピーダンス変換が可能
であるために、内部整合回路がない場合に生じるトラン
ジスタチップと素子容器を接続するボンデングワイアの
比較的大きなインダクタンスにより素子の動作Ｑが高く
なり、その結果周波数帯域が狭められることをも防止す
ることができる。

このため、広い周波数帯域特性が要求される素子には、
内部整合回路は不可欠なものであり、２ＧＨｚ〜４ＧＨ
ｚ帯では、内部整合回路がないバイポーラトランジスタ
の場合には数１０ＭＨ２の帯域しか実現できなかったも
のが、内部整合回路を設けることにより数倍の広帯域特
性が実現できる。

従来一般に用いられている内部整合回路は一般にボンデ
ングワイアによる直列のインダクタンスに対して並列に
チップコンデンサーを接続したＴ形回路か又はその縦続
接続による多段回路からなり、ローパスフィルター形式
となっている。

従ってトランジスタチップのインピーダンスが抵抗成分
の場合は上述の様に広帯域化が可能であるが、接地用ボ
ンデングワイアーや、素子容器の寄生素子等による、接
地インダクタンスが無視できない場合には、トランジス
タチップの入力インピーダンスが誘導性となる。

この様な場合はトランジスタチップ自体でかなり大きな
値の動作Ｑを有することになり、従来のローパス形内部
整合回路では、この動作Ｑ値を低くすることは不可能と
なり、広帯域化の限界が生じる。

接地インダクタンスは高周波になる程、その影響が顕著
となるため、４ＧＨ２以上の高い周波数において、従来
の内部整合回路によって動作周波数の１０％程度かそれ
以上広い周波数帯域特性を実現することは困難となる。

本考案の目的は上述のような従来の内部整合回路が有し
ている欠点を解決して、周波数帯域の限界を大幅に拡大
できる内部整合回路を構成するに適したチップコンデン
サーを提供することにある。

本考案のよれば内部整合回路用チップコンデンサはロー
パス形としての並列接続のみならず、直列接続が構成可
能となる。

このようにしてトランジスタチップの有していた誘導性
インピーダンス成分を直列に接続した静電容量によって
相殺し、周波数帯域の限界を大幅に拡大できる。

つぎに本考案の原理と特徴がより良く理解されるように
図面を参照して、本考案についてさらに詳しく説明する
。

まず第１図は従来の広帯域特性を目的とした２段形内部
整合回路の一実施例であり、トランジスタチップの抵抗
成分１と接地インダクタンス成分２に内部整合回路素子
であるボンデング線によるインダクタンス３と４および
チップコンデンサによる静電容量５と６、又チップコン
デンサ６と素子容器の入力リードを接続するためのボン
デングワイアのインダクタンス７、さらに素子容器の入
力端子メタライズから生ずるユイクロストリップライン
成分８が接続されて、インピーダンス変換がなされてい
る。

この方法によると帯域ｆｐｗ３ｗは近似的に下式で表わ
される。

〜−−町一一 即ち Ｂｗ−ＷＬ２＋ＷＬ３ ここでＲ１はトランジスタチップの抵抗成分ＷＬ２はト
ランジスタチップのりアクタンス威分 ＷＬ３はボンデングワイアによるリアクタンス成分 とする。

従って、この回路形式で帯域幅を大きくするための内部
整合回路素子としてはボンデング線のインダクタンス成
分りを可能な限り小さくすることのみであり、自ずと限
界が生ずる。

第２図は本考案の内部整合回路用チップコンデンサを用
いた高周波高出力トランジスタの一例を示し、並列接続
の静電容量５に加えて、直列接続の静電容量９およびこ
の容量に並列にさらにインダクタンス１０が設けられて
いる。

インダクタンス１０のインピーダンス値を静電容量９の
インピーダンス値に対してチョークコイルとして働くよ
うに比較的大きな値に選定しておくことにより、静を容
量９によりトランジスタチップの接地インダクタンス成
分２とボンデングワイアのインダクタンス３を相殺すの
ことができるため、回路の動作Ｑを静電容量９の値の選
定により自由に選ぶことが可能となり、従来の回路と比
して大幅な広帯域特性が実現できる。

第３図は本回路に用いられるＭＯ３形チップコンデンサ
ーの構造を示し、第３図ａは断面図を同“図すは平面図
を示す。

高不純物濃度のシリコン基板１１上に二酸化シリコン等
の誘電体１を形成し、その上に電極用金属１３を、さら
に誘電体１４を介して他の電極用金属１５を形成して成
る。

また第４図は上述のチップコンデンサをセラミックで形
成した例を示し、裏面電極１６を有する高誘電体セラミ
ック基板１７上に表面電極用金属１３を形成し、その上
に誘電体１４を介して、他の電極用金属１５を形成して
戊る。

第５図は本考案によるチップコンデンサーを用いた内部
整合回路を有する高周波高出力トランジスタの一実施例
を示す。

同図Ａは断面図を示し、同図Ｂは平面図を示す。

熱伝導率の良好なるベリリア等のセラミック基板１８は
裏面および側面にメタライズ１９が施こされ、これを接
地電極となす。

メタライズ１９は表面上も施こされ、トランジスタチッ
プ２０の搭載部であるコレクタメタライズ部２１を絶縁
した形でとりまく。

チップコンデンサー２２および第２図のインダクタンス
を形戊するチョークコイル基板２３も接地メタライズ１
９上に搭載され、各部品はボンデングワイア２４．２５
，２６，２７，２８により接続される。

ボンデングワイア２４はコレクタメタライズ部と出力リ
ード用メタライズ２９を線銃し、ワイア２５はトランジ
スタチップの接地電極と素子容器の接地メタライズ１９
を接続するもので、第２図の接地インダクタンスの大半
がこのボンデング線によるインダクタンスにより生じる
。

またワイア２６はトランジスタチップの入力電極とチッ
プコンデンサーの電極１５に接続し、インダクタンス３
を生じる。

ワイヤ２７はチップコンデンサの［極１３と入力リード
用メタライズ３０を接続し、インダクタンス４を生じる
。

さらにワイヤ２８はチップコンデンサーの表面電極間に
並列にコイル基板２３を接続するもので、チョークとし
ての大きなインダクタンス１０を形成するために用いら
れている。

以上の構成により広帯域化高周波高出力トランジスタが
実現できるが、更に広帯域化を図るためには第６図の如
き等価回路を構成することも可能である。

第６図で破線により囲まれた部分は単体のチップコンデ
ンサーによって構成されるものであり、ＭＯ３形チップ
コンデンサーの場合の断面図が第７図に示されている。

セラミック形の場合も同様であり、電極１５を下層電極
１３の領域から外側へはみ出させた構造となり、その部
分により静電容量３１が形成される。

第８図はこれらの内部整合回路４のＧＨｚ帯での帯域特
性を示すもので、トランジスタチップのインピーダンス
が誘導性インピーダンス１．５＋４８と仮定した場合の
理論的計算結果である。

曲線３２は従来の場合、曲線３３は本考案による第２図
の等価回路の場合、また曲線３４は第６図によるさらに
広帯域化を図った等価回路の場合であり、大幅な改善が
見られている。

なお本実施例ではバイポーラ形トランジスタについて説
明したが、ＦＥＴでも同様な効果があることは明らかで
あり、またチップコンデンサー電極パターンについても
調整を行なうために実際には多電極化する方が都合よく
、さらにチョークとしてのコイル基板も４ＧＨ２以上に
おいては数ｎＨ上あれば可能なため、ボンデング線を適
当なアイランド上のメタライズを利用してループ状に配
線して代えることも可能であり、これらのことが本考案
を限定するものではない。

【図面の簡単な説明】

第１図は従来の内部整合回路を有する高周波高出力トラ
ンジスタの入力側等価回路図の一例を、第２図は本考案
による内部整合回路用チップコンデンサを有する高周波
高出力トランジスタの入力側等価回路の一実施例を、第
３図Ａは本考案による内部整合回路に用いられるＭＯ３
形チップコンデ′ンサーの構造を示す断面図を、同図Ｂ
はその平面図を、第４図Ａは本考案による内部整合回路
に用いられるセラミック製のチップコンデンサーの構造
を示す断面図を、同図Ｂはその平面図を、第５図Ａは本
考案による内部整合回路用チップコンデンサを有する高
周波高出力トランジスタの一実施例の断面図を、同図Ｂ
はその平面図を、第６図は本考案による内部整合回路用
チップコンデンサを有する高周波高出力トランジスタの
入力側等価回路の他の実施例を、第７図は本考案による
内部整合回路に用いられるＭＯ８形チップコンデンサー
の他の実施例の構造を示す断面図を、第８図は内部整合
回路の周波数帯域特性を示す計算結果を示す特性曲線図
である。 １・・・・・・トランジスタチップの抵抗成分、２・・
・・・・トランジスタチップの接地インダクタンス成分
、３．４．７・・・・・・ボンデング線のインダクタン
ス、５．６・・・・・・コンデンサによる静電容量、９
・・・・・・静電容量、１０・・・・・・インダクタン
ス、１１・・・・・・シリコン基板、１２．１４・・・
・・・誘電体、１３，１５・・・・・・電極用金属、１
６・・・・・・裏面電極、１７．１８・・・・・・セラ
ミック基板、１９・・・・・・メタライズ、２０・・・
・・・トランジスタチップ、２１・・・・・・コレクタ
メタライズ部、２２・・・・・・チップコンデンサ、２
３・・・・・・コイル基板、２４〜２８・・・・・・ボ
ンデングワイア、２９．３０・・・・・・リード用メタ
ライズ。

Claims (1)

1. 【実用新案登録請求の範囲】 １ 裏面側に第１の電極として作用する電気伝導層を有
   する第１の誘電体層上に第２の電極として作用する導電
   部材が形成され、該第２の電極として作用する導電部材
   上にその一部を露出するように第２の誘電体層が形成さ
   れ、該第２の誘電体層上に第３の電極として作用する導
   電部材が形成されており、もって前記第１の電極と前記
   第１の誘電体層と前記第２の電極とで構成される第２の
   コンデンサと前記第２の電極と前記第２の誘電体層と前
   記第３の電極とで構成される第２のコンデンサとを一体
   化した構造と有することを特徴とするチップ形静電容量
   素子。 ２ 前記第２の誘電体層および前記第３の電極は前記第
   ２の電極を越えて前記第１の電極の上部に延在しており
   、もって前記第３の電極と前記第１の電極とをそれぞれ
   の電極とする第３のコンデンサが更に形成されているこ
   とを特徴とする実用新案登録請求の範囲第１項記載のチ
   ップ形静電容量素子。