JP2701644B2 - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
インピーダンス変換用の内部整合回路を有する半導体装
置に関する。
インピーダンス変換用の内部整合回路を有する半導体装
置に関する。
【０００２】
【従来の技術】動作周波数１００ＭＨｚ以上，出力電力
１Ｗ以上の高周波高出力トランジスタにおいては、高出
力化に伴い入力インピーダンスが低くなるために外部回
路とのインピーダンスの差が大きくなりトランジスタの
出力電力が低下する。そこで、このインピーダンスの差
を小さくするために半導体素子用容器内部に、ボンディ
ング線によるインダクタンスとチップコンデンサによる
キャパシタンスを用いてπ型の内部整合回路若しくはＬ
−Ｃ並列共振回路を設け、インピーダンズの整合を行う
ことにより、トランジスタの出力電力を上げている。
１Ｗ以上の高周波高出力トランジスタにおいては、高出
力化に伴い入力インピーダンスが低くなるために外部回
路とのインピーダンスの差が大きくなりトランジスタの
出力電力が低下する。そこで、このインピーダンスの差
を小さくするために半導体素子用容器内部に、ボンディ
ング線によるインダクタンスとチップコンデンサによる
キャパシタンスを用いてπ型の内部整合回路若しくはＬ
−Ｃ並列共振回路を設け、インピーダンズの整合を行う
ことにより、トランジスタの出力電力を上げている。
【０００３】図３（ａ），（ｂ）は従来の半導体装置の
一例を示す平面図及び断面図である。
一例を示す平面図及び断面図である。
【０００４】図３（ａ），（ｂ）に示す様に、銅よりな
る金属放熱板１の上部に２条の平行な直方体形の導体ブ
ロック５ａ，５ｂが形成され、その２条の導体ブロック
５ａ，５ｂの間にベリリアセラミックからなる絶縁性の
素子載置板２が接合され、素子載置板２の上面にはメタ
ライズ層３が施され、このメタライズ層３の上に半導体
素子４が搭載されている。また金属放熱板１上にはその
２条の導体ブロック５ａ，５ｂを取囲むように端子取付
用の第１の枠状の絶縁体７が接合され、この絶縁体７の
上面の一部に一対のメタライズ層８ａ，８ｂが形成され
ている。メタライズ層８ａ，８ｂ上には、入力リード９
ａ及び出力リード９ｂがそれぞれ設けられ、又、枠状の
絶縁体７上には容器気密封止用の第２の枠状の絶縁体１
０が設けられている。
る金属放熱板１の上部に２条の平行な直方体形の導体ブ
ロック５ａ，５ｂが形成され、その２条の導体ブロック
５ａ，５ｂの間にベリリアセラミックからなる絶縁性の
素子載置板２が接合され、素子載置板２の上面にはメタ
ライズ層３が施され、このメタライズ層３の上に半導体
素子４が搭載されている。また金属放熱板１上にはその
２条の導体ブロック５ａ，５ｂを取囲むように端子取付
用の第１の枠状の絶縁体７が接合され、この絶縁体７の
上面の一部に一対のメタライズ層８ａ，８ｂが形成され
ている。メタライズ層８ａ，８ｂ上には、入力リード９
ａ及び出力リード９ｂがそれぞれ設けられ、又、枠状の
絶縁体７上には容器気密封止用の第２の枠状の絶縁体１
０が設けられている。
【０００５】半導体素子４がバイポーラトランジスタの
場合、半導体素子４の裏面は一般にコレクタになってお
り、メタライズ層３は半導体素子４のコレクタと接続さ
れていることになる。更に、このメタライズ層３はボン
ディング線１１ｂによりメタライズ層８ｂに接続され、
このメタライズ層８ｂは出力リード９ｂと電気的に接続
されている。また、メタライズ層３はボンディング線１
１ｃによって、導体ブロック５ｂ上に固着されたチップ
コンデンサ６ｂとも接続されている。
場合、半導体素子４の裏面は一般にコレクタになってお
り、メタライズ層３は半導体素子４のコレクタと接続さ
れていることになる。更に、このメタライズ層３はボン
ディング線１１ｂによりメタライズ層８ｂに接続され、
このメタライズ層８ｂは出力リード９ｂと電気的に接続
されている。また、メタライズ層３はボンディング線１
１ｃによって、導体ブロック５ｂ上に固着されたチップ
コンデンサ６ｂとも接続されている。
【０００６】一方、入力側は半導体素子４の表面上の入
力電極と導体ブロック５ａ上に固着されたチップコンデ
ンサ６ａの電極及びメタライズ層８ａがボンディング千
１１ａにより接続され、入力リード９ａと電気的に接続
されている。接地は半導体素子４の表面上の接地電極と
導体ブロック５ａ，５ｂの上面がボンディング線１１ｄ
により接続されている。
力電極と導体ブロック５ａ上に固着されたチップコンデ
ンサ６ａの電極及びメタライズ層８ａがボンディング千
１１ａにより接続され、入力リード９ａと電気的に接続
されている。接地は半導体素子４の表面上の接地電極と
導体ブロック５ａ，５ｂの上面がボンディング線１１ｄ
により接続されている。
【０００７】
【発明が解決しようとする課題】この従来の半導体装置
は、導体ブロックの水平面と素子載置板２及びその上面
のメタライズ層３までを含んだ高さがほぼ同じであっ
た。そのため、ボンディング線１１ｄの高さが低くばら
ついた場合、ボンディング線が半導体素子の周縁部に接
触しコレクタ・接地間短絡が生ずるという問題点があっ
た。
は、導体ブロックの水平面と素子載置板２及びその上面
のメタライズ層３までを含んだ高さがほぼ同じであっ
た。そのため、ボンディング線１１ｄの高さが低くばら
ついた場合、ボンディング線が半導体素子の周縁部に接
触しコレクタ・接地間短絡が生ずるという問題点があっ
た。
【０００８】また、チップコンデンサ６ｂに接続したボ
ンディング線１１ｃが低くばらついた場合、チップコン
デンサの周縁部に接触し、実効的なコンデンサの容量値
がチップコンデンサ本来の容量値からずれてしまうとい
う問題点があった。
ンディング線１１ｃが低くばらついた場合、チップコン
デンサの周縁部に接触し、実効的なコンデンサの容量値
がチップコンデンサ本来の容量値からずれてしまうとい
う問題点があった。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
金属放熱板上に設けた絶縁性素子載置板と、前記素子載
置板の上面に設けたメタライズ層の上に搭載した半導体
素子と、前記素子載置板の入力側及び出力側の前記金属
放熱板上に設けた導体ブロックと、前記導体ブロック上
に設けて前記半導体素子と接続し、インピーダンス整合
回路の一部を構成するチップコンデンサを有する半導体
装置において、前記半導体素子の上面電極と電気的に接
続する前記チップコンデンサを有する一方の前記導体ブ
ロックの高さを前記半導体素子の上面とほぼ同じ高さに
して構成される。
金属放熱板上に設けた絶縁性素子載置板と、前記素子載
置板の上面に設けたメタライズ層の上に搭載した半導体
素子と、前記素子載置板の入力側及び出力側の前記金属
放熱板上に設けた導体ブロックと、前記導体ブロック上
に設けて前記半導体素子と接続し、インピーダンス整合
回路の一部を構成するチップコンデンサを有する半導体
装置において、前記半導体素子の上面電極と電気的に接
続する前記チップコンデンサを有する一方の前記導体ブ
ロックの高さを前記半導体素子の上面とほぼ同じ高さに
して構成される。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１（ａ），（ｂ）は本発明の第１の実施
例を示す平面図及び断面図である。
例を示す平面図及び断面図である。
【００１２】図１（ａ），（ｂ）に示すように、銅等の
金属放熱板１の上面中央部に高さ１．０ｍｍのベリリア
セラミック等の熱伝導性の優れた絶縁性ブロックからな
る素子載置板２が接合され、素子載置板２の上面に施さ
れたメタライズ層３の上に厚さ０．２ｍｍの半導体素子
４がマウントされる。素子載置板２の入力側及び出力側
には０．３ｍｍの間隔を有して金属放熱板１の上に接合
されるか又は金属放熱板１と一体化して形成された導体
ブロック５ａ，５ｂの上面にチップコンデンサ６ａ，６
ｂが搭載される。ここで、導体ブロック５ａの高さは
１．２ｍｍで半導体素子の上面とほぼ同じ高さであり、
導体ブロック５ｂの高さは素子載置板２の高さとほぼ同
じ高さを有している。金属放熱板１の周縁部上面には素
子載置板２及び導体ブロック５ａ，５ｂを取囲むように
第１の枠状の絶縁体７が設けられ、絶縁体７の上面の一
部に入出力用のメタライズ層８ａ，８ｂ及びメタライズ
層８ａ，８ｂと接続した入力リード９ａ及び出力リード
９ｂが設けられている。また、絶縁体７の上には第２の
枠状の絶縁体１０が設けられている。半導体素子４の入
力端子とチップコンデンサ６ａの電極及び入力側メタラ
イズ層８ａがボンディング線１１ａにより接続され、半
導体素子４の出力端子となるメタライズ層３と出力側メ
タライズ層８ｂとの間及びメタライズ層３とチップコン
デンサ６ｂとの間がボンディング線１１ｂ，１１ｃによ
り接続され、半導体素子４の接地電極と導体ブロック５
ａ，５ｂとの間がボンディング線１１ｄにより接続され
る。
金属放熱板１の上面中央部に高さ１．０ｍｍのベリリア
セラミック等の熱伝導性の優れた絶縁性ブロックからな
る素子載置板２が接合され、素子載置板２の上面に施さ
れたメタライズ層３の上に厚さ０．２ｍｍの半導体素子
４がマウントされる。素子載置板２の入力側及び出力側
には０．３ｍｍの間隔を有して金属放熱板１の上に接合
されるか又は金属放熱板１と一体化して形成された導体
ブロック５ａ，５ｂの上面にチップコンデンサ６ａ，６
ｂが搭載される。ここで、導体ブロック５ａの高さは
１．２ｍｍで半導体素子の上面とほぼ同じ高さであり、
導体ブロック５ｂの高さは素子載置板２の高さとほぼ同
じ高さを有している。金属放熱板１の周縁部上面には素
子載置板２及び導体ブロック５ａ，５ｂを取囲むように
第１の枠状の絶縁体７が設けられ、絶縁体７の上面の一
部に入出力用のメタライズ層８ａ，８ｂ及びメタライズ
層８ａ，８ｂと接続した入力リード９ａ及び出力リード
９ｂが設けられている。また、絶縁体７の上には第２の
枠状の絶縁体１０が設けられている。半導体素子４の入
力端子とチップコンデンサ６ａの電極及び入力側メタラ
イズ層８ａがボンディング線１１ａにより接続され、半
導体素子４の出力端子となるメタライズ層３と出力側メ
タライズ層８ｂとの間及びメタライズ層３とチップコン
デンサ６ｂとの間がボンディング線１１ｂ，１１ｃによ
り接続され、半導体素子４の接地電極と導体ブロック５
ａ，５ｂとの間がボンディング線１１ｄにより接続され
る。
【００１３】図２（ａ），（ｂ）は本発明の第２の実施
例の平面図及び断面図である。
例の平面図及び断面図である。
【００１４】図２（ａ），（ｂ）に示すように、導体ブ
ロック５ｂの高さがチップコンデンサ６ｂの厚さ分だけ
低く、チップコンデンサ６ｂの上面とメタライズ層３の
上面がほぼ同じ高さになっている以外は第１の実施例と
同様の構成を有しており、ボンディング線の短絡防止の
効果が更に大きくなる。
ロック５ｂの高さがチップコンデンサ６ｂの厚さ分だけ
低く、チップコンデンサ６ｂの上面とメタライズ層３の
上面がほぼ同じ高さになっている以外は第１の実施例と
同様の構成を有しており、ボンディング線の短絡防止の
効果が更に大きくなる。
【００１５】
【発明の効果】以上説明したように本発明は、ボンディ
ング線によって接続される半導体素子表面と導体ブロッ
クの上面、または、ボンディング線によって接続される
メタライズ層とチップコンデンサの上面が同一水平面上
にある為ボンディング線の高さにばらつきを生じてもボ
ンディング線が半導体素子の周縁またはチップコンデン
サの周縁部へ接触するのを防ぎ、コレクタ・接地間短絡
や実効的なチップコンデンサ容量値の変化を防止できる
という効果を有する。
ング線によって接続される半導体素子表面と導体ブロッ
クの上面、または、ボンディング線によって接続される
メタライズ層とチップコンデンサの上面が同一水平面上
にある為ボンディング線の高さにばらつきを生じてもボ
ンディング線が半導体素子の周縁またはチップコンデン
サの周縁部へ接触するのを防ぎ、コレクタ・接地間短絡
や実効的なチップコンデンサ容量値の変化を防止できる
という効果を有する。
【図１】本発明の第１の実施例を示す平面図及び断面
図。
図。
【図２】本発明の第２の実施例を示す平面図及び断面
図。
図。
【図３】従来の半導体装置の一例を示す平面図及び断面
図。
図。
１ 金属放熱板 ２ 素子載置板 ３，８ａ，８ｂ メタライズ層 ４ 半導体素子 ５ａ，５ｂ 導体ブロック ６ａ，６ｂ チップコンデンサ ７，１０ 絶縁体 ９ａ 入力リード ９ｂ 出力リード １１ａ，１１ｂ，１１ｃ，１１ｄ ボンディング線
Claims (2)
- 【請求項１】 金属放熱板上に設けた絶縁性素子載置板
と、前記素子載置板の上面に設けたメタライズ層の上に
搭載した半導体素子と、前記素子載置板の入力側及び出
力側の前記金属放熱板上に設けた導体ブロックと、前記
導体ブロック上に設けて前記半導体素子と接続しインピ
ーダンス整合回路の一部を構成するチップコンデンサを
有する半導体装置において、前記半導体素子の上面電極
と電気的に接続する前記チップコンデンサを有する一方
の前記導体ブロックの高さが前記半導体素子の上面とほ
ぼ同じ高さであることを特徴とする半導体装置。 - 【請求項２】 素子載置板上のメタライズ層と電気的に
接続するチップコンデンサを有する他方の導体ブロック
の高さが前記素子載置板の上面よりも前記チップコンデ
ンサの厚み分だけ低い請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121792A JP2701644B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121792A JP2701644B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235188A JPH05235188A (ja) | 1993-09-10 |
| JP2701644B2 true JP2701644B2 (ja) | 1998-01-21 |
Family
ID=12325270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121792A Expired - Fee Related JP2701644B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701644B2 (ja) |
-
1992
- 1992-02-19 JP JP3121792A patent/JP2701644B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235188A (ja) | 1993-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970902 |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |