JPS63174342A - 高周波半導体用外囲器 - Google Patents
高周波半導体用外囲器Info
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は高周波半導体用外囲器に係り、特に電界効界ト
ランジスタを収容する外囲器内に形成されるコンデンサ
の構造に関する。
ランジスタを収容する外囲器内に形成されるコンデンサ
の構造に関する。
（従来の技術）
ＵＨＦ帯（ ３ ０ ０ 〜３０００ ＭＨｚ ）以上
の高周波領域においては、ＧａＡｓ ＭＯＳ ＦＥＴ
（ガリウムヒ素盟絶縁ダート型電界効果トランジスタ
）が多用されている。この場合、上記ＦＥＴを第３図に
示すような電圧対電流特性を有するデプレクシ，ン型で
動作させるために、ドレイン電流工りヲ制御するにはｙ
−ト電位をソース電位より低くしなければならない。こ
のためのバイアス回路として、第４図（ａ）に示すよう
にＦＥＴ ４ ０のｒ−｝Ｇに負′Ｊｌ．源４１を接続
するバイアス電源方式と、第４図（ｂ）に示すようにＦ
ＥＴ ４ ｏのソースＳに抵抗４２を接続してその電圧
降下分でソース電位に対して低いｒ−｝電位を得るセル
フバイアス方式とがある。
の高周波領域においては、ＧａＡｓ ＭＯＳ ＦＥＴ
（ガリウムヒ素盟絶縁ダート型電界効果トランジスタ
）が多用されている。この場合、上記ＦＥＴを第３図に
示すような電圧対電流特性を有するデプレクシ，ン型で
動作させるために、ドレイン電流工りヲ制御するにはｙ
−ト電位をソース電位より低くしなければならない。こ
のためのバイアス回路として、第４図（ａ）に示すよう
にＦＥＴ ４ ０のｒ−｝Ｇに負′Ｊｌ．源４１を接続
するバイアス電源方式と、第４図（ｂ）に示すようにＦ
ＥＴ ４ ｏのソースＳに抵抗４２を接続してその電圧
降下分でソース電位に対して低いｒ−｝電位を得るセル
フバイアス方式とがある。
一方、上記ＦＥＴを高周波領域で利得の損失が少ないよ
うに使用するためには、その共通端子（第４図の回路で
はソースＳ）のインダクタンスおよび抵抗分は極力小さ
くしなければならない。このために、第４図（ａ）の回
路では、ソース配線４３ｔ−太く、かつ短かくする必要
があグ、第４図（ｂ）の回路ではソースＳを高周波的に
接地するためのパイ・！ス用コンデンサ４４を接続する
と共にソース配線４３を太く、かつ短かくする必要があ
る。
うに使用するためには、その共通端子（第４図の回路で
はソースＳ）のインダクタンスおよび抵抗分は極力小さ
くしなければならない。このために、第４図（ａ）の回
路では、ソース配線４３ｔ−太く、かつ短かくする必要
があグ、第４図（ｂ）の回路ではソースＳを高周波的に
接地するためのパイ・！ス用コンデンサ４４を接続する
と共にソース配線４３を太く、かつ短かくする必要があ
る。
上記第４図（、）のバイアス電源方式は、共通端子の接
地が容易な点で第４図６）のセルフバイアス方式より高
周波的に優れていると云えるが、バイアス電源４ノと動
作電源４５との２電源が必要なのでコストが高くなり、
しかもダートバイアスを印加した後にドレイン電圧全印
加しなければＦＥＴ４０の破壊を起すので、これを避け
るために上記タイミングを制御するためのタイミング回
路を必要とし、この面でもコストが高くなる。
地が容易な点で第４図６）のセルフバイアス方式より高
周波的に優れていると云えるが、バイアス電源４ノと動
作電源４５との２電源が必要なのでコストが高くなり、
しかもダートバイアスを印加した後にドレイン電圧全印
加しなければＦＥＴ４０の破壊を起すので、これを避け
るために上記タイミングを制御するためのタイミング回
路を必要とし、この面でもコストが高くなる。
一方、第４図（ｂ）のセルフバイアス方式において、必
要とする抵抗４２およびコンデンサ４４は、従来はＦＥ
Ｔの外囲器の外部に接続されている。しかし、このよう
な構成ではＦＥＴ ４０の共通端子のインダクタンスが
犬きくなり、電力損失をまねくという問題があった。
要とする抵抗４２およびコンデンサ４４は、従来はＦＥ
Ｔの外囲器の外部に接続されている。しかし、このよう
な構成ではＦＥＴ ４０の共通端子のインダクタンスが
犬きくなり、電力損失をまねくという問題があった。
この問題を避けるために、従来、第５図（ａ） 、 （
ｂ）に示すようにＦＥＴ外囲器の内部に前記第４図（ｂ
）のパイノ々ス用コンデンサを設けることが考えられて
いる。即ち、第５図（ａ） 、 （ｂ）はＦＥＴ外囲器
の内部構造の上面および断面を示しておシ、５ノは放熱
体、５２は誘電体絶縁物、５３はＦＥＴチップ、５４ば
ＦＥＴ ＩＪ−ド端子（ドレイン端子◎およびダート端
子◎）、５５は上記ＦＥＴチップとＦＥＴ ＩＪ−ド端
子とを接続するボンディングワイヤ、５６はチップ状バ
イパス用コンデンサ、５７はＦＥＴチップのソースと上
記コンデンサとを接続するボンディングワイヤ、５８は
外囲器に前記第４図（ｂ）のバイアス用抵抗（ソース抵
抗）を外付は接続するために設けられたソース抵抗接続
用リード端子、５９は上記コンデンサとソース抵抗接続
用リード端子とを接続するボンディングワイヤ、６０は
前記絶縁物５２上に設けられて前記各リード端子を固着
するためのメタライズ部である。上記コンデンサ５６は
ＭＯ８型キャノ４シタやセラミックコンデンサ等が用い
られる。
ｂ）に示すようにＦＥＴ外囲器の内部に前記第４図（ｂ
）のパイノ々ス用コンデンサを設けることが考えられて
いる。即ち、第５図（ａ） 、 （ｂ）はＦＥＴ外囲器
の内部構造の上面および断面を示しておシ、５ノは放熱
体、５２は誘電体絶縁物、５３はＦＥＴチップ、５４ば
ＦＥＴ ＩＪ−ド端子（ドレイン端子◎およびダート端
子◎）、５５は上記ＦＥＴチップとＦＥＴ ＩＪ−ド端
子とを接続するボンディングワイヤ、５６はチップ状バ
イパス用コンデンサ、５７はＦＥＴチップのソースと上
記コンデンサとを接続するボンディングワイヤ、５８は
外囲器に前記第４図（ｂ）のバイアス用抵抗（ソース抵
抗）を外付は接続するために設けられたソース抵抗接続
用リード端子、５９は上記コンデンサとソース抵抗接続
用リード端子とを接続するボンディングワイヤ、６０は
前記絶縁物５２上に設けられて前記各リード端子を固着
するためのメタライズ部である。上記コンデンサ５６は
ＭＯ８型キャノ４シタやセラミックコンデンサ等が用い
られる。
しかし、上記のようにチップ状コンデンサ５６ｔ−ＦＥ
Ｔチップ５３と並べて放熱体５ノ上にマウントする構造
は複雑であり、チップ状コンデンサ５６をマウントする
工程を必要とし、このマウント後のコンデンサ５６とソ
ース抵抗接続用リード端子５８とを接続するボンディン
グワイヤ５９を必要とするので、コストが高くなるとい
う問題があった。
Ｔチップ５３と並べて放熱体５ノ上にマウントする構造
は複雑であり、チップ状コンデンサ５６をマウントする
工程を必要とし、このマウント後のコンデンサ５６とソ
ース抵抗接続用リード端子５８とを接続するボンディン
グワイヤ５９を必要とするので、コストが高くなるとい
う問題があった。
（発明が解決しようとする問題点）
本発明は、上記したようにＦＥＴ外囲器内部にコンデン
サを設ける場合にチップ状コンデンサをマウントする構
造によるコスト上昇を避けるためになされたもので、構
造が簡単になり、部品点数が減少し、工程数も減少し、
コスト低減が可能な高周波半導体用外囲器を提供するこ
とを目的とする。
サを設ける場合にチップ状コンデンサをマウントする構
造によるコスト上昇を避けるためになされたもので、構
造が簡単になり、部品点数が減少し、工程数も減少し、
コスト低減が可能な高周波半導体用外囲器を提供するこ
とを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の高周波半導体用外囲器は、高周波用の電界効果
トランジスタのチップを収容し、このトランジスタの共
通端子に接続される・ぐイパス用コンデンサを外囲器の
構成部品の一部であるセラミック材料を用いて形成して
なることを特徴とする。
トランジスタのチップを収容し、このトランジスタの共
通端子に接続される・ぐイパス用コンデンサを外囲器の
構成部品の一部であるセラミック材料を用いて形成して
なることを特徴とする。
（作用）
外囲器構成部品の一部であるセラミック材料を用いてパ
イ・９ス用コンデンサを形成しているので、チップ状コ
ンデンサをマウントする場合に比べて、構造が簡単であ
シ、コスト低減が可能になる。
イ・９ス用コンデンサを形成しているので、チップ状コ
ンデンサをマウントする場合に比べて、構造が簡単であ
シ、コスト低減が可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る＠ 第１図（ａ） 、 （ｂ）は高周波用のＧａＡａ ＭＯ
Ｓ ＦＥＴの外囲器の内部構造の平面および断面を示し
ている。即ち、１は鋼材等で作られた放熱体、２は上記
放熱体１上に銀ロー等で固着された誘電体絶縁物であり
、その中央部には穴２′があけられてｂ６、この穴２′
内で放熱体１上にＦＥＴチップ３がマウントされている
。上記絶縁物２の上面で前記穴２′の周辺部には、バイ
パス用コンデンサの一方の電極となる電極／４’ターン
４がメタライズによシ形成されている。さらに、上記絶
縁物２の上面には、ＦＥＴリード端子（ドレイン端子■
およびダート端子０）５を固着するためのメタライズ部
６が形成されていると共に、ソース抵抗接続用リード端
子２を固着するためのメタライズ部８が前記電極ノ々タ
ーン４に連なるように形成されており、上記各メタライ
ズ部６，８にそれぞれ対応してリード端子５．７が固着
されている。そして、ＦＥＴチップ３のドレインとドレ
イン端子固着用メタライズ部６との間、ｒ−）とダート
端子固着用メタライズ部６との間、ソースとコンデンサ
周電極ノ譬ターン４との間がそれぞれボンディングワイ
ヤ９によシ接続されている。
る＠ 第１図（ａ） 、 （ｂ）は高周波用のＧａＡａ ＭＯ
Ｓ ＦＥＴの外囲器の内部構造の平面および断面を示し
ている。即ち、１は鋼材等で作られた放熱体、２は上記
放熱体１上に銀ロー等で固着された誘電体絶縁物であり
、その中央部には穴２′があけられてｂ６、この穴２′
内で放熱体１上にＦＥＴチップ３がマウントされている
。上記絶縁物２の上面で前記穴２′の周辺部には、バイ
パス用コンデンサの一方の電極となる電極／４’ターン
４がメタライズによシ形成されている。さらに、上記絶
縁物２の上面には、ＦＥＴリード端子（ドレイン端子■
およびダート端子０）５を固着するためのメタライズ部
６が形成されていると共に、ソース抵抗接続用リード端
子２を固着するためのメタライズ部８が前記電極ノ々タ
ーン４に連なるように形成されており、上記各メタライ
ズ部６，８にそれぞれ対応してリード端子５．７が固着
されている。そして、ＦＥＴチップ３のドレインとドレ
イン端子固着用メタライズ部６との間、ｒ−）とダート
端子固着用メタライズ部６との間、ソースとコンデンサ
周電極ノ譬ターン４との間がそれぞれボンディングワイ
ヤ９によシ接続されている。
上記外囲器によれば、ＦＥＴのリード端子５とソース抵
抗接続用リード端子２とを互いに絶縁して支持するため
の誘電体絶縁物２上に電極パターンと ４＃形成して放熱体１との間にパイノヤス用コンテンサ
を形成し、この電極ノ譬ターン４１ ＦＥＴチップ３の
ソースにボンディングワイヤ９により接続し、上記電極
・ぐターン４とソース抵抗接続用リード端子固着用のメ
タライズ部８とが連なるようにパターン接続しているの
で、その構成は簡素である。
抗接続用リード端子２とを互いに絶縁して支持するため
の誘電体絶縁物２上に電極パターンと ４＃形成して放熱体１との間にパイノヤス用コンテンサ
を形成し、この電極ノ譬ターン４１ ＦＥＴチップ３の
ソースにボンディングワイヤ９により接続し、上記電極
・ぐターン４とソース抵抗接続用リード端子固着用のメ
タライズ部８とが連なるようにパターン接続しているの
で、その構成は簡素である。
そして、チップ状コンデンサを必要とせず、チップ状コ
ンデンサのマウント工程を必要とせず、ソース抵抗接続
用リード端子固着用のメタライズ部８に対するワイヤー
ボンディングを必要とせず、各メタライズ部６，８と電
極・やターン４とを同時に形成することが可能になるの
で、上記外囲器のコスト低減が可能になる。
ンデンサのマウント工程を必要とせず、ソース抵抗接続
用リード端子固着用のメタライズ部８に対するワイヤー
ボンディングを必要とせず、各メタライズ部６，８と電
極・やターン４とを同時に形成することが可能になるの
で、上記外囲器のコスト低減が可能になる。
上記誘電体絶縁物２としては、たとえばアルミナ（Ａｔ
２０５．ε＝１０）等のセラミックが用いられる。ここ
で、たとえば厚さが０．５■で誘電率ｅ＝５０の物質（
ＳＩＣ等） ｔ−選べば、コンデンサの電極パターン４
の面積が０．５ ｃｍ２で４０ ｐＦの容量が得られ、
４ＧＨｚでのインピーダンスは１０以下となシ、高周波
的に接地することが可能になる。この場合、誘電体２の
種類とか電極ツクターン４の大きさを適当に選ぶことに
よりて、任意の容量が得られるようになる。しかも、電
極ノ臂ターン４とソース抵抗接続用リード端子固着用の
メタライズ部８とが連なるようにノやターンが形成され
ているので、ソース配線が太く、かつ短かくなっておプ
、損失が少ない。
２０５．ε＝１０）等のセラミックが用いられる。ここ
で、たとえば厚さが０．５■で誘電率ｅ＝５０の物質（
ＳＩＣ等） ｔ−選べば、コンデンサの電極パターン４
の面積が０．５ ｃｍ２で４０ ｐＦの容量が得られ、
４ＧＨｚでのインピーダンスは１０以下となシ、高周波
的に接地することが可能になる。この場合、誘電体２の
種類とか電極ツクターン４の大きさを適当に選ぶことに
よりて、任意の容量が得られるようになる。しかも、電
極ノ臂ターン４とソース抵抗接続用リード端子固着用の
メタライズ部８とが連なるようにノやターンが形成され
ているので、ソース配線が太く、かつ短かくなっておプ
、損失が少ない。
第２図（ａ） 、 （ｂ）は他の実施例を示しておシ、
この外囲器の内部構造は、上記したような第１図（ａ）
。
この外囲器の内部構造は、上記したような第１図（ａ）
。
（ｂ）に示した外囲器の内部構造に比べて、誘電体絶縁
物２０に穴が開けられておらず、この絶縁物２０の上面
のほぼ中央部にＦＥＴチップ３がマウントされており、
このチップ３の周辺部にコンデンサ用の電極・母ターン
４が形成されている点が異なり、その他の部分は同じで
ありてに１図中と同一符号を付している。この場合、構
成は一層簡素であって前記実施例と同様な効果が得られ
る。但し、チップ３の放熱効果を得るためくは、熱伝導
の良い絶縁物２０を選ぶ必要がある。
物２０に穴が開けられておらず、この絶縁物２０の上面
のほぼ中央部にＦＥＴチップ３がマウントされており、
このチップ３の周辺部にコンデンサ用の電極・母ターン
４が形成されている点が異なり、その他の部分は同じで
ありてに１図中と同一符号を付している。この場合、構
成は一層簡素であって前記実施例と同様な効果が得られ
る。但し、チップ３の放熱効果を得るためくは、熱伝導
の良い絶縁物２０を選ぶ必要がある。
なお、上記各実施例では、コンデンサの誘電体としてＦ
ＥＴの各リード端子とソース接続用リード端子とを互い
に絶縁して支持するための誘電体絶縁物２，２θの一部
を使用しているが、要は外囲器の構成部品の一部である
セラミック材料を使用してチップ近傍にセラミックコン
デンサを形成することＫよって、コンデンサのチップマ
ウントが不要になシ、コスト低減が可能になる。
ＥＴの各リード端子とソース接続用リード端子とを互い
に絶縁して支持するための誘電体絶縁物２，２θの一部
を使用しているが、要は外囲器の構成部品の一部である
セラミック材料を使用してチップ近傍にセラミックコン
デンサを形成することＫよって、コンデンサのチップマ
ウントが不要になシ、コスト低減が可能になる。
［発明の効果コ
上述したように本発明の高周波用外囲器によれば、外囲
器内部にバイパス用コンデンサを有するのでセルフバイ
アス方式のＦＥＴ回路を実現でき、バイアス電源方式の
ようなタイミング回路等の付属回路とかバイアス電源が
不要である。しかも１、上記コンデンサを外囲器構成部
品の一部であるセラミック材料を用いて形成して込るの
で、構成が簡単であ）、コスト低減が可能である。この
場合、コンデンサの電極ツクターンの大きさ、誘電体の
種類を適当に選ぶことＫよって任意の容量を得ることが
できる。また、上記コンデンサの電極ノ４ターンを使用
してＦＥＴの共通端子と外部リード端子とをノぐターン
接続することくよって、共通端子のインダクタンスを小
さくすることができる。
器内部にバイパス用コンデンサを有するのでセルフバイ
アス方式のＦＥＴ回路を実現でき、バイアス電源方式の
ようなタイミング回路等の付属回路とかバイアス電源が
不要である。しかも１、上記コンデンサを外囲器構成部
品の一部であるセラミック材料を用いて形成して込るの
で、構成が簡単であ）、コスト低減が可能である。この
場合、コンデンサの電極ツクターンの大きさ、誘電体の
種類を適当に選ぶことＫよって任意の容量を得ることが
できる。また、上記コンデンサの電極ノ４ターンを使用
してＦＥＴの共通端子と外部リード端子とをノぐターン
接続することくよって、共通端子のインダクタンスを小
さくすることができる。
第１図（、）は本発明の高周波半導体用外囲器の一実施
例に係る内部構造を示す上面図、第１図（ｂ）は同図（
、）のＢ−Ｂ線に沿う断面図、第２図（ａ）は他の実施
例に係る外囲器内部構造を示す上面図、第２図（ｂ）は
同図（ａ）のＢ−Ｂ線に沿う断面図、第３図はＭＯＳ
ＦＥＴのｆ−）・ソース間電圧ｖ、ａ対ドレイン電流工
。特性を示す図、第４図（ａ）は・ぐイアスミ源方式の
ＦＥＴ回路を示す回路図、第４図（ｂ）はセルフバイア
ス方式のＦＥＴ回路を示す回路図、第５図（、）は従来
の外囲器内部構造を示す上面図、第５図（ｂ）は同図（
、）のＢ−Ｂ線に沿う断面図である。 １・・・放熱板、２，２０・・・誘電体絶縁物、３・・
・ＦＥＴチップ、４・・・電極パターン、５・・・ＦＥ
Ｔリード端子、６．８・・・メタライズ部、７・・・ソ
ース抵抗接続用リード端子、９・・・ボンディングワイ
ヤ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
例に係る内部構造を示す上面図、第１図（ｂ）は同図（
、）のＢ−Ｂ線に沿う断面図、第２図（ａ）は他の実施
例に係る外囲器内部構造を示す上面図、第２図（ｂ）は
同図（ａ）のＢ−Ｂ線に沿う断面図、第３図はＭＯＳ
ＦＥＴのｆ−）・ソース間電圧ｖ、ａ対ドレイン電流工
。特性を示す図、第４図（ａ）は・ぐイアスミ源方式の
ＦＥＴ回路を示す回路図、第４図（ｂ）はセルフバイア
ス方式のＦＥＴ回路を示す回路図、第５図（、）は従来
の外囲器内部構造を示す上面図、第５図（ｂ）は同図（
、）のＢ−Ｂ線に沿う断面図である。 １・・・放熱板、２，２０・・・誘電体絶縁物、３・・
・ＦＥＴチップ、４・・・電極パターン、５・・・ＦＥ
Ｔリード端子、６．８・・・メタライズ部、７・・・ソ
ース抵抗接続用リード端子、９・・・ボンディングワイ
ヤ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
Claims (2)
- （１）高周波用の電界効果トランジスタのチップを収容
する高周波半導体用外囲器において、上記トランジスタ
の共通端子に接続されるバイパス用コンデンサが外囲器
の構成部品の一部であるセラミック材料を用いて形成さ
れていることを特徴とする高周波半導体用外囲器。 - （２）前記構成部品は、前記トランジスタの各電極にそ
れぞれ接続される各リード端子を互いに絶縁して支持す
るための誘電体絶縁物であることを特徴とする前記特許
請求の範囲第１項記載の高周波半導体用外囲器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005107A JPS63174342A (ja) | 1987-01-14 | 1987-01-14 | 高周波半導体用外囲器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005107A JPS63174342A (ja) | 1987-01-14 | 1987-01-14 | 高周波半導体用外囲器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63174342A true JPS63174342A (ja) | 1988-07-18 |
Family
ID=11602136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62005107A Pending JPS63174342A (ja) | 1987-01-14 | 1987-01-14 | 高周波半導体用外囲器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63174342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014175319A (ja) * | 2013-03-05 | 2014-09-22 | Nippon Telegr & Teleph Corp <Ntt> | 高周波半導体モジュール |
| JP2016201576A (ja) * | 2016-09-05 | 2016-12-01 | 日本電信電話株式会社 | 高周波半導体モジュール |
-
1987
- 1987-01-14 JP JP62005107A patent/JPS63174342A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014175319A (ja) * | 2013-03-05 | 2014-09-22 | Nippon Telegr & Teleph Corp <Ntt> | 高周波半導体モジュール |
| JP2016201576A (ja) * | 2016-09-05 | 2016-12-01 | 日本電信電話株式会社 | 高周波半導体モジュール |
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