JPS63174342A - 高周波半導体用外囲器 - Google Patents
高周波半導体用外囲器Info
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は高周波半導体用外囲器に係り、特に電界効界ト
ランジスタを収容する外囲器内に形成されるコンデンサ
の構造に関する。
ランジスタを収容する外囲器内に形成されるコンデンサ
の構造に関する。
(従来の技術)
UHF帯( 3 0 0 〜3000 MHz )以上
の高周波領域においては、GaAs MOS FET
(ガリウムヒ素盟絶縁ダート型電界効果トランジスタ
)が多用されている。この場合、上記FETを第3図に
示すような電圧対電流特性を有するデプレクシ,ン型で
動作させるために、ドレイン電流工りヲ制御するにはy
−ト電位をソース電位より低くしなければならない。こ
のためのバイアス回路として、第4図(a)に示すよう
にFET 4 0のr−}Gに負′Jl.源41を接続
するバイアス電源方式と、第4図(b)に示すようにF
ET 4 oのソースSに抵抗42を接続してその電圧
降下分でソース電位に対して低いr−}電位を得るセル
フバイアス方式とがある。
の高周波領域においては、GaAs MOS FET
(ガリウムヒ素盟絶縁ダート型電界効果トランジスタ
)が多用されている。この場合、上記FETを第3図に
示すような電圧対電流特性を有するデプレクシ,ン型で
動作させるために、ドレイン電流工りヲ制御するにはy
−ト電位をソース電位より低くしなければならない。こ
のためのバイアス回路として、第4図(a)に示すよう
にFET 4 0のr−}Gに負′Jl.源41を接続
するバイアス電源方式と、第4図(b)に示すようにF
ET 4 oのソースSに抵抗42を接続してその電圧
降下分でソース電位に対して低いr−}電位を得るセル
フバイアス方式とがある。
一方、上記FETを高周波領域で利得の損失が少ないよ
うに使用するためには、その共通端子(第4図の回路で
はソースS)のインダクタンスおよび抵抗分は極力小さ
くしなければならない。このために、第4図(a)の回
路では、ソース配線43t−太く、かつ短かくする必要
があグ、第4図(b)の回路ではソースSを高周波的に
接地するためのパイ・!ス用コンデンサ44を接続する
と共にソース配線43を太く、かつ短かくする必要があ
る。
うに使用するためには、その共通端子(第4図の回路で
はソースS)のインダクタンスおよび抵抗分は極力小さ
くしなければならない。このために、第4図(a)の回
路では、ソース配線43t−太く、かつ短かくする必要
があグ、第4図(b)の回路ではソースSを高周波的に
接地するためのパイ・!ス用コンデンサ44を接続する
と共にソース配線43を太く、かつ短かくする必要があ
る。
上記第4図(、)のバイアス電源方式は、共通端子の接
地が容易な点で第4図6)のセルフバイアス方式より高
周波的に優れていると云えるが、バイアス電源4ノと動
作電源45との2電源が必要なのでコストが高くなり、
しかもダートバイアスを印加した後にドレイン電圧全印
加しなければFET40の破壊を起すので、これを避け
るために上記タイミングを制御するためのタイミング回
路を必要とし、この面でもコストが高くなる。
地が容易な点で第4図6)のセルフバイアス方式より高
周波的に優れていると云えるが、バイアス電源4ノと動
作電源45との2電源が必要なのでコストが高くなり、
しかもダートバイアスを印加した後にドレイン電圧全印
加しなければFET40の破壊を起すので、これを避け
るために上記タイミングを制御するためのタイミング回
路を必要とし、この面でもコストが高くなる。
一方、第4図(b)のセルフバイアス方式において、必
要とする抵抗42およびコンデンサ44は、従来はFE
Tの外囲器の外部に接続されている。しかし、このよう
な構成ではFET 40の共通端子のインダクタンスが
犬きくなり、電力損失をまねくという問題があった。
要とする抵抗42およびコンデンサ44は、従来はFE
Tの外囲器の外部に接続されている。しかし、このよう
な構成ではFET 40の共通端子のインダクタンスが
犬きくなり、電力損失をまねくという問題があった。
この問題を避けるために、従来、第5図(a) 、 (
b)に示すようにFET外囲器の内部に前記第4図(b
)のパイノ々ス用コンデンサを設けることが考えられて
いる。即ち、第5図(a) 、 (b)はFET外囲器
の内部構造の上面および断面を示しておシ、5ノは放熱
体、52は誘電体絶縁物、53はFETチップ、54ば
FET IJ−ド端子(ドレイン端子◎およびダート端
子◎)、55は上記FETチップとFET IJ−ド端
子とを接続するボンディングワイヤ、56はチップ状バ
イパス用コンデンサ、57はFETチップのソースと上
記コンデンサとを接続するボンディングワイヤ、58は
外囲器に前記第4図(b)のバイアス用抵抗(ソース抵
抗)を外付は接続するために設けられたソース抵抗接続
用リード端子、59は上記コンデンサとソース抵抗接続
用リード端子とを接続するボンディングワイヤ、60は
前記絶縁物52上に設けられて前記各リード端子を固着
するためのメタライズ部である。上記コンデンサ56は
MO8型キャノ4シタやセラミックコンデンサ等が用い
られる。
b)に示すようにFET外囲器の内部に前記第4図(b
)のパイノ々ス用コンデンサを設けることが考えられて
いる。即ち、第5図(a) 、 (b)はFET外囲器
の内部構造の上面および断面を示しておシ、5ノは放熱
体、52は誘電体絶縁物、53はFETチップ、54ば
FET IJ−ド端子(ドレイン端子◎およびダート端
子◎)、55は上記FETチップとFET IJ−ド端
子とを接続するボンディングワイヤ、56はチップ状バ
イパス用コンデンサ、57はFETチップのソースと上
記コンデンサとを接続するボンディングワイヤ、58は
外囲器に前記第4図(b)のバイアス用抵抗(ソース抵
抗)を外付は接続するために設けられたソース抵抗接続
用リード端子、59は上記コンデンサとソース抵抗接続
用リード端子とを接続するボンディングワイヤ、60は
前記絶縁物52上に設けられて前記各リード端子を固着
するためのメタライズ部である。上記コンデンサ56は
MO8型キャノ4シタやセラミックコンデンサ等が用い
られる。
しかし、上記のようにチップ状コンデンサ56t−FE
Tチップ53と並べて放熱体5ノ上にマウントする構造
は複雑であり、チップ状コンデンサ56をマウントする
工程を必要とし、このマウント後のコンデンサ56とソ
ース抵抗接続用リード端子58とを接続するボンディン
グワイヤ59を必要とするので、コストが高くなるとい
う問題があった。
Tチップ53と並べて放熱体5ノ上にマウントする構造
は複雑であり、チップ状コンデンサ56をマウントする
工程を必要とし、このマウント後のコンデンサ56とソ
ース抵抗接続用リード端子58とを接続するボンディン
グワイヤ59を必要とするので、コストが高くなるとい
う問題があった。
(発明が解決しようとする問題点)
本発明は、上記したようにFET外囲器内部にコンデン
サを設ける場合にチップ状コンデンサをマウントする構
造によるコスト上昇を避けるためになされたもので、構
造が簡単になり、部品点数が減少し、工程数も減少し、
コスト低減が可能な高周波半導体用外囲器を提供するこ
とを目的とする。
サを設ける場合にチップ状コンデンサをマウントする構
造によるコスト上昇を避けるためになされたもので、構
造が簡単になり、部品点数が減少し、工程数も減少し、
コスト低減が可能な高周波半導体用外囲器を提供するこ
とを目的とする。
[発明の構成]
(問題点を解決するための手段)
本発明の高周波半導体用外囲器は、高周波用の電界効果
トランジスタのチップを収容し、このトランジスタの共
通端子に接続される・ぐイパス用コンデンサを外囲器の
構成部品の一部であるセラミック材料を用いて形成して
なることを特徴とする。
トランジスタのチップを収容し、このトランジスタの共
通端子に接続される・ぐイパス用コンデンサを外囲器の
構成部品の一部であるセラミック材料を用いて形成して
なることを特徴とする。
(作用)
外囲器構成部品の一部であるセラミック材料を用いてパ
イ・9ス用コンデンサを形成しているので、チップ状コ
ンデンサをマウントする場合に比べて、構造が簡単であ
シ、コスト低減が可能になる。
イ・9ス用コンデンサを形成しているので、チップ状コ
ンデンサをマウントする場合に比べて、構造が簡単であ
シ、コスト低減が可能になる。
(実施例)
以下、図面を参照して本発明の一実施例を詳細に説明す
る@ 第1図(a) 、 (b)は高周波用のGaAa MO
S FETの外囲器の内部構造の平面および断面を示し
ている。即ち、1は鋼材等で作られた放熱体、2は上記
放熱体1上に銀ロー等で固着された誘電体絶縁物であり
、その中央部には穴2′があけられてb6、この穴2′
内で放熱体1上にFETチップ3がマウントされている
。上記絶縁物2の上面で前記穴2′の周辺部には、バイ
パス用コンデンサの一方の電極となる電極/4’ターン
4がメタライズによシ形成されている。さらに、上記絶
縁物2の上面には、FETリード端子(ドレイン端子■
およびダート端子0)5を固着するためのメタライズ部
6が形成されていると共に、ソース抵抗接続用リード端
子2を固着するためのメタライズ部8が前記電極ノ々タ
ーン4に連なるように形成されており、上記各メタライ
ズ部6,8にそれぞれ対応してリード端子5.7が固着
されている。そして、FETチップ3のドレインとドレ
イン端子固着用メタライズ部6との間、r−)とダート
端子固着用メタライズ部6との間、ソースとコンデンサ
周電極ノ譬ターン4との間がそれぞれボンディングワイ
ヤ9によシ接続されている。
る@ 第1図(a) 、 (b)は高周波用のGaAa MO
S FETの外囲器の内部構造の平面および断面を示し
ている。即ち、1は鋼材等で作られた放熱体、2は上記
放熱体1上に銀ロー等で固着された誘電体絶縁物であり
、その中央部には穴2′があけられてb6、この穴2′
内で放熱体1上にFETチップ3がマウントされている
。上記絶縁物2の上面で前記穴2′の周辺部には、バイ
パス用コンデンサの一方の電極となる電極/4’ターン
4がメタライズによシ形成されている。さらに、上記絶
縁物2の上面には、FETリード端子(ドレイン端子■
およびダート端子0)5を固着するためのメタライズ部
6が形成されていると共に、ソース抵抗接続用リード端
子2を固着するためのメタライズ部8が前記電極ノ々タ
ーン4に連なるように形成されており、上記各メタライ
ズ部6,8にそれぞれ対応してリード端子5.7が固着
されている。そして、FETチップ3のドレインとドレ
イン端子固着用メタライズ部6との間、r−)とダート
端子固着用メタライズ部6との間、ソースとコンデンサ
周電極ノ譬ターン4との間がそれぞれボンディングワイ
ヤ9によシ接続されている。
上記外囲器によれば、FETのリード端子5とソース抵
抗接続用リード端子2とを互いに絶縁して支持するため
の誘電体絶縁物2上に電極パターンと 4#形成して放熱体1との間にパイノヤス用コンテンサ
を形成し、この電極ノ譬ターン41 FETチップ3の
ソースにボンディングワイヤ9により接続し、上記電極
・ぐターン4とソース抵抗接続用リード端子固着用のメ
タライズ部8とが連なるようにパターン接続しているの
で、その構成は簡素である。
抗接続用リード端子2とを互いに絶縁して支持するため
の誘電体絶縁物2上に電極パターンと 4#形成して放熱体1との間にパイノヤス用コンテンサ
を形成し、この電極ノ譬ターン41 FETチップ3の
ソースにボンディングワイヤ9により接続し、上記電極
・ぐターン4とソース抵抗接続用リード端子固着用のメ
タライズ部8とが連なるようにパターン接続しているの
で、その構成は簡素である。
そして、チップ状コンデンサを必要とせず、チップ状コ
ンデンサのマウント工程を必要とせず、ソース抵抗接続
用リード端子固着用のメタライズ部8に対するワイヤー
ボンディングを必要とせず、各メタライズ部6,8と電
極・やターン4とを同時に形成することが可能になるの
で、上記外囲器のコスト低減が可能になる。
ンデンサのマウント工程を必要とせず、ソース抵抗接続
用リード端子固着用のメタライズ部8に対するワイヤー
ボンディングを必要とせず、各メタライズ部6,8と電
極・やターン4とを同時に形成することが可能になるの
で、上記外囲器のコスト低減が可能になる。
上記誘電体絶縁物2としては、たとえばアルミナ(At
205.ε=10)等のセラミックが用いられる。ここ
で、たとえば厚さが0.5■で誘電率e=50の物質(
SIC等) t−選べば、コンデンサの電極パターン4
の面積が0.5 cm2で40 pFの容量が得られ、
4GHzでのインピーダンスは10以下となシ、高周波
的に接地することが可能になる。この場合、誘電体2の
種類とか電極ツクターン4の大きさを適当に選ぶことに
よりて、任意の容量が得られるようになる。しかも、電
極ノ臂ターン4とソース抵抗接続用リード端子固着用の
メタライズ部8とが連なるようにノやターンが形成され
ているので、ソース配線が太く、かつ短かくなっておプ
、損失が少ない。
205.ε=10)等のセラミックが用いられる。ここ
で、たとえば厚さが0.5■で誘電率e=50の物質(
SIC等) t−選べば、コンデンサの電極パターン4
の面積が0.5 cm2で40 pFの容量が得られ、
4GHzでのインピーダンスは10以下となシ、高周波
的に接地することが可能になる。この場合、誘電体2の
種類とか電極ツクターン4の大きさを適当に選ぶことに
よりて、任意の容量が得られるようになる。しかも、電
極ノ臂ターン4とソース抵抗接続用リード端子固着用の
メタライズ部8とが連なるようにノやターンが形成され
ているので、ソース配線が太く、かつ短かくなっておプ
、損失が少ない。
第2図(a) 、 (b)は他の実施例を示しておシ、
この外囲器の内部構造は、上記したような第1図(a)
。
この外囲器の内部構造は、上記したような第1図(a)
。
(b)に示した外囲器の内部構造に比べて、誘電体絶縁
物20に穴が開けられておらず、この絶縁物20の上面
のほぼ中央部にFETチップ3がマウントされており、
このチップ3の周辺部にコンデンサ用の電極・母ターン
4が形成されている点が異なり、その他の部分は同じで
ありてに1図中と同一符号を付している。この場合、構
成は一層簡素であって前記実施例と同様な効果が得られ
る。但し、チップ3の放熱効果を得るためくは、熱伝導
の良い絶縁物20を選ぶ必要がある。
物20に穴が開けられておらず、この絶縁物20の上面
のほぼ中央部にFETチップ3がマウントされており、
このチップ3の周辺部にコンデンサ用の電極・母ターン
4が形成されている点が異なり、その他の部分は同じで
ありてに1図中と同一符号を付している。この場合、構
成は一層簡素であって前記実施例と同様な効果が得られ
る。但し、チップ3の放熱効果を得るためくは、熱伝導
の良い絶縁物20を選ぶ必要がある。
なお、上記各実施例では、コンデンサの誘電体としてF
ETの各リード端子とソース接続用リード端子とを互い
に絶縁して支持するための誘電体絶縁物2,2θの一部
を使用しているが、要は外囲器の構成部品の一部である
セラミック材料を使用してチップ近傍にセラミックコン
デンサを形成することKよって、コンデンサのチップマ
ウントが不要になシ、コスト低減が可能になる。
ETの各リード端子とソース接続用リード端子とを互い
に絶縁して支持するための誘電体絶縁物2,2θの一部
を使用しているが、要は外囲器の構成部品の一部である
セラミック材料を使用してチップ近傍にセラミックコン
デンサを形成することKよって、コンデンサのチップマ
ウントが不要になシ、コスト低減が可能になる。
[発明の効果コ
上述したように本発明の高周波用外囲器によれば、外囲
器内部にバイパス用コンデンサを有するのでセルフバイ
アス方式のFET回路を実現でき、バイアス電源方式の
ようなタイミング回路等の付属回路とかバイアス電源が
不要である。しかも1、上記コンデンサを外囲器構成部
品の一部であるセラミック材料を用いて形成して込るの
で、構成が簡単であ)、コスト低減が可能である。この
場合、コンデンサの電極ツクターンの大きさ、誘電体の
種類を適当に選ぶことKよって任意の容量を得ることが
できる。また、上記コンデンサの電極ノ4ターンを使用
してFETの共通端子と外部リード端子とをノぐターン
接続することくよって、共通端子のインダクタンスを小
さくすることができる。
器内部にバイパス用コンデンサを有するのでセルフバイ
アス方式のFET回路を実現でき、バイアス電源方式の
ようなタイミング回路等の付属回路とかバイアス電源が
不要である。しかも1、上記コンデンサを外囲器構成部
品の一部であるセラミック材料を用いて形成して込るの
で、構成が簡単であ)、コスト低減が可能である。この
場合、コンデンサの電極ツクターンの大きさ、誘電体の
種類を適当に選ぶことKよって任意の容量を得ることが
できる。また、上記コンデンサの電極ノ4ターンを使用
してFETの共通端子と外部リード端子とをノぐターン
接続することくよって、共通端子のインダクタンスを小
さくすることができる。
第1図(、)は本発明の高周波半導体用外囲器の一実施
例に係る内部構造を示す上面図、第1図(b)は同図(
、)のB−B線に沿う断面図、第2図(a)は他の実施
例に係る外囲器内部構造を示す上面図、第2図(b)は
同図(a)のB−B線に沿う断面図、第3図はMOS
FETのf−)・ソース間電圧v、a対ドレイン電流工
。特性を示す図、第4図(a)は・ぐイアスミ源方式の
FET回路を示す回路図、第4図(b)はセルフバイア
ス方式のFET回路を示す回路図、第5図(、)は従来
の外囲器内部構造を示す上面図、第5図(b)は同図(
、)のB−B線に沿う断面図である。 1・・・放熱板、2,20・・・誘電体絶縁物、3・・
・FETチップ、4・・・電極パターン、5・・・FE
Tリード端子、6.8・・・メタライズ部、7・・・ソ
ース抵抗接続用リード端子、9・・・ボンディングワイ
ヤ。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図
例に係る内部構造を示す上面図、第1図(b)は同図(
、)のB−B線に沿う断面図、第2図(a)は他の実施
例に係る外囲器内部構造を示す上面図、第2図(b)は
同図(a)のB−B線に沿う断面図、第3図はMOS
FETのf−)・ソース間電圧v、a対ドレイン電流工
。特性を示す図、第4図(a)は・ぐイアスミ源方式の
FET回路を示す回路図、第4図(b)はセルフバイア
ス方式のFET回路を示す回路図、第5図(、)は従来
の外囲器内部構造を示す上面図、第5図(b)は同図(
、)のB−B線に沿う断面図である。 1・・・放熱板、2,20・・・誘電体絶縁物、3・・
・FETチップ、4・・・電極パターン、5・・・FE
Tリード端子、6.8・・・メタライズ部、7・・・ソ
ース抵抗接続用リード端子、9・・・ボンディングワイ
ヤ。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図
Claims (2)
- (1)高周波用の電界効果トランジスタのチップを収容
する高周波半導体用外囲器において、上記トランジスタ
の共通端子に接続されるバイパス用コンデンサが外囲器
の構成部品の一部であるセラミック材料を用いて形成さ
れていることを特徴とする高周波半導体用外囲器。 - (2)前記構成部品は、前記トランジスタの各電極にそ
れぞれ接続される各リード端子を互いに絶縁して支持す
るための誘電体絶縁物であることを特徴とする前記特許
請求の範囲第1項記載の高周波半導体用外囲器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62005107A JPS63174342A (ja) | 1987-01-14 | 1987-01-14 | 高周波半導体用外囲器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62005107A JPS63174342A (ja) | 1987-01-14 | 1987-01-14 | 高周波半導体用外囲器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63174342A true JPS63174342A (ja) | 1988-07-18 |
Family
ID=11602136
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62005107A Pending JPS63174342A (ja) | 1987-01-14 | 1987-01-14 | 高周波半導体用外囲器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63174342A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014175319A (ja) * | 2013-03-05 | 2014-09-22 | Nippon Telegr & Teleph Corp <Ntt> | 高周波半導体モジュール |
JP2016201576A (ja) * | 2016-09-05 | 2016-12-01 | 日本電信電話株式会社 | 高周波半導体モジュール |
-
1987
- 1987-01-14 JP JP62005107A patent/JPS63174342A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014175319A (ja) * | 2013-03-05 | 2014-09-22 | Nippon Telegr & Teleph Corp <Ntt> | 高周波半導体モジュール |
JP2016201576A (ja) * | 2016-09-05 | 2016-12-01 | 日本電信電話株式会社 | 高周波半導体モジュール |
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