JPH08116028A - マイクロストリップ線路、スパイラルインダクタ、マイクロ波増幅回路及びマイクロ波増幅装置 - Google Patents
マイクロストリップ線路、スパイラルインダクタ、マイクロ波増幅回路及びマイクロ波増幅装置Info
- Publication number
- JPH08116028A JPH08116028A JP6250610A JP25061094A JPH08116028A JP H08116028 A JPH08116028 A JP H08116028A JP 6250610 A JP6250610 A JP 6250610A JP 25061094 A JP25061094 A JP 25061094A JP H08116028 A JPH08116028 A JP H08116028A
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- inductor
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- Waveguides (AREA)
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Abstract
(57)【要約】
【目的】 マイクロ波増幅装置の小型化及び低コスト化
を実現できるようにする。 【構成】 ＦＥＴ１０１は入力整合回路１０６及び出力
整合回路１０７によって入力側及び出力側の回路又は伝
送線路との整合を行っている。入力整合回路１０６はス
パイラル状の入力側インダクタ１０２及び入力側ＤＣ遮
断用結合キャパシタ１０４により構成され、入力側ＤＣ
遮断用結合キャパシタ１０４は入力側インダクタ１０２
の中心部に形成されている。出力整合回路１０７はスパ
イラル状の出力側インダクタ１０３及び出力側ＤＣ遮断
用結合キャパシタ１０５により構成され、出力側ＤＣ遮
断用結合キャパシタ１０５は出力側インダクタ１０３の
中心部に形成されている。入力整合回路１０６及び出力
整合回路１０７をそれぞれ単一のインダクタにより構成
するため、誘電率が１２０であるチタン酸ストロンチウ
ムよりなるスパイラルインダクタを用いた１／４波長線
路１０８により電源を高インピーダンス化している。
を実現できるようにする。 【構成】 ＦＥＴ１０１は入力整合回路１０６及び出力
整合回路１０７によって入力側及び出力側の回路又は伝
送線路との整合を行っている。入力整合回路１０６はス
パイラル状の入力側インダクタ１０２及び入力側ＤＣ遮
断用結合キャパシタ１０４により構成され、入力側ＤＣ
遮断用結合キャパシタ１０４は入力側インダクタ１０２
の中心部に形成されている。出力整合回路１０７はスパ
イラル状の出力側インダクタ１０３及び出力側ＤＣ遮断
用結合キャパシタ１０５により構成され、出力側ＤＣ遮
断用結合キャパシタ１０５は出力側インダクタ１０３の
中心部に形成されている。入力整合回路１０６及び出力
整合回路１０７をそれぞれ単一のインダクタにより構成
するため、誘電率が１２０であるチタン酸ストロンチウ
ムよりなるスパイラルインダクタを用いた１／４波長線
路１０８により電源を高インピーダンス化している。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロストリップ線
路、スパイラルインダクタ、マイクロ波増幅回路及びマ
イクロ波増幅装置に関し、特に、マイクロ波増幅装置の
小型化及び高性能化を図る技術に関する。
路、スパイラルインダクタ、マイクロ波増幅回路及びマ
イクロ波増幅装置に関し、特に、マイクロ波増幅装置の
小型化及び高性能化を図る技術に関する。
【０００２】
【従来の技術】携帯用の通信用無線機器の急速な普及に
伴い、通信用無線機器の小型化及び低コスト化に対する
要求が強まってきており、従来集積化が困難であったマ
イクロ波増幅装置においても小型化及び低コスト化は重
要な課題である。
伴い、通信用無線機器の小型化及び低コスト化に対する
要求が強まってきており、従来集積化が困難であったマ
イクロ波増幅装置においても小型化及び低コスト化は重
要な課題である。
【０００３】以下、マイクロ波増幅回路の一例である集
積化マイクロ波ＩＣ（以下、ＭＭＩＣと呼ぶ。）の従来
例について図面を参照しながら説明する。
積化マイクロ波ＩＣ（以下、ＭＭＩＣと呼ぶ。）の従来
例について図面を参照しながら説明する。
【０００４】図６は従来のＭＭＩＣ増幅器の回路図を示
している。図６に示すように、電界効果トランジスタ
（以下、ＦＥＴと呼ぶ。）６０１は、入力整合回路６２
０及び出力整合回路６２１によって入力側及び出力側の
回路又は伝送線路との整合を行っており、通常は５０Ω
の特性インピーダンスに対して整合されている。入力整
合回路６２０及び出力整合回路６２１は、いずれも複数
のインダクタの組み合わせにより構成されており、入力
整合回路６２０は直列インダクタ６０２と並列インダク
タ６０３との組み合わせよりなり、出力整合回路６２１
は並列インダクタ６０４と直列インダクタ６０５との組
み合わせよりなる。
している。図６に示すように、電界効果トランジスタ
（以下、ＦＥＴと呼ぶ。）６０１は、入力整合回路６２
０及び出力整合回路６２１によって入力側及び出力側の
回路又は伝送線路との整合を行っており、通常は５０Ω
の特性インピーダンスに対して整合されている。入力整
合回路６２０及び出力整合回路６２１は、いずれも複数
のインダクタの組み合わせにより構成されており、入力
整合回路６２０は直列インダクタ６０２と並列インダク
タ６０３との組み合わせよりなり、出力整合回路６２１
は並列インダクタ６０４と直列インダクタ６０５との組
み合わせよりなる。
【０００５】ＦＥＴ６０１をＤＣ的に外部と分離するた
め、ＦＥＴ６０１の入力側には入力側ＤＣ遮断用結合キ
ャパシタ６０６が挿入され、ＦＥＴ６０１の出力側には
出力側ＤＣ遮断用結合キャパシタ６０７が挿入されてい
る。ＦＥＴ６０１の電流はゲート電圧制御端子６１４か
らゲート電圧を制御することにより調整されており、高
周波信号への影響を抑えるためバイアス抵抗６０８が挿
入されている。尚、図６において、６１１は入力端子、
６１２は出力端子、６１３は電源端子、６１５は接地端
子である。
め、ＦＥＴ６０１の入力側には入力側ＤＣ遮断用結合キ
ャパシタ６０６が挿入され、ＦＥＴ６０１の出力側には
出力側ＤＣ遮断用結合キャパシタ６０７が挿入されてい
る。ＦＥＴ６０１の電流はゲート電圧制御端子６１４か
らゲート電圧を制御することにより調整されており、高
周波信号への影響を抑えるためバイアス抵抗６０８が挿
入されている。尚、図６において、６１１は入力端子、
６１２は出力端子、６１３は電源端子、６１５は接地端
子である。
【０００６】図７は、図６に示したＭＭＩＣ増幅装置の
半導体チップパターンを示している。図７においては、
図６と同一の部材については同一の符号を付すことによ
り説明は省略する。半導体チップ６００としては高周波
特性に優れるＧａＡｓ基板が用いられており、該半導体
チップ６００上に、前述したＦＥＴ６０１、直列及び並
列インダクタ６０２〜６０５、入力側及び出力側のＤＣ
遮断用結合キャパシタ６０６，６０７並びにバイアス抵
抗６０８が形成されている。
半導体チップパターンを示している。図７においては、
図６と同一の部材については同一の符号を付すことによ
り説明は省略する。半導体チップ６００としては高周波
特性に優れるＧａＡｓ基板が用いられており、該半導体
チップ６００上に、前述したＦＥＴ６０１、直列及び並
列インダクタ６０２〜６０５、入力側及び出力側のＤＣ
遮断用結合キャパシタ６０６，６０７並びにバイアス抵
抗６０８が形成されている。
【０００７】
【発明が解決しようとする課題】ところで、従来のＭＭ
ＩＣ増幅器においては、入力整合回路６２０及び出力整
合回路６２１を構成する直列及び並列インダクタ６０２
〜６０５や入力側及び出力側のＤＣ遮断用結合キャパシ
タ６０６，６０７が半導体チップ６００上において大き
な面積を占めるため、半導体チップ６００の面積が大き
くなり、その結果、マイクロ波増幅装置を構成するパッ
ケージサイズの大型化及び価格の上昇を招くという問題
を有していた。
ＩＣ増幅器においては、入力整合回路６２０及び出力整
合回路６２１を構成する直列及び並列インダクタ６０２
〜６０５や入力側及び出力側のＤＣ遮断用結合キャパシ
タ６０６，６０７が半導体チップ６００上において大き
な面積を占めるため、半導体チップ６００の面積が大き
くなり、その結果、マイクロ波増幅装置を構成するパッ
ケージサイズの大型化及び価格の上昇を招くという問題
を有していた。
【０００８】前記に鑑み、本発明は、マイクロ波増幅装
置の小型化及び低コスト化を実現できるようにすること
を目的とする。
置の小型化及び低コスト化を実現できるようにすること
を目的とする。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
め、請求項１の発明が講じた解決手段は、絶縁体上に形
成された接地電極と、該接地電極上に形成された誘電体
薄膜と、該誘電体薄膜上に形成された線状の金属薄膜と
からなるマイクロストリップ線路を対象とし、前記誘電
体薄膜は誘電率が５０以上である高誘電体よりなり、前
記金属薄膜の抵抗成分によって特性インピーダンスが制
御される構成とするものである。
め、請求項１の発明が講じた解決手段は、絶縁体上に形
成された接地電極と、該接地電極上に形成された誘電体
薄膜と、該誘電体薄膜上に形成された線状の金属薄膜と
からなるマイクロストリップ線路を対象とし、前記誘電
体薄膜は誘電率が５０以上である高誘電体よりなり、前
記金属薄膜の抵抗成分によって特性インピーダンスが制
御される構成とするものである。
【００１０】請求項２の発明が講じた解決手段は、スパ
イラルインダクタを、絶縁体上に形成された接地電極
と、該接地電極上に形成された誘電率が５０以上である
高誘電体よりなる誘電体薄膜と、該誘電体薄膜上に形成
された線状の金属薄膜とからなり、前記金属薄膜の抵抗
成分によって特性インピーダンスが制御されるスパイラ
ル状のマイクロストリップ線路によって構成されてお
り、該マイクロストリップ線路のスパイラル部の隣り合
う線路同士の間の前記誘電体薄膜は除去されている構成
とするものである。
イラルインダクタを、絶縁体上に形成された接地電極
と、該接地電極上に形成された誘電率が５０以上である
高誘電体よりなる誘電体薄膜と、該誘電体薄膜上に形成
された線状の金属薄膜とからなり、前記金属薄膜の抵抗
成分によって特性インピーダンスが制御されるスパイラ
ル状のマイクロストリップ線路によって構成されてお
り、該マイクロストリップ線路のスパイラル部の隣り合
う線路同士の間の前記誘電体薄膜は除去されている構成
とするものである。
【００１１】請求項３の発明は、請求項２の構成に、ス
パイラルインダクタの中心部付近に形成されており、前
記高誘電体よりなる層間膜を有するＭＩＭキャパシタを
備え、両端子間が直流的に分離されているという構成を
付加するものである。
パイラルインダクタの中心部付近に形成されており、前
記高誘電体よりなる層間膜を有するＭＩＭキャパシタを
備え、両端子間が直流的に分離されているという構成を
付加するものである。
【００１２】請求項４の発明が講じた解決手段は、マイ
クロ波増幅回路を、電源端子と、ソース電極が前記電源
端子に接続されており電流の増幅を行なう電界効果型ト
ランジスタと、前記電源端子と前記ソース電極との間に
直列に単一で接続された請求項２又は３に記載のスパイ
ラルインダクタとからなる構成とするものである。
クロ波増幅回路を、電源端子と、ソース電極が前記電源
端子に接続されており電流の増幅を行なう電界効果型ト
ランジスタと、前記電源端子と前記ソース電極との間に
直列に単一で接続された請求項２又は３に記載のスパイ
ラルインダクタとからなる構成とするものである。
【００１３】請求項５の発明が講じた解決手段は、マイ
クロ波増幅装置を、入力端子と、出力端子と、電源端子
と、ソース電極が前記電源端子に接続されており電流の
増幅を行なう電界効果型トランジスタと、前記電源端子
と前記ソース電極との間に直列に単一で接続された請求
項２又は３に記載のスパイラルインダクタと、単一のイ
ンダクタからなり前記入力端子と前記電界効果型トラン
ジスタとのインピーダンス整合を行なう入力側整合回路
と、単一のインダクタからなり前記出力端子と前記電界
効果型トランジスタとのインピーダンス整合を行なう出
力側整合回路とが１つの半導体基板上に形成されている
構成とするものである。
クロ波増幅装置を、入力端子と、出力端子と、電源端子
と、ソース電極が前記電源端子に接続されており電流の
増幅を行なう電界効果型トランジスタと、前記電源端子
と前記ソース電極との間に直列に単一で接続された請求
項２又は３に記載のスパイラルインダクタと、単一のイ
ンダクタからなり前記入力端子と前記電界効果型トラン
ジスタとのインピーダンス整合を行なう入力側整合回路
と、単一のインダクタからなり前記出力端子と前記電界
効果型トランジスタとのインピーダンス整合を行なう出
力側整合回路とが１つの半導体基板上に形成されている
構成とするものである。
【００１４】
【作用】請求項１の構成により、誘電体薄膜は誘電率が
５０以上である高誘電体よりなるため、同一周波数にお
ける電気長が著しく長くなるので、同一周波数における
マイクロストリップ線路の線路長を大きく短縮すること
ができる。この場合、マイクロストリップ線路の線路長
が短縮されることに伴う抵抗値の減少は、金属薄膜の抵
抗成分によってマイクロストリップ線路の特性インピー
ダンスを制御することによって補われる。
５０以上である高誘電体よりなるため、同一周波数にお
ける電気長が著しく長くなるので、同一周波数における
マイクロストリップ線路の線路長を大きく短縮すること
ができる。この場合、マイクロストリップ線路の線路長
が短縮されることに伴う抵抗値の減少は、金属薄膜の抵
抗成分によってマイクロストリップ線路の特性インピー
ダンスを制御することによって補われる。
【００１５】請求項２の構成により、マイクロストリッ
プ線路のスパイラル部の隣り合う線路同士の間の誘電体
薄膜が除去されているため、線間容量による自己共振周
波数の低下が防止されているので、同一周波数における
インダクタンス値を増大することができる。
プ線路のスパイラル部の隣り合う線路同士の間の誘電体
薄膜が除去されているため、線間容量による自己共振周
波数の低下が防止されているので、同一周波数における
インダクタンス値を増大することができる。
【００１６】請求項３の構成により、スパイラルインダ
クタの中心部付近に高誘電体よりなる層間膜を有するＭ
ＩＭキャパシタを備えているため、キャパシタの占有面
積を削減できる。つまり、スパイラルインダクタのイン
ダクタンス値は主として外周部のスパイラル部により定
まるため、中心部のスパイラル部を減らしてもインダク
タンス値は殆ど影響を受けないので、インダクタンス値
に影響を与えることなくキャパシタを設けることができ
る。このため、キャパシタの占有面積を削減できるので
ある。また、スパイラルインダクタの両端子間が直流的
に分離されているため、該スパイラルインダクタを電界
効果型トランジスタの入力側又は出力側に接続すること
により、電界効果型トランジスタを外部と直流的に分離
することができる。
クタの中心部付近に高誘電体よりなる層間膜を有するＭ
ＩＭキャパシタを備えているため、キャパシタの占有面
積を削減できる。つまり、スパイラルインダクタのイン
ダクタンス値は主として外周部のスパイラル部により定
まるため、中心部のスパイラル部を減らしてもインダク
タンス値は殆ど影響を受けないので、インダクタンス値
に影響を与えることなくキャパシタを設けることができ
る。このため、キャパシタの占有面積を削減できるので
ある。また、スパイラルインダクタの両端子間が直流的
に分離されているため、該スパイラルインダクタを電界
効果型トランジスタの入力側又は出力側に接続すること
により、電界効果型トランジスタを外部と直流的に分離
することができる。
【００１７】請求項４の構成により、電源端子と、電流
の増幅を行なう電界効果型トランジスタのソース電極と
の間に請求項２又は３に記載のスパイラルインダクタが
直列に単一で接続されているため、電解効果型トランジ
スタの電源が高インピーダンス化されているので、電界
効果型トランジスタとその入力側又は出力側との整合を
行なう入力側整合回路及び出力側整合回路をそれぞれ単
一のインダクタにより構成することができる。
の増幅を行なう電界効果型トランジスタのソース電極と
の間に請求項２又は３に記載のスパイラルインダクタが
直列に単一で接続されているため、電解効果型トランジ
スタの電源が高インピーダンス化されているので、電界
効果型トランジスタとその入力側又は出力側との整合を
行なう入力側整合回路及び出力側整合回路をそれぞれ単
一のインダクタにより構成することができる。
【００１８】請求項５の構成によると、請求項４のマイ
クロ波増幅回路を組み込んでいるため、電界効果型トラ
ンジスタ、請求項２又は３に記載のスパイラルインダク
タ、入力側整合回路及び出力側整合回路を１つの半導体
基板上に形成することができる。
クロ波増幅回路を組み込んでいるため、電界効果型トラ
ンジスタ、請求項２又は３に記載のスパイラルインダク
タ、入力側整合回路及び出力側整合回路を１つの半導体
基板上に形成することができる。
【００１９】
【実施例】以下、本発明の一実施例に係るマイクロ波増
幅回路について図１〜図５を参照しながら説明する。
幅回路について図１〜図５を参照しながら説明する。
【００２０】図１は、本発明の一実施例に係るマイクロ
波増幅回路の一例であるＭＭＩＣの回路図を示してい
る。図１に示すように、ＦＥＴ１０１は、入力整合回路
１０６及び出力整合回路１０７によって入力側及び出力
側の回路又は伝送線路との整合を行っており、５０Ωの
特性インピーダンスに対して整合されている。
波増幅回路の一例であるＭＭＩＣの回路図を示してい
る。図１に示すように、ＦＥＴ１０１は、入力整合回路
１０６及び出力整合回路１０７によって入力側及び出力
側の回路又は伝送線路との整合を行っており、５０Ωの
特性インピーダンスに対して整合されている。
【００２１】本実施例においては、入力整合回路１０６
は入力側インダクタ１０２及び入力側ＤＣ遮断用結合キ
ャパシタ１０４により構成され、出力整合回路１０７は
出力側インダクタ１０３及び出力側ＤＣ遮断用結合キャ
パシタ１０５により構成されている。そして、入力整合
回路１０６及び出力整合回路１０７をそれぞれ単一のイ
ンダクタにより構成するため、スパイラルインダクタを
用いた１／４波長線路１０８により電源を高インピーダ
ンス化している。ＦＥＴ１０１の電流は、ゲート電圧制
御端子１１３からゲート電圧を制御することにより調整
されており、高周波信号への影響を抑えるため、バイア
ス抵抗１０９が挿入されている。尚、図１において、１
１０は入力端子、１１１は出力端子、１１２は電源端
子、１１３はゲート電圧制御端子、１１４は接地端子で
ある。
は入力側インダクタ１０２及び入力側ＤＣ遮断用結合キ
ャパシタ１０４により構成され、出力整合回路１０７は
出力側インダクタ１０３及び出力側ＤＣ遮断用結合キャ
パシタ１０５により構成されている。そして、入力整合
回路１０６及び出力整合回路１０７をそれぞれ単一のイ
ンダクタにより構成するため、スパイラルインダクタを
用いた１／４波長線路１０８により電源を高インピーダ
ンス化している。ＦＥＴ１０１の電流は、ゲート電圧制
御端子１１３からゲート電圧を制御することにより調整
されており、高周波信号への影響を抑えるため、バイア
ス抵抗１０９が挿入されている。尚、図１において、１
１０は入力端子、１１１は出力端子、１１２は電源端
子、１１３はゲート電圧制御端子、１１４は接地端子で
ある。
【００２２】図２は、前記ＭＭＩＣの回路を実現するチ
ップパターンを示している。図２においては、図１と同
一の部材については同一の符号を付すことにより説明は
省略する。本実施例のＭＭＩＣは、ＧａＡｓ基板１００
上に２層配線プロセスを用いて形成されており、ＦＥＴ
１０１としてはＭＥＳＦＥＴが用いられている。
ップパターンを示している。図２においては、図１と同
一の部材については同一の符号を付すことにより説明は
省略する。本実施例のＭＭＩＣは、ＧａＡｓ基板１００
上に２層配線プロセスを用いて形成されており、ＦＥＴ
１０１としてはＭＥＳＦＥＴが用いられている。
【００２３】図２に示すように、入力側ＤＣ遮断用結合
キャパシタ１０４及び出力側ＤＣ遮断用結合キャパシタ
１０５は入力側インダクタ１０２及び出力側インダクタ
１０３のそれぞれ中心部に形成されており、占有面積の
低減が図られている。一般的にスパイラルインダクタの
インダクタンス値は、主として外周部のスパイラルが支
配的であり、中心部のスパイラル数を減らしても影響は
小さい。
キャパシタ１０４及び出力側ＤＣ遮断用結合キャパシタ
１０５は入力側インダクタ１０２及び出力側インダクタ
１０３のそれぞれ中心部に形成されており、占有面積の
低減が図られている。一般的にスパイラルインダクタの
インダクタンス値は、主として外周部のスパイラルが支
配的であり、中心部のスパイラル数を減らしても影響は
小さい。
【００２４】入力整合回路１０６、出力整合回路１０７
及び１／４波長線路１０８に用いられる高誘電体にはチ
タン酸ストロンチウム（以下、ＴｉＳｒＯ3 と呼ぶ。）
を用い、白金電極上にＴｉＳｒＯ3 をスパッタ法により
３００ｎｍの厚さに堆積した後、イオンミリング法によ
るパターニングを行なうことにより形成する。ＴｉＳｒ
Ｏ3 の誘電率は１２０である。また、入力側インダクタ
１０２、出力側インダクタ１０３及び１／４波長線路１
０８の各スパイラル部における隣接するマイクロストリ
ップ線路同士の間のＴｉＳｒＯ3 薄膜はイオンミリング
時に除去されており、これにより、線間容量による自己
共振周波数の低下が防止されている。抵抗１０９として
は金属薄膜抵抗が用いられている。
及び１／４波長線路１０８に用いられる高誘電体にはチ
タン酸ストロンチウム（以下、ＴｉＳｒＯ3 と呼ぶ。）
を用い、白金電極上にＴｉＳｒＯ3 をスパッタ法により
３００ｎｍの厚さに堆積した後、イオンミリング法によ
るパターニングを行なうことにより形成する。ＴｉＳｒ
Ｏ3 の誘電率は１２０である。また、入力側インダクタ
１０２、出力側インダクタ１０３及び１／４波長線路１
０８の各スパイラル部における隣接するマイクロストリ
ップ線路同士の間のＴｉＳｒＯ3 薄膜はイオンミリング
時に除去されており、これにより、線間容量による自己
共振周波数の低下が防止されている。抵抗１０９として
は金属薄膜抵抗が用いられている。
【００２５】図３は、図２におけるＡ−Ａ’線の断面構
造を示している。図３に示すように、ＧａＡｓ基板１０
０上に第１層配線金属３０２を堆積した後、容量形成部
分に白金を蒸着する。その後、第１層配線金属３０２上
にＴｉＳｒＯ3 層３０４を堆積した後、該ＴｉＳｒＯ3
層３０４上に第２層配線金属３０３を蒸着する。
造を示している。図３に示すように、ＧａＡｓ基板１０
０上に第１層配線金属３０２を堆積した後、容量形成部
分に白金を蒸着する。その後、第１層配線金属３０２上
にＴｉＳｒＯ3 層３０４を堆積した後、該ＴｉＳｒＯ3
層３０４上に第２層配線金属３０３を蒸着する。
【００２６】１／４波長線路１０８における第１層配線
金属３０２と第２層配線金属３０３との接続はコンタク
ト部３０５により行なわれている。一方、出力整合回路
１０７においては、中心部の配線金属面積を拡大し、コ
ンタクトを設けることなく、ＴｉＳｒＯ3 層３０４を第
１層配線金属３０２と第２層配線金属３０３とで挟むこ
とによりＭＩＭ（ｍｅｔａｌ ｉｎｓｕｌａｔｅｒ ｍ
ｅｔａｌ）キャパシタ１０５を構成している。
金属３０２と第２層配線金属３０３との接続はコンタク
ト部３０５により行なわれている。一方、出力整合回路
１０７においては、中心部の配線金属面積を拡大し、コ
ンタクトを設けることなく、ＴｉＳｒＯ3 層３０４を第
１層配線金属３０２と第２層配線金属３０３とで挟むこ
とによりＭＩＭ（ｍｅｔａｌ ｉｎｓｕｌａｔｅｒ ｍ
ｅｔａｌ）キャパシタ１０５を構成している。
【００２７】図４（ａ），（ｂ）は前記ＭＭＩＣの入力
端子１１０の入力インピーダンスを示すスミスチャート
である。
端子１１０の入力インピーダンスを示すスミスチャート
である。
【００２８】図４（ａ）は、入力側インダクタ１０２の
線幅が１０μｍであり、抵抗値が十分に低い場合の結果
を示している。４０１は誘電体としてＴｉＳｒＯ3 （誘
電率１２０）を用いた場合を示し、４０２は誘電体とし
てＧａＡｓ基板（誘電率１２）を用いた場合を示してい
る。図４（ａ）から明らかなように、誘電体としてＴｉ
ＳｒＯ3 を用いることにより同一周波数における電気長
が約１０倍長くなっている。従って、１／４波長線路１
０８の長さを１／１０にすることができる。
線幅が１０μｍであり、抵抗値が十分に低い場合の結果
を示している。４０１は誘電体としてＴｉＳｒＯ3 （誘
電率１２０）を用いた場合を示し、４０２は誘電体とし
てＧａＡｓ基板（誘電率１２）を用いた場合を示してい
る。図４（ａ）から明らかなように、誘電体としてＴｉ
ＳｒＯ3 を用いることにより同一周波数における電気長
が約１０倍長くなっている。従って、１／４波長線路１
０８の長さを１／１０にすることができる。
【００２９】図４（ｂ）は入力側インダクタ１０２の線
幅を１μｍであり、２０Ωの抵抗成分を持つときの入力
端子１１０の入力インピーダンスを示している。図４
（ｂ）より、６ＧＨｚにおける入力インピーダンスが５
０Ωに整合されており、単一のインダクタにより整合回
路を構成できていることが分かる。出力整合は、出力側
インダクタ１０３を前記と同様の方法により５０Ωに整
合させている。
幅を１μｍであり、２０Ωの抵抗成分を持つときの入力
端子１１０の入力インピーダンスを示している。図４
（ｂ）より、６ＧＨｚにおける入力インピーダンスが５
０Ωに整合されており、単一のインダクタにより整合回
路を構成できていることが分かる。出力整合は、出力側
インダクタ１０３を前記と同様の方法により５０Ωに整
合させている。
【００３０】図５は、前記のＭＭＩＣを半導体リードフ
レーム上に実装し、樹脂パッケージに封入した状態を示
している。図５（ａ）において、１００は半導体チッ
プ、５０２はリードフレーム、５０３はＡｕワイヤーで
ある。また、図５（ｂ）において、５０５は封止樹脂、
５０６はＩＣピンである。図５（ａ），（ｂ）に示すよ
うに半導体チップ１００をパッケージに実装することに
より、扱い易くて低コストのＭＭＩＣを提供することが
できる。
レーム上に実装し、樹脂パッケージに封入した状態を示
している。図５（ａ）において、１００は半導体チッ
プ、５０２はリードフレーム、５０３はＡｕワイヤーで
ある。また、図５（ｂ）において、５０５は封止樹脂、
５０６はＩＣピンである。図５（ａ），（ｂ）に示すよ
うに半導体チップ１００をパッケージに実装することに
より、扱い易くて低コストのＭＭＩＣを提供することが
できる。
【００３１】
【発明の効果】以上説明したように、請求項１の発明に
係るマイクロストリップ線路によると、誘電体薄膜は誘
電率が５０以上である高誘電体よりなるため、同一周波
数における電気長が著しく長くなるので、同一周波数に
おけるマイクロストリップ線路の線路長を大きく短縮す
ることができ、これにより、基板の面積を縮小すること
ができる。従って、請求項１の発明のマイクロストリッ
プ線路を用いるマイクロ波増幅装置の小型化及び低コス
ト化を実現できる。
係るマイクロストリップ線路によると、誘電体薄膜は誘
電率が５０以上である高誘電体よりなるため、同一周波
数における電気長が著しく長くなるので、同一周波数に
おけるマイクロストリップ線路の線路長を大きく短縮す
ることができ、これにより、基板の面積を縮小すること
ができる。従って、請求項１の発明のマイクロストリッ
プ線路を用いるマイクロ波増幅装置の小型化及び低コス
ト化を実現できる。
【００３２】請求項２の発明に係るスパイラルインダク
タによると、誘電体薄膜は誘電率が５０以上である高誘
電体よりなるため同一周波数における電気長が著しく長
くなるので、同一周波数におけるマイクロストリップ線
路の線路長を大きく短縮できる共に、マイクロストリッ
プ線路のスパイラル部の隣り合う線路同士の間の誘電体
薄膜が除去されているため線間容量による自己共振周波
数の低下が防止され、同一周波数におけるインダクタン
ス値を増大できるので、基板上の占有面積を縮小するこ
とができる。従って、請求項２の発明のスパイラルイン
ダクタを用いるマイクロ波増幅装置の小型化及び低コス
ト化を実現できる。
タによると、誘電体薄膜は誘電率が５０以上である高誘
電体よりなるため同一周波数における電気長が著しく長
くなるので、同一周波数におけるマイクロストリップ線
路の線路長を大きく短縮できる共に、マイクロストリッ
プ線路のスパイラル部の隣り合う線路同士の間の誘電体
薄膜が除去されているため線間容量による自己共振周波
数の低下が防止され、同一周波数におけるインダクタン
ス値を増大できるので、基板上の占有面積を縮小するこ
とができる。従って、請求項２の発明のスパイラルイン
ダクタを用いるマイクロ波増幅装置の小型化及び低コス
ト化を実現できる。
【００３３】請求項３の発明に係るスパイラルインダク
タによると、スパイラルインダクタの中心部付近に高誘
電体よりなる層間膜を有するＭＩＭキャパシタを備えて
おり、インダクタンス値に影響を与えることなくキャパ
シタを設けることができるため、キャパシタの占有面積
を削減できる。従って、請求項２の発明のスパイラルイ
ンダクタを用いるマイクロ波増幅装置の一層の小型化及
び低コスト化を実現できる。
タによると、スパイラルインダクタの中心部付近に高誘
電体よりなる層間膜を有するＭＩＭキャパシタを備えて
おり、インダクタンス値に影響を与えることなくキャパ
シタを設けることができるため、キャパシタの占有面積
を削減できる。従って、請求項２の発明のスパイラルイ
ンダクタを用いるマイクロ波増幅装置の一層の小型化及
び低コスト化を実現できる。
【００３４】請求項４の発明に係るマイクロ波増幅回路
によると、電源端子と電流の増幅を行なう電界効果型ト
ランジスタのソース電極との間に請求項２又は３に記載
のスパイラルインダクタが直列に単一で接続されている
ため、電解効果型トランジスタの電源が高インピーダン
ス化されているので、電界効果型トランジスタとその入
力側又は出力側との整合を行なう入力側整合回路及び出
力側整合回路をそれぞれ単一のインダクタにより構成す
ることができる。従って、請求項４の発明のマイクロ波
増幅回路によると、電源端子側に１つのスパイラルイン
ダクタを設けることにより、入力側整合回路及び出力側
整合回路をそれぞれ単一のインダクタにより構成するこ
とができるので、該マイクロ波増幅回路を組み込んだマ
イクロ波増幅装置の小型化及び低コスト化を実現でき
る。
によると、電源端子と電流の増幅を行なう電界効果型ト
ランジスタのソース電極との間に請求項２又は３に記載
のスパイラルインダクタが直列に単一で接続されている
ため、電解効果型トランジスタの電源が高インピーダン
ス化されているので、電界効果型トランジスタとその入
力側又は出力側との整合を行なう入力側整合回路及び出
力側整合回路をそれぞれ単一のインダクタにより構成す
ることができる。従って、請求項４の発明のマイクロ波
増幅回路によると、電源端子側に１つのスパイラルイン
ダクタを設けることにより、入力側整合回路及び出力側
整合回路をそれぞれ単一のインダクタにより構成するこ
とができるので、該マイクロ波増幅回路を組み込んだマ
イクロ波増幅装置の小型化及び低コスト化を実現でき
る。
【００３５】請求項５の発明に係るマイクロ波増幅装置
によると、請求項４のマイクロ波増幅回路を組み込んで
いるため、電界効果型トランジスタ、請求項２又は３に
記載のスパイラルインダクタ、入力側整合回路及び出力
側整合回路を１つの半導体基板上に形成できるので、大
幅な小型化及び低コスト化を実現することが可能にな
る。
によると、請求項４のマイクロ波増幅回路を組み込んで
いるため、電界効果型トランジスタ、請求項２又は３に
記載のスパイラルインダクタ、入力側整合回路及び出力
側整合回路を１つの半導体基板上に形成できるので、大
幅な小型化及び低コスト化を実現することが可能にな
る。
【図１】本発明の一実施例に係るＭＭＩＣの回路図であ
る。
る。
【図２】本発明の一実施例に係るＭＭＩＣのチップパタ
ーン図である。
ーン図である。
【図３】図２のＡ−Ａ´線の断面図である。
【図４】本発明の一実施例に係るＭＭＩＣの入力インピ
ーダンス特性を示す図であって、（ａ）は配線抵抗値が
低い場合の特性を示し、（ｂ）は配線抵抗値を最適化し
た場合の特性を示している。
ーダンス特性を示す図であって、（ａ）は配線抵抗値が
低い場合の特性を示し、（ｂ）は配線抵抗値を最適化し
た場合の特性を示している。
【図５】（ａ）は本発明の一実施例に係るＭＭＩＣの実
装状態を示す平面図であり、（ｂ）は本発明の一実施例
に係るＭＭＩＣのパッケージの外観図である。
装状態を示す平面図であり、（ｂ）は本発明の一実施例
に係るＭＭＩＣのパッケージの外観図である。
【図６】従来のＭＭＩＣの回路図である。
【図７】従来のＭＭＩＣのチップパターン図である。
１００ ＧａＡｓ基板 １０１ 電界効果型トランジスタ １０２ 入力側インダクタ １０３ 出力側インダクタ １０４ 入力側ＤＣ遮断用結合キャパシタ １０５ 出力側ＤＣ遮断用結合キャパシタ １０６ 入力整合回路 １０７ 出力整合回路 １０８ １／４波長線路（マイクロストリップ線路、ス
パイラルインダクタ） １０９ バイアス抵抗 １１０ 入力端子 １１１ 出力端子 １１２ 電源端子 １１３ ゲート電圧制御端子 ３０２ 第１層配線金属 ３０３ 第２層配線金属 ３０４ 高誘電体薄膜 ３０５ コンタクト部 ４０１ ＴｉＳｒＯ3 を用いた場合の入力インピーダン
ス ４０２ ＧａＡｓ基板を用いた場合の入力インピーダン
ス ４０３ 配線金属抵抗が２０Ωの場合の入力インピーダ
ンス ５０２ リードフレーム ５０３ Ａｕワイヤー ５０５ 封止樹脂 ５０６ ＩＣピン ６００ ＧａＡｓ基板 ６０１ 電界効果型トランジスタ ６０２ 直列インダクタ ６０３ 並列インダクタ ６０４ 並列インダクタ ６０５ 直列インダクタ ６０６ 入力側ＤＣ遮断用結合キャパシタ ６０７ 出力側ＤＣ遮断用結合キャパシタ ６０８ バイアス抵抗 ６１４ ゲート電圧制御端子 ６２０ 入力整合回路 ６２１ 出力整合回路
パイラルインダクタ） １０９ バイアス抵抗 １１０ 入力端子 １１１ 出力端子 １１２ 電源端子 １１３ ゲート電圧制御端子 ３０２ 第１層配線金属 ３０３ 第２層配線金属 ３０４ 高誘電体薄膜 ３０５ コンタクト部 ４０１ ＴｉＳｒＯ3 を用いた場合の入力インピーダン
ス ４０２ ＧａＡｓ基板を用いた場合の入力インピーダン
ス ４０３ 配線金属抵抗が２０Ωの場合の入力インピーダ
ンス ５０２ リードフレーム ５０３ Ａｕワイヤー ５０５ 封止樹脂 ５０６ ＩＣピン ６００ ＧａＡｓ基板 ６０１ 電界効果型トランジスタ ６０２ 直列インダクタ ６０３ 並列インダクタ ６０４ 並列インダクタ ６０５ 直列インダクタ ６０６ 入力側ＤＣ遮断用結合キャパシタ ６０７ 出力側ＤＣ遮断用結合キャパシタ ６０８ バイアス抵抗 ６１４ ゲート電圧制御端子 ６２０ 入力整合回路 ６２１ 出力整合回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｐ 3/08 Ｈ０３Ｆ 3/60
Claims (5)
- 【請求項１】 絶縁体上に形成された接地電極と、該接
地電極上に形成された誘電体薄膜と、該誘電体薄膜上に
形成された線状の金属薄膜とからなるマイクロストリッ
プ線路であって、前記誘電体薄膜は誘電率が５０以上で
ある高誘電体よりなり、前記金属薄膜の抵抗成分によっ
て特性インピーダンスが制御されることを特徴とするマ
イクロストリップ線路。 - 【請求項２】 絶縁体上に形成された接地電極と、該接
地電極上に形成された誘電率が５０以上である高誘電体
よりなる誘電体薄膜と、該誘電体薄膜上に形成された線
状の金属薄膜とからなり、前記金属薄膜の抵抗成分によ
って特性インピーダンスが制御されるスパイラル状のマ
イクロストリップ線路によって構成されており、該マイ
クロストリップ線路のスパイラル部の隣り合う線路同士
の間の前記誘電体薄膜は除去されていることを特徴とす
るスパイラルインダクタ。 - 【請求項３】 請求項２に記載のスパイラルインダクタ
であって、その中心部付近に前記高誘電体よりなる層間
膜を有するＭＩＭキャパシタを備え、両端子間が直流的
に分離されていることを特徴とするスパイラルインダク
タ。 - 【請求項４】 電源端子と、ソース電極が前記電源端子
に接続されており電流の増幅を行なう電界効果型トラン
ジスタと、前記電源端子と前記ソース電極との間に直列
に単一で接続された請求項２又は３に記載のスパイラル
インダクタとからなることを特徴とするマイクロ波増幅
回路。 - 【請求項５】 入力端子と、出力端子と、電源端子と、
ソース電極が前記電源端子に接続されており電流の増幅
を行なう電界効果型トランジスタと、前記電源端子と前
記ソース電極との間に直列に単一で接続された請求項２
又は３に記載のスパイラルインダクタと、単一のインダ
クタからなり前記入力端子と前記電界効果型トランジス
タとのインピーダンス整合を行なう入力側整合回路と、
単一のインダクタからなり前記出力端子と前記電界効果
型トランジスタとのインピーダンス整合を行なう出力側
整合回路とが１つの半導体基板上に形成されていること
を特徴とするマイクロ波増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6250610A JP3004882B2 (ja) | 1994-10-17 | 1994-10-17 | スパイラルインダクタ、マイクロ波増幅回路およびマイクロ波増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6250610A JP3004882B2 (ja) | 1994-10-17 | 1994-10-17 | スパイラルインダクタ、マイクロ波増幅回路およびマイクロ波増幅装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11281085A Division JP2000082788A (ja) | 1999-10-01 | 1999-10-01 | マイクロストリップ線路、スパイラルインダクタ、電子装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116028A true JPH08116028A (ja) | 1996-05-07 |
| JP3004882B2 JP3004882B2 (ja) | 2000-01-31 |
Family
ID=17210428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6250610A Expired - Fee Related JP3004882B2 (ja) | 1994-10-17 | 1994-10-17 | スパイラルインダクタ、マイクロ波増幅回路およびマイクロ波増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004882B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072205A (en) * | 1997-06-04 | 2000-06-06 | Nec Corporation | Passive element circuit |
| US6768400B2 (en) | 2000-04-20 | 2004-07-27 | Matsushita Electric Industrial Co., Ltd. | Microstrip line having a linear conductor layer with wider and narrower portions |
| KR100580162B1 (ko) * | 1999-10-15 | 2006-05-16 | 삼성전자주식회사 | 박막형 대역 통과 필터 및 그 제조방법 |
| JP2006294937A (ja) * | 2005-04-12 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2011109074A (ja) * | 2009-10-22 | 2011-06-02 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2012060157A (ja) * | 2011-12-05 | 2012-03-22 | Sony Corp | 可変インダクタ及びこれを用いた半導体装置 |
| JP2016171170A (ja) * | 2015-03-12 | 2016-09-23 | 日本電信電話株式会社 | 集積回路内信号伝播構造 |
-
1994
- 1994-10-17 JP JP6250610A patent/JP3004882B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072205A (en) * | 1997-06-04 | 2000-06-06 | Nec Corporation | Passive element circuit |
| KR100580162B1 (ko) * | 1999-10-15 | 2006-05-16 | 삼성전자주식회사 | 박막형 대역 통과 필터 및 그 제조방법 |
| US6768400B2 (en) | 2000-04-20 | 2004-07-27 | Matsushita Electric Industrial Co., Ltd. | Microstrip line having a linear conductor layer with wider and narrower portions |
| JP2006294937A (ja) * | 2005-04-12 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2011109074A (ja) * | 2009-10-22 | 2011-06-02 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2012060157A (ja) * | 2011-12-05 | 2012-03-22 | Sony Corp | 可変インダクタ及びこれを用いた半導体装置 |
| JP2016171170A (ja) * | 2015-03-12 | 2016-09-23 | 日本電信電話株式会社 | 集積回路内信号伝播構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3004882B2 (ja) | 2000-01-31 |
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| JPS6241420B2 (ja) |
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