JPH10335590A - 受動素子回路 - Google Patents
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- JPH10335590A JPH10335590A JP9146696A JP14669697A JPH10335590A JP H10335590 A JPH10335590 A JP H10335590A JP 9146696 A JP9146696 A JP 9146696A JP 14669697 A JP14669697 A JP 14669697A JP H10335590 A JPH10335590 A JP H10335590A
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- 239000010409 thin film Substances 0.000 claims abstract description 48
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 小型かつ低損失であり、簡便かつ再現性良く
形成できる受動素子回路を提供する。 【解決手段】 本発明の受動素子回路は、スパイラルイ
ンダクタ１０１、高誘電率薄膜キャパシタ１０２、接地
用バイアホール１０３及びボンディングパッド１０４か
らなる。高誘電率薄膜薄膜としてＳｒＴｉＯ3 は周波数
２０ＧＨｚまで比誘電率２００のキャパシタ特性を示す
ことにより、キャパシタ面積を従来のＳｉＮx 薄膜（比
誘電率〜６．５）の約１／３０に低減することができ
る。２個の高誘電率薄膜キャパシタ１０２、接地用バイ
アホール１０３及びボンディングパッド１０４を中央に
配し、その周囲をスパイラルインダクタ１０１が囲んで
いる。２個の高誘電率薄膜キャパシタ１０２は直列接合
のため、１枚の高誘電率薄膜１０６上に構成される。ス
パイラルインダクタ１０１の引き出しは中央のボンディ
ングパッド１０４から金ワイヤを用いたボンディング１
０５による。
形成できる受動素子回路を提供する。 【解決手段】 本発明の受動素子回路は、スパイラルイ
ンダクタ１０１、高誘電率薄膜キャパシタ１０２、接地
用バイアホール１０３及びボンディングパッド１０４か
らなる。高誘電率薄膜薄膜としてＳｒＴｉＯ3 は周波数
２０ＧＨｚまで比誘電率２００のキャパシタ特性を示す
ことにより、キャパシタ面積を従来のＳｉＮx 薄膜（比
誘電率〜６．５）の約１／３０に低減することができ
る。２個の高誘電率薄膜キャパシタ１０２、接地用バイ
アホール１０３及びボンディングパッド１０４を中央に
配し、その周囲をスパイラルインダクタ１０１が囲んで
いる。２個の高誘電率薄膜キャパシタ１０２は直列接合
のため、１枚の高誘電率薄膜１０６上に構成される。ス
パイラルインダクタ１０１の引き出しは中央のボンディ
ングパッド１０４から金ワイヤを用いたボンディング１
０５による。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信などの
マイクロ波やミリ波を信号として用いるモノリシックマ
イクロ波集積回路（ＭＭＩＣ）に関し、特に受動素子回
路の小型化に関するものである。
マイクロ波やミリ波を信号として用いるモノリシックマ
イクロ波集積回路（ＭＭＩＣ）に関し、特に受動素子回
路の小型化に関するものである。
【０００２】
【従来の技術】マイクロ波モノリシック集積回路（ＭＭ
ＩＣ）は、ＧａＡｓ等の基板上に、能動素子としてのト
ランジスタ及びスパイラルインダクタ、インターディジ
タルキャパシタ、ＭＩＭキャパシタ、伝送線路、薄膜抵
抗などの受動素子を集積化構成するものである。
ＩＣ）は、ＧａＡｓ等の基板上に、能動素子としてのト
ランジスタ及びスパイラルインダクタ、インターディジ
タルキャパシタ、ＭＩＭキャパシタ、伝送線路、薄膜抵
抗などの受動素子を集積化構成するものである。
【０００３】従来のＭＭＩＣ、特に高出力ＭＭＩＣ増幅
器においては、受動素子による入力及び出力の整合回路
の小型化、低損失化が課題であった。これは、小型大容
量のキャパシタが得られなかったこととインダクタなど
を形成する線路の低損失化が困難であることによる。
器においては、受動素子による入力及び出力の整合回路
の小型化、低損失化が課題であった。これは、小型大容
量のキャパシタが得られなかったこととインダクタなど
を形成する線路の低損失化が困難であることによる。
【０００４】図５に従来のＭＭＩＣ増幅器の整合回路に
おける一例を示す。インピーダンス整合用のスパイラル
インダクタ５０１及びＳｉＮx などからなる薄膜キャパ
シタ５０２を含む。段間の大容量キャパシタは薄膜キャ
パシタで形成した場合、チップ面積の大部分を占め、小
型化に不利であることから、ＭＭＩＣ外部にチップコン
デンサ５０３により設ける構成が採用されていた。
おける一例を示す。インピーダンス整合用のスパイラル
インダクタ５０１及びＳｉＮx などからなる薄膜キャパ
シタ５０２を含む。段間の大容量キャパシタは薄膜キャ
パシタで形成した場合、チップ面積の大部分を占め、小
型化に不利であることから、ＭＭＩＣ外部にチップコン
デンサ５０３により設ける構成が採用されていた。
【０００５】また実開平３−２１８５７号公報に示され
るように、キャパシタの上に絶縁膜を形成後スパイラル
インダクタのパターンを積層形成する方法が検討されて
きた。また特開平５−１１０３１１号公報に示されるよ
うに、誘電体基板上により高い誘電率を有する誘電体層
を形成後、ストリップラインやインダクタを形成した回
路が検討されてきた。
るように、キャパシタの上に絶縁膜を形成後スパイラル
インダクタのパターンを積層形成する方法が検討されて
きた。また特開平５−１１０３１１号公報に示されるよ
うに、誘電体基板上により高い誘電率を有する誘電体層
を形成後、ストリップラインやインダクタを形成した回
路が検討されてきた。
【０００６】またスパイラルインダクタ５０１は、引き
出し線路５０４をトランジスタの電極金属を用いて形成
した後に絶縁膜を堆積し、絶縁膜上にスパイラル部分を
金メッキによって配線する構成が採用されてきた。
出し線路５０４をトランジスタの電極金属を用いて形成
した後に絶縁膜を堆積し、絶縁膜上にスパイラル部分を
金メッキによって配線する構成が採用されてきた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
キャパシタをＭＭＩＣ外部に設ける構成はＭＭＩＣ化に
よる実装コストの低減などのメリットが得られにくかっ
た。また、上記のインダクタを絶縁膜もしくは誘電体層
上に形成する方法は工程が複雑であることとインダクタ
の低損失化において問題があった。
キャパシタをＭＭＩＣ外部に設ける構成はＭＭＩＣ化に
よる実装コストの低減などのメリットが得られにくかっ
た。また、上記のインダクタを絶縁膜もしくは誘電体層
上に形成する方法は工程が複雑であることとインダクタ
の低損失化において問題があった。
【０００８】また、上記のインダクタ形成方法は、引き
出し部分が高抵抗となり、インダクタ部分のメッキ厚を
厚くすることによる低抵抗化のメリットが得られにくか
った。
出し部分が高抵抗となり、インダクタ部分のメッキ厚を
厚くすることによる低抵抗化のメリットが得られにくか
った。
【０００９】したがって、本発明の目的は、小型かつ低
損失であり、簡便かつ再現性良く形成できる受動素子回
路を提供することにある。
損失であり、簡便かつ再現性良く形成できる受動素子回
路を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の第１の受動素子回路は、高誘電率薄膜キャ
パシタ、スパイラルインダクタ、接地用バイアホール及
びボンディングパッドからなり、２個の連続した高誘電
率薄膜キャパシタ、バイアホール、ボンディングパッド
をスパイラルインダクタの中央に配する構成を有する。
め、本発明の第１の受動素子回路は、高誘電率薄膜キャ
パシタ、スパイラルインダクタ、接地用バイアホール及
びボンディングパッドからなり、２個の連続した高誘電
率薄膜キャパシタ、バイアホール、ボンディングパッド
をスパイラルインダクタの中央に配する構成を有する。
【００１１】また、スパイラルインダクタの引き出しを
中央のボンディングパッドから、ボンディングによって
行う手段を含む。
中央のボンディングパッドから、ボンディングによって
行う手段を含む。
【００１２】また、２個の連続した高誘電率薄膜キャパ
シタを１枚の高誘電率薄膜上に形成する手段を含む。
シタを１枚の高誘電率薄膜上に形成する手段を含む。
【００１３】本発明の第２の受動素子回路は、高誘電率
薄膜キャパシタ、スパイラルインダクタ、接地用バイア
ホール及びボンディングパッドからなり、高誘電率薄膜
キャパシタ、バイアホール、ボンディングパッドをスパ
イラルインダクタの中央に配する構成を有する。
薄膜キャパシタ、スパイラルインダクタ、接地用バイア
ホール及びボンディングパッドからなり、高誘電率薄膜
キャパシタ、バイアホール、ボンディングパッドをスパ
イラルインダクタの中央に配する構成を有する。
【００１４】また、スパイラルインダクタの引き出しを
中央のボンディングパッドから、ボンディングによって
行う手段を含む。
中央のボンディングパッドから、ボンディングによって
行う手段を含む。
【００１５】また、スパイラルインダクタの線路長をイ
ンダクタの始まりから給電点までの線路長を所望の周波
数に対してλ／４とすることにより、２倍波に対しては
λ／２となりマイクロ波的に短絡されるため、増幅回路
の高効率化を図る手段を含む。
ンダクタの始まりから給電点までの線路長を所望の周波
数に対してλ／４とすることにより、２倍波に対しては
λ／２となりマイクロ波的に短絡されるため、増幅回路
の高効率化を図る手段を含む。
【００１６】（作用）高誘電率薄膜キャパシタを用いる
ことにより、キャパシタ面積を従来のＳｉＮx 薄膜に比
べ、著しく低減することが可能である。例えば、ＳｒＴ
ｉＯ3 薄膜（比誘電率〜２００）を用いた場合、キャパ
シタ面積を従来のＳｉＮx 薄膜（比誘電率〜６．５）の
約１／３０に低減することができる。このため、従来チ
ップ外部に設けていたＤＣ阻止用の大容量キャパシタを
ＭＭＩＣ内部に形成することができ、実装コストの低減
及びチップサイズの小型化に有効である。また、高誘電
率薄膜キャパシタを用いることにより、スパイラルイン
ダクタとキャパシタが接続された回路構成において、キ
ャパシタをスパイラルインダクタ中央に配することがで
き、チップサイズの小型化に有利である。
ことにより、キャパシタ面積を従来のＳｉＮx 薄膜に比
べ、著しく低減することが可能である。例えば、ＳｒＴ
ｉＯ3 薄膜（比誘電率〜２００）を用いた場合、キャパ
シタ面積を従来のＳｉＮx 薄膜（比誘電率〜６．５）の
約１／３０に低減することができる。このため、従来チ
ップ外部に設けていたＤＣ阻止用の大容量キャパシタを
ＭＭＩＣ内部に形成することができ、実装コストの低減
及びチップサイズの小型化に有効である。また、高誘電
率薄膜キャパシタを用いることにより、スパイラルイン
ダクタとキャパシタが接続された回路構成において、キ
ャパシタをスパイラルインダクタ中央に配することがで
き、チップサイズの小型化に有利である。
【００１７】２個の連続する高誘電率薄膜キャパシタを
１枚の高誘電率薄膜で構成することにより、キャパシタ
加工時の端面の損傷からの特性劣化を防ぎ、キャパシタ
特性を再現性良く得ることができる。
１枚の高誘電率薄膜で構成することにより、キャパシタ
加工時の端面の損傷からの特性劣化を防ぎ、キャパシタ
特性を再現性良く得ることができる。
【００１８】スパイラルインダクタの引き出しを中央に
配したボンディングパッドから、ボンディングによって
行うことにより、従来の高抵抗の引き出し線路を低抵抗
のボンディングワイヤに代償でき、抵抗は著しく低減さ
れる。例えば、直径３０μｍφのＡｕワイヤの抵抗は
０．００４Ω／ｍｍと低い。これにより、スパイラル部
分の金メッキを厚くすることのみで、インダクタの低抵
抗化が可能となる。
配したボンディングパッドから、ボンディングによって
行うことにより、従来の高抵抗の引き出し線路を低抵抗
のボンディングワイヤに代償でき、抵抗は著しく低減さ
れる。例えば、直径３０μｍφのＡｕワイヤの抵抗は
０．００４Ω／ｍｍと低い。これにより、スパイラル部
分の金メッキを厚くすることのみで、インダクタの低抵
抗化が可能となる。
【００１９】給電用回路において、スパイラルインダク
タの線路長をインダクタの始まりから給電点までの線路
長を所望の周波数に対してλ／４とすることにより、２
倍波に対してはλ／２となりマイクロ波的に短絡される
ため、増幅回路の高効率化を図ることができる。
タの線路長をインダクタの始まりから給電点までの線路
長を所望の周波数に対してλ／４とすることにより、２
倍波に対してはλ／２となりマイクロ波的に短絡される
ため、増幅回路の高効率化を図ることができる。
【００２０】
【実施例１】図１に本発明の請求項１に示す受動素子回
路を入力整合回路として用いた実施例を示す。図２は本
受動素子回路の等価回路図である。ＤＣ阻止用の大容量
キャパシタ２０１、インピーダンス整合のための直列イ
ンダクタ２０２及び並列キャパシタ２０３で構成され
る。
路を入力整合回路として用いた実施例を示す。図２は本
受動素子回路の等価回路図である。ＤＣ阻止用の大容量
キャパシタ２０１、インピーダンス整合のための直列イ
ンダクタ２０２及び並列キャパシタ２０３で構成され
る。
【００２１】図１において受動素子回路は、金メッキに
よるスパイラルインダクタ１０１、高誘電率薄膜キャパ
シタ１０２、接地用バイアホール１０３及びボンディン
グパッド１０４からなる。キャパシタの高誘電率薄膜と
しては、（Ｂａx Ｓｒ1-x ）ＴｉＯ3 、Ｐｂ（Ｚｒx Ｔ
ｉ1-x ）Ｏ3 ，ＳｒＢｉ2 Ｔｉ2-x Ｎｂx Ｏ9 、ＢａＴ
ｉＯ3 、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 があげられる。
よるスパイラルインダクタ１０１、高誘電率薄膜キャパ
シタ１０２、接地用バイアホール１０３及びボンディン
グパッド１０４からなる。キャパシタの高誘電率薄膜と
しては、（Ｂａx Ｓｒ1-x ）ＴｉＯ3 、Ｐｂ（Ｚｒx Ｔ
ｉ1-x ）Ｏ3 ，ＳｒＢｉ2 Ｔｉ2-x Ｎｂx Ｏ9 、ＢａＴ
ｉＯ3 、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 があげられる。
【００２２】これらの高誘電率薄膜薄膜のうち、ＳｒＴ
ｉＯ3 は「１９９６年１２月、ジャパニーズ ジャーナ
ル オブ アプライド フィジィクス 第３５号Ｌ１６
８３−Ｌ１６８４頁（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙ
ｓ．Ｖｏｌ．３５，ｐｐ．Ｌ１６８３−Ｌ１６８４，Ｐ
ａｒｔ ２，Ｎｏ．１２Ｂ，１５ Ｄｅｃｅｍｂｅｒ１
９９６）」に示すようにＧａＡｓ基板上に成膜温度４５
０度のＲＦスパッタ法にて形成した結果、周波数２０Ｇ
Ｈｚまで比誘電率２００のキャパシタ特性が得られてい
る。これにより、キャパシタ面積を従来のＳｉＮx 薄膜
（比誘電率〜６．５）の約１／３０に低減することがで
きる。例えば、段間に用いる７０ｐＦのキャパシタの大
きさは１００×５０μｍ2 と小型である。２個の高誘電
率薄膜キャパシタ１０２、接地用バイアホール１０３及
びボンディングパッド１０４を中央に配し、その周囲を
スパイラルインダクタ１０１が囲んでいる。２個の高誘
電率薄膜キャパシタ１０２は直列接合のため、１枚の高
誘電率薄膜１０６上に構成される。これは、キャパシタ
加工時の端面の損傷からの特性劣化を防ぐため、キャパ
シタ特性を再現性の点で有利である。スパイラルインダ
クタ１０１の引き出しは中央のボンディングパッド１０
４から金ワイヤを用いたボンディング１０５による。
ｉＯ3 は「１９９６年１２月、ジャパニーズ ジャーナ
ル オブ アプライド フィジィクス 第３５号Ｌ１６
８３−Ｌ１６８４頁（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙ
ｓ．Ｖｏｌ．３５，ｐｐ．Ｌ１６８３−Ｌ１６８４，Ｐ
ａｒｔ ２，Ｎｏ．１２Ｂ，１５ Ｄｅｃｅｍｂｅｒ１
９９６）」に示すようにＧａＡｓ基板上に成膜温度４５
０度のＲＦスパッタ法にて形成した結果、周波数２０Ｇ
Ｈｚまで比誘電率２００のキャパシタ特性が得られてい
る。これにより、キャパシタ面積を従来のＳｉＮx 薄膜
（比誘電率〜６．５）の約１／３０に低減することがで
きる。例えば、段間に用いる７０ｐＦのキャパシタの大
きさは１００×５０μｍ2 と小型である。２個の高誘電
率薄膜キャパシタ１０２、接地用バイアホール１０３及
びボンディングパッド１０４を中央に配し、その周囲を
スパイラルインダクタ１０１が囲んでいる。２個の高誘
電率薄膜キャパシタ１０２は直列接合のため、１枚の高
誘電率薄膜１０６上に構成される。これは、キャパシタ
加工時の端面の損傷からの特性劣化を防ぐため、キャパ
シタ特性を再現性の点で有利である。スパイラルインダ
クタ１０１の引き出しは中央のボンディングパッド１０
４から金ワイヤを用いたボンディング１０５による。
【００２３】
【実施例２】図３に本発明の請求項２に示す受動素子回
路の出力側の給電回路として用いた実施例を示す。図４
に本受動素子回路の等価回路図を示す。並列インダクタ
４０１及びＤＣ阻止／ＲＦ短絡用のキャパシタ４０２で
構成される。
路の出力側の給電回路として用いた実施例を示す。図４
に本受動素子回路の等価回路図を示す。並列インダクタ
４０１及びＤＣ阻止／ＲＦ短絡用のキャパシタ４０２で
構成される。
【００２４】図３において受動素子回路は、金メッキに
よるスパイラルインダクタ３０１、高誘電率薄膜キャパ
シタ３０２、接地用バイアホール３０３及びボンディン
グパッド３０４で構成される。キャパシタの高誘電率薄
膜としては、（Ｂａx Ｓｒ1- x ）ＴｉＯ3 、Ｐｂ（Ｚｒ
x Ｔｉ1-x ）Ｏ3 ，ＳｒＢｉ2 Ｔｉ2-x Ｎｂx Ｏ9 、Ｂ
ａＴｉＯ3 、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 があげられ
る。
よるスパイラルインダクタ３０１、高誘電率薄膜キャパ
シタ３０２、接地用バイアホール３０３及びボンディン
グパッド３０４で構成される。キャパシタの高誘電率薄
膜としては、（Ｂａx Ｓｒ1- x ）ＴｉＯ3 、Ｐｂ（Ｚｒ
x Ｔｉ1-x ）Ｏ3 ，ＳｒＢｉ2 Ｔｉ2-x Ｎｂx Ｏ9 、Ｂ
ａＴｉＯ3 、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 があげられ
る。
【００２５】これらの高誘電率薄膜薄膜のうち、ＳｒＴ
ｉＯ3 は「１９９６年１２月、ジャパニーズ ジャーナ
ル オブ アプライド フィジィクス 第３５号Ｌ１６
８３−Ｌ１６８４頁（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙ
ｓ．Ｖｏｌ．３５，ｐｐ．Ｌ１６８３−Ｌ１６８４，Ｐ
ａｒｔ ２，Ｎｏ．１２Ｂ，１５ Ｄｅｃｅｍｂｅｒ１
９９６）」に示すようにＧａＡｓ基板上に成膜温度４５
０度のＲＦスパッタ法により、周波数２０ＧＨｚまで比
誘電率２００のキャパシタ特性が得られている。これに
より、キャパシタ面積を従来のＳｉＮx 薄膜（比誘電率
〜６．５）の約１／３０に低減することができる。例え
ば、段間に用いる７０ｐＦのキャパシタの大きさは１０
０×５０μｍ2 と小型である。高誘電率薄膜キャパシタ
３０２、接地用バイアホール３０３及びボンディングパ
ッド３０４を中央に配し、その周囲をスパイラルインダ
クタ３０１が囲んでいる。
ｉＯ3 は「１９９６年１２月、ジャパニーズ ジャーナ
ル オブ アプライド フィジィクス 第３５号Ｌ１６
８３−Ｌ１６８４頁（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙ
ｓ．Ｖｏｌ．３５，ｐｐ．Ｌ１６８３−Ｌ１６８４，Ｐ
ａｒｔ ２，Ｎｏ．１２Ｂ，１５ Ｄｅｃｅｍｂｅｒ１
９９６）」に示すようにＧａＡｓ基板上に成膜温度４５
０度のＲＦスパッタ法により、周波数２０ＧＨｚまで比
誘電率２００のキャパシタ特性が得られている。これに
より、キャパシタ面積を従来のＳｉＮx 薄膜（比誘電率
〜６．５）の約１／３０に低減することができる。例え
ば、段間に用いる７０ｐＦのキャパシタの大きさは１０
０×５０μｍ2 と小型である。高誘電率薄膜キャパシタ
３０２、接地用バイアホール３０３及びボンディングパ
ッド３０４を中央に配し、その周囲をスパイラルインダ
クタ３０１が囲んでいる。
【００２６】ここで、スパイラルインダクタ３０１にお
いて、インダクタの始まりから給電点までの線路長を所
望の周波数に対してλ／４とすることにより、２倍波に
対してはλ／２となりマイクロ波的に短絡されるため、
増幅回路の高効率化を図ることができる。スパイラルイ
ンダクタ３０１の引き出しは中央のボンディングパッド
３０４から金ワイヤを用いたボンディング３０５によ
る。
いて、インダクタの始まりから給電点までの線路長を所
望の周波数に対してλ／４とすることにより、２倍波に
対してはλ／２となりマイクロ波的に短絡されるため、
増幅回路の高効率化を図ることができる。スパイラルイ
ンダクタ３０１の引き出しは中央のボンディングパッド
３０４から金ワイヤを用いたボンディング３０５によ
る。
【００２７】
【発明の効果】第１の効果は、高誘電率薄膜キャパシタ
を用いることにより、キャパシタ面積を従来のＳｉＮx
薄膜に比べ、著しく低減することが可能である。例え
ば、ＳｒＴｉＯ3 薄膜（比誘電率〜２００）を用いた場
合、キャパシタ面積を従来のＳｉＮx 薄膜（比誘電率〜
６．５）の約１／３０に低減することができる。このた
め、従来、チップ外部に設けていたＤＣ阻止用の大容量
キャパシタをＭＭＩＣ内部に形成することができ、実装
コストの低減及びチップサイズの小型化に有効である。
を用いることにより、キャパシタ面積を従来のＳｉＮx
薄膜に比べ、著しく低減することが可能である。例え
ば、ＳｒＴｉＯ3 薄膜（比誘電率〜２００）を用いた場
合、キャパシタ面積を従来のＳｉＮx 薄膜（比誘電率〜
６．５）の約１／３０に低減することができる。このた
め、従来、チップ外部に設けていたＤＣ阻止用の大容量
キャパシタをＭＭＩＣ内部に形成することができ、実装
コストの低減及びチップサイズの小型化に有効である。
【００２８】第２の効果は、高誘電率薄膜キャパシタを
用いることにより、スパイラルインダクタとキャパシタ
が接続された回路構成において、キャパシタをスパイラ
ルインダクタ中央に配することができ、チップサイズの
小型化に有利である。
用いることにより、スパイラルインダクタとキャパシタ
が接続された回路構成において、キャパシタをスパイラ
ルインダクタ中央に配することができ、チップサイズの
小型化に有利である。
【００２９】第３の効果は、スパイラルインダクタの引
き出しを中央に配したボンディングパッドから、ボンデ
ィングによって行うことにより、従来の高抵抗の引き出
し線路を低抵抗のボンディングワイヤに代償でき、抵抗
は著しく低減される。これにより、スパイラル部分の金
メッキを厚くすることのみで、インダクタの低抵抗化が
可能となる。
き出しを中央に配したボンディングパッドから、ボンデ
ィングによって行うことにより、従来の高抵抗の引き出
し線路を低抵抗のボンディングワイヤに代償でき、抵抗
は著しく低減される。これにより、スパイラル部分の金
メッキを厚くすることのみで、インダクタの低抵抗化が
可能となる。
【００３０】第４の効果は、２個の連続する高誘電率薄
膜キャパシタを１枚の高誘電率薄膜で構成することによ
り、キャパシタ加工時の端面の損傷からの特性劣化を防
ぎ、キャパシタ特性を再現性良く得ることができる。
膜キャパシタを１枚の高誘電率薄膜で構成することによ
り、キャパシタ加工時の端面の損傷からの特性劣化を防
ぎ、キャパシタ特性を再現性良く得ることができる。
【００３１】第５の効果は、給電用回路において、スパ
イラルインダクタの線路長をインダクタの始まりから給
電点までの線路長を所望の周波数に対してλ／４とする
ことにより、２倍波に対してはλ／２となりマイクロ波
的に短絡されるため、増幅回路の高効率化を図ることが
できる。また、より高い次数の高調波において、偶数倍
波を短絡及び奇数倍波を開放となる設計を行うことによ
り、一層の高効率化が実現される。
イラルインダクタの線路長をインダクタの始まりから給
電点までの線路長を所望の周波数に対してλ／４とする
ことにより、２倍波に対してはλ／２となりマイクロ波
的に短絡されるため、増幅回路の高効率化を図ることが
できる。また、より高い次数の高調波において、偶数倍
波を短絡及び奇数倍波を開放となる設計を行うことによ
り、一層の高効率化が実現される。
【図１】本発明の第１の実施例を示す模式的平面図であ
る。
る。
【図２】本発明の第１の実施例を示す等価回路図であ
る。
る。
【図３】本発明の第２の実施例を示す模式的平面図であ
る。
る。
【図４】本発明の第２の実施例を示す等価回路図であ
る。
る。
【図５】従来のＭＭＩＣ増幅器の整合回路における一例
を示す模式的平面図である。
を示す模式的平面図である。
１０１ 金メッキによるスパイラルインダクタ １０２ 高誘電率薄膜キャパシタ １０３ 接地用バイアホール １０４ ボンディングパッド １０５ ボンディング １０６ 高誘電率薄膜 ２０１ ＤＣ阻止用大容量キャパシタ ２０２ 直列インダクタ ２０３ 並列キャパシタ ３０１ 金メッキによるスパイラルインダクタ ３０２ 高誘電率薄膜キャパシタ ３０３ 接地用バイアホール ３０４ ボンディングパッド ３０５ ボンディング ４０１ 並列インダクタ ４０２ ＤＣ阻止／ＲＦ短絡用キャパシタ ５０１ スパイラルインダクタ ５０２ ＳｉＮx からなる薄膜キャパシタ ５０３ チップコンデンサ ５０４ 引き出し線路
Claims (4)
- 【請求項１】高誘電率薄膜キャパシタ、スパイラルイン
ダクタ、接地用バイアホール及びボンディングパッドか
らなり、２個の連続した高誘電率薄膜キャパシタ、バイ
アホール、ボンディングパッドをスパイラルインダクタ
の中央に構成することを特徴とする受動素子回路。 - 【請求項２】請求項１記載の受動素子回路において、ス
パイラルインダクタの引き出し線路をインダクタの中央
に配したボンディングパッドよりボンディングにより構
成することを特徴とする受動素子回路。 - 【請求項３】高誘電率薄膜キャパシタ、スパイラルイン
ダクタ、接地用バイアホール及びボンディングパッドか
らなり、高誘電率薄膜キャパシタ、バイアホール、ボン
ディングパッドをスパイラルインダクタの中に構成する
ことを特徴とするバイアス給電用の受動素子回路。 - 【請求項４】請求項３記載の受動素子回路において、ス
パイラルインダクタの線路長をインダクタの始まりから
給電点までの線路長を所望の周波数に対してλ／４とす
ることを特徴とするバイアス給電用受動素子回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9146696A JPH10335590A (ja) | 1997-06-04 | 1997-06-04 | 受動素子回路 |
| EP98109553A EP0883183A1 (en) | 1997-06-04 | 1998-05-26 | Passive element circuit |
| CA002239277A CA2239277C (en) | 1997-06-04 | 1998-05-29 | Passive element circuit |
| KR1019980020127A KR19990006532A (ko) | 1997-06-04 | 1998-05-30 | 수동소자 회로 |
| CN98102322A CN1128476C (zh) | 1997-06-04 | 1998-06-02 | 单片微波集成电路 |
| US09/090,533 US6072205A (en) | 1997-06-04 | 1998-06-04 | Passive element circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9146696A JPH10335590A (ja) | 1997-06-04 | 1997-06-04 | 受動素子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335590A true JPH10335590A (ja) | 1998-12-18 |
Family
ID=15413499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9146696A Pending JPH10335590A (ja) | 1997-06-04 | 1997-06-04 | 受動素子回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6072205A (ja) |
| EP (1) | EP0883183A1 (ja) |
| JP (1) | JPH10335590A (ja) |
| KR (1) | KR19990006532A (ja) |
| CN (1) | CN1128476C (ja) |
| CA (1) | CA2239277C (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004506904A (ja) * | 2000-08-14 | 2004-03-04 | ローデ ウント シュワルツ ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディット ゲゼルシャフト | 電力センサ |
| JP2009038203A (ja) * | 2007-08-01 | 2009-02-19 | Fujikura Ltd | 半導体装置 |
| US7619296B2 (en) | 2005-02-03 | 2009-11-17 | Nec Electronics Corporation | Circuit board and semiconductor device |
| US7812689B2 (en) | 2007-01-12 | 2010-10-12 | Nec Electronics Corporation | Phase shifter including a resonant type switch with a free region |
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| JP3380151B2 (ja) | 1997-12-22 | 2003-02-24 | 新光電気工業株式会社 | 多層回路基板 |
| JP4080582B2 (ja) * | 1997-12-22 | 2008-04-23 | 株式会社東芝 | 半導体集積回路装置 |
| JP3990805B2 (ja) * | 1997-12-25 | 2007-10-17 | 日本ポリプロ株式会社 | オレフィン系複合樹脂積層シート |
| FR2787636B1 (fr) * | 1998-12-17 | 2001-03-16 | St Microelectronics Sa | Dispositif semi-conducteur avec substrat du type bicmos a decouplage de bruit |
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| US6586309B1 (en) | 2000-04-24 | 2003-07-01 | Chartered Semiconductor Manufacturing Ltd. | High performance RF inductors and transformers using bonding technique |
| WO2002025709A2 (en) | 2000-09-21 | 2002-03-28 | Casper Michael D | Integrated thin film capacitor/inductor/interconnect system and method |
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| US6890629B2 (en) | 2001-09-21 | 2005-05-10 | Michael D. Casper | Integrated thin film capacitor/inductor/interconnect system and method |
| US6362012B1 (en) | 2001-03-05 | 2002-03-26 | Taiwan Semiconductor Manufacturing Company | Structure of merged vertical capacitor inside spiral conductor for RF and mixed-signal applications |
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| US6998696B2 (en) | 2001-09-21 | 2006-02-14 | Casper Michael D | Integrated thin film capacitor/inductor/interconnect system and method |
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1997
- 1997-06-04 JP JP9146696A patent/JPH10335590A/ja active Pending
-
1998
- 1998-05-26 EP EP98109553A patent/EP0883183A1/en not_active Withdrawn
- 1998-05-29 CA CA002239277A patent/CA2239277C/en not_active Expired - Fee Related
- 1998-05-30 KR KR1019980020127A patent/KR19990006532A/ko not_active Application Discontinuation
- 1998-06-02 CN CN98102322A patent/CN1128476C/zh not_active Expired - Fee Related
- 1998-06-04 US US09/090,533 patent/US6072205A/en not_active Expired - Fee Related
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| CN1201262A (zh) | 1998-12-09 |
| CN1128476C (zh) | 2003-11-19 |
| CA2239277A1 (en) | 1998-12-04 |
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